CN107845396A - 半导体存储装置 - Google Patents

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Abstract

公开了一种半导体存储装置。该半导体存储装置包括：第一存储块；以及第二存储块，所述第二存储块与所述第一存储块共享块字线，其中，所述块字线包括被设置为与所述第一存储块交叠的第一块字线和被设置为与所述第二存储块交叠的第二块字线。根据本公开，不太可能具有操作故障。

Description

半导体存储装置
技术领域
本公开总体上涉及半导体存储装置及其制造方法，更具体，涉及一种不易发生操作故障的更可靠的半导体存储装置及其制造方法。
背景技术
通常，半导体存储装置可包括：单元阵列区域，其包括用于以存储电荷的形式存储数据的多个存储单元；以及外围区域，其包括用于对存储单元执行包括编程、读取和擦除操作在内的各种操作的多个操作电路组。
通常，存储单元可被划分成多个存储块。另外，操作电路组可包括：块解码器，其输出用于选择存储块中的任何一个存储块的块选择信号；以及开关组，其响应于块选择信号而将通过全局线施加的操作电压传送到所选择的存储块。来自行解码器的块选择信号可通过块字线被施加到开关组。
在常规半导体存储装置的操作期间，已经观察到块字线可能断开，导致半导体存储装置的操作故障。
发明内容
本公开提供了一种改进的半导体装置，其解决了与现有技术关联的上述问题。本公开提供了一种不太可能具有操作故障的改进的半导体存储装置及其制造方法。
对于本发明所属技术领域的技术人员来说，通过下面描述的本发明的示例性实施方式，本发明的其它目的将变得显而易见。
本公开的示例性实施方式提供一种半导体存储装置，该半导体存储装置包括：第一存储块；以及第二存储块，所述第二存储块与所述第一存储块共享块字线，其中，所述块字线包括被设置为与所述第一存储块交叠的第一块字线和被设置为与所述第二存储块交叠的第二块字线。
所述第一存储块可包括第一源极选择线、第一漏极选择线以及由设置在所述第一源极选择线和所述第一漏极选择线之间的多条第一字线形成的第一字线组，并且其中，所述第一块字线可被设置为与所述第一源极选择线和所述第一漏极选择线之间的所述第一字线组交叠。
所述第二存储块可包括第二源极选择线、第二漏极选择线以及由设置在所述第二源极选择线和所述第二漏极选择线之间的多条第二字线形成的第二字线组，并且其中，所述第二块字线可被设置为与所述第二源极选择线和所述第二漏极选择线之间的所述第二字线组交叠。
所述第一块字线和所述第二块字线可传送块选择信号以用于选择所述第二存储块。
所述块字线还可包括第三块字线，所述第三块字线用于传送所述块选择信号以用于选择所述第一存储块。
本公开的另一示例性实施方式提供了一种半导体存储装置，该半导体存储装置包括：存储器阵列，所述存储器阵列包括第一存储块和第二存储块；第一开关组，所述第一开关组被配置为响应于块选择信号而将第一操作电压传送到所述第一存储块；第二开关组，所述第二开关组面向所述第一开关组，所述存储器阵列插置在所述第一开关组和所述第二开关组之间，并且所述第二开关组被配置为响应于所述块选择信号而将第二操作电压传送到所述第二存储块；以及两条或更多条块字线，所述两条或更多条块字线与所述存储器阵列交叠，在所述存储器阵列上彼此间隔开，共同连接到所述第二开关组，并且被配置为将所述块选择信号传送到所述第二开关组。
附图说明
通过参照附图详细地描述本发明的各种实施方式，本发明的以上和其它特征以及优点将对本发明所属领域的技术人员而言变得更加显而易见，其中：
图1是例示应用于半导体存储装置的共享块结构的图。
图2是例示根据本公开的示例性实施方式的具有二元化(dualized)块字线结构的半导体存储装置的图。
图3是根据本公开的示例性实施方式的第一存储块的平面图。
图4是沿着图3的线I-I'截取的截面图。
图5是例示与图3所例示的第一存储块相邻的第一存储块和第二存储块的存储块的平面图。
图6是例示根据本公开的示例性实施方式的存储系统的配置的框图。
图7是例示根据本公开的示例性实施方式的计算系统的配置的框图。
具体实施方式
现在将参照附图更全面地描述作为本发明的示例的各种实施方式；然而，注意到，本发明可在其它不同的实施方式及其变型中实施，并且不应被解释为仅限于本文所阐述的实施方式。相反，这些实施方式作为说明性示例被提供以使得本公开将是充分的且完整的，并且将本发明充分地传达给本领域技术人员。
我们注意到，附图是特定实施方式的简化图示。此外，在附图中，为了清楚地图示，可夸大各种尺寸。将进一步理解，当元件被称为“在”两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。在各种附图中，相同的附图标记可指示相同的元件。
为了便于描述，在本文可使用诸如“在…下面”、“在…下方”、“下部的”、“在…上方”和“上部的”等的空间相对术语来描述如图中所例示的一个元件或特征与另一元件或特征的关系。将理解的是，空间相对术语意在包含除了在图中描述的方位以外的装置在制造、使用或操作中的不同方位。例如，如果图中的装置被翻转，则描述为在其它元件或特征“下方”或“下面”的元件将“在”所述其它元件或特征“上方”。所述装置可被另外定位(旋转90度或者在其它方位)并相应地解释本文使用的空间相对描述。
在以下描述中，阐述了许多具体细节以提供对本发明的彻底理解。本发明也可在没有这些具体细节的一些或全部的情况下实现。在其它情况下，没有详细描述公知过程结构和/或过程以免不必要地使本发明不清楚。
还应注意，在一些情况下，除非另有明确说明，否则如对相关领域技术人员显而易见的将是，与一种实施方式相关地描述的元素(也称为特征)可单独使用或与其它实施方式的其它元素相结合地使用。
在下文中，将参照附图详细描述本发明的各种实施方式。
图1是例示半导体存储装置的共享块结构的图。
参照图1，半导体存储装置包括存储器阵列、第一开关组SWG1、第二开关组SWG2、第一全局线组GLG1和第二全局线组GLG2。
存储器阵列包括在一个方向上交替设置的多个第一存储块MBa和多个第二存储块MBb。
第一开关组SWG1包括用于将通过第一全局线组GLG1提供的操作电压传送到第一存储块MBa的多个开关元件。第二开关组SWG2包括用于将通过第二全局线组GLG2提供的操作电压传送到第二存储块MBb的多个开关元件。第一开关组SWG1和第二开关组SWG2响应于提供给第一块字线BLK1和第二块字线BLK2的块选择信号来操作。第一开关组SWG1和第二开关组SWG2将操作电压传送到从多个存储块MBa和MBb延伸的局部线LCL。多条第一局部线LCL连接到第一开关组SWG1，多条第二局部线LCL连接到第二开关组SWG2。到每个存储块的局部线LCL可包括源极选择线、漏极选择线和多条字线。
共享块结构还包括第一块字线BLK1和第二块字线BLK2，第一块字线BLK1和第二块字线BLK2彼此连接成使得一对相邻的第一存储块MBa和第二存储块MBb可通过同一块选择信号来控制。第一块字线BLK1将块选择信号传送到与第一存储块MBa连接的第一开关组SWG1，第二块字线BLK2将块选择信号传送到与第二存储块MBb连接的第二开关组SWG2。如图1所例示，存储器阵列可设置在第一开关组SWG1与第二开关组SWG2之间。另外，第二块字线BLK2与第二开关组SWG2之间的距离大于第一块字线BLK1与第一开关组SWG1之间的距离。因此，第二块字线BLK2可被形成为比第一块字线BLK1长。因此，在这种配置中，第二块字线BLK2断开的可能性大。
在用于筛查半导体存储装置的故障的测试中，断开的块字线OP的存储块被处理为坏块15。正常块字线NOP的存储块可正常操作。正常操作的存储块可包括种子(seed)块14和受害(victim)块13。种子块14是由与坏块15相同的块选择信号控制的存储块，受害块13是由与坏块15相同的全局线组控制的存储块。
在种子块14操作期间，坏块15可浮置。坏块15的浮置状态可以被保持直到受害块13的编程操作的初始阶段。在编程操作期间，可在阈值次数内重复编程脉冲应用操作和验证操作。在种子块14操作之后，在坏块15的浮置状态期间，即使受益块13被正常地编程，编程脉冲也会被不必要地重复施加。如上所述，坏块15可影响不具有结构缺陷的正常存储块的操作。
根据本公开的示例性实施方式的存储装置可通过使容易产生断开缺陷的第二块字线BLK2二元化或多元化来减少坏块的产生。可通过筛查坏块(例如，断开的第二块字线BLK2的第二存储块MBb 15)的共享正常存储块(例如，第一存储块MBa 14)以及筛查坏块本身来防止操作故障，这导致作为坏块被处理的存储块的数量增加并因此会增加产量损失。根据本公开的实施方式，存储装置有利于减少产量损失。
二元化或多元化的第二块字线BLK2可减小第二块字线BLK2的电阻，并因此能够解决基本上伴随在第一存储块MBa与第二存储块MBb之间的编程速度差。
图2是例示了根据本公开的示例性实施方式的具有二元化的块字线结构的半导体存储装置的图。
参照图2，半导体存储装置包括多个存储块140和150以及操作电路组110、120、130、160和170。在本公开中，为了便于描述，仅例示了两个存储块和用于这两个存储块的操作电路组，但是本公开不限于此。
存储块140和150中的每一个可联接到源极选择线SSL、漏极选择线DSL以及形成在源极选择线SSL与漏极选择线DSL之间的字线组WL[n:0]。字线组WL[n:0]包括多条字线。
漏极选择晶体管连接到漏极选择线DSL，源极选择晶体管连接到源极选择线SSL并且存储单元连接到字线组WL[n:0]的每条字线。
存储块140和150还包括沿着与源极选择线SSL、漏极选择线DSL和字线组WL[n:0]交叉的方向形成的位线BL(参见图3)。
根据图2的示例性实施方式的存储块140和150通过块字线BLKWL0、BLKWL1A和BLKWL1B彼此连接，这将在下面进行详细描述。
操作电路组110、120、130、160和170包括块解码器110、全局线解码器160和170以及开关组120和130。
块解码器110响应于行地址信号而向块字线BLKWL0、BLKWL1A和BLKWL1B输出用于选择存储块140和150的块选择信号。
此外，全局线解码器160和170向全局线组GSSL、GWL[n:0]和GDSL输出用于对存储单元进行编程、读取或擦除的操作电压。
开关组120和130响应于块选择信号而将全局线组GSSL、GWL[n:0]和GDSL连接到所选择的存储块。
开关组120和130包括设置在块解码器110与第一存储块140之间的第一开关组120以及设置在第二存储块150旁边的第二开关组130，使得第二存储块150被设置在第二开关组130与块解码器110之间。
全局线组GSSL、GWL[n:0]和GDSL传送用于对存储单元进行编程、读取或擦除的操作电压。全局线组GSSL、GWL[n:0]和GDSL包括将操作电压传送到第一开关组120的第一全局线组和将操作电压传送到第二开关组130的第二全局线组。
第一开关组120包括被配置为响应于第一块选择信号而将第一全局线组连接到第一存储块140的传输晶体管。
第二开关组130包括被配置为响应于第二块选择信号而将第二全局线组连接到第二存储块150的传输晶体管。
全局线解码器160和170包括通过第一全局线组向第一开关组120输出操作电压的第一全局线解码器160以及通过第二全局线组向第二开关组130输出操作电压的第二全局线解码器170。
第一存储块140和第二存储块150可相邻地设置。第一开关组120和第二开关组130可在彼此面对的同时被设置，第一存储块140和第二存储块150插置在第一开关组120与第二开关组130之间。块解码器110可与第一开关组120相邻地设置。也就是说，块解码器110可以与靠近第二开关组130相比更靠近第一开关组120。
从块解码器110输出的块选择信号通过块字线组传送到第一开关组120和第二开关组130。例如，从块解码器110输出的第一块选择信号通过第一块字线组传送到第一开关组120和第二开关组130。块字线组中的每一个包括三条或更多条分开的块字线BLKWL0、BLKWL1A、BLKWL1B。例如，第一块字线组包括将从块解码器110输出的第一块选择信号传送到第一开关组120的第一块字线BLKWL0以及将第一块选择信号传送到第二开关组130的多条第二块字线BLKWL1A和BLKWL1B。
尽管图2中未示出，但是用于另一第一存储块和第二存储块并且从块解码器110输出的第二块选择信号可通过第二块字线组被传送到另一第一开关组和第二开关组，并且第二块字线组可包括将从块解码器110输出的第二块选择信号传送到另一第一开关组的第一块字线以及将第二块选择信号传送到另一第二开关组的多条第二块字线。
第一块字线BLKWL0将块解码器110和第一开关组120联接。
由于存储器阵列区域设置在第一开关组120与第二开关组130之间，因此多条第二块字线BLKWL1A和BLKWL1B穿过包括第一存储块140和第二存储块150的存储器阵列区域，以将块解码器110和第二开关组130联接。第一块字线BLKWL0、第二块字线BLKWL1A和BLKWL1B可在其中形成有第一存储块140和第二存储块150的存储器阵列区域之外彼此连接。
根据本公开的示例性实施方式的半导体存储装置具有共享块结构，其中相邻的存储块140和150由通过互连的块字线BLKWL0、BLKWL1A和BLKWL1B的同一块选择信号控制。也就是说，响应于通过块字线BLKWL0、BLKWL1A和BLKWL1B传送的单个块选择信号，第一开关组120可将第一操作电压传送到第一存储块140，并且第二开关组130可将第二操作电压传送到第二存储块150。
共享块结构具有穿过其中形成有存储块的存储器阵列区域的块字线中的一些。在图2中，BLKWL0、BLKWL1A和BLKWL1B当中的第二块字线BLKWL1A和BLKWL1B被设置为穿过其中形成有第一存储块140和第二存储块150的存储器阵列区域。第二块字线BLKWL1A和BLKWL1B之间的一条块字线BLKWL1A被设置为穿过第一存储块140，而另一条块字线BLKWL1B被设置为穿过第二存储块150。
第一块字线BLKWL0由一条单线形成，然而，第二块字线BLKWL1由两条线BLKWL1A和BLKWL1B形成。在根据本公开的示例性实施方式的共享块结构中，穿过存储块140和150的第二块字线BLKWL1是物理上不同的两条线，使得即使这两条第二块字线BLKWL1A和BLKWL1B中的一条断开，也能够用剩余的线执行正常操作。因此，在本公开的示例性实施方式中，提供了一种使断开故障的可能性最小化的改进的共享块结构。各种曲线结构可被引入以便提高存储装置的性能(例如，在擦除操作期间的电容的减小)。
在下文中，将参照图3至图5来描述用于使块字线二元化的存储块的详细结构。
图3是根据本公开的示例性实施方式的第一存储块的平面图。图4是沿着图3的I-I'线截取的截面图。图5是例示与图3所示的第一存储块相邻的第二存储块的存储块的平面图。
参照图3至图5，半导体装置的第一存储块形成在其中限定了交替设置的有效区域A和装置隔离区域B的半导体基板101上。有效区域A和装置隔离区域B沿着第一方向延伸。第一方向可以是与基板101基本垂直的方向。有效区域A是由形成在装置隔离区域B中的装置隔离沟槽和装置隔离层分开的区域。
第一存储块包括第一源极选择线SSL1、第一漏极选择线DSL1和第一字线组，它们都在与有效区域A和装置隔离区域B交叉的第二方向上延伸。第二方向可与第一方向基本垂直。第一字线组包括设置在第一源极选择线SSL1与第一漏极选择线DLS1之间的多条第一字线WL0至WLn。尽管附图中未例示，但是第一存储块还可包括形成在第一源极选择线SSL1与第一字线组之间的第一虚设字线以及形成在第一漏极选择线DSL1与第一字线组之间的第二虚设字线。
源极选择晶体管形成在第一源极选择线SSL1和有效区域A的交叉部分处，漏极选择晶体管形成在第一漏极选择线DSL1和有效区域A交叉的部分处，并且存储单元形成在第一字线WL0至WLn和有效区域A的交叉部分处。在半导体基板101内部形成有注入了杂质的结区域101a。形成在各个有效区域A上的源极选择晶体管、漏极选择晶体管和存储单元晶体管通过结区域101a串联连接以形成串结构ST。
第一源极选择线SSL1可与第二存储块的第二源极选择线SSL2相邻设置，而第一漏极选择线DSL1可与另一第二存储块的第二漏极选择线DSL2相邻设置。可按照将第一存储块插置在第二存储块之间来设置第二存储块。第二存储块中的每一个包括第二源极选择线SSL2、第二漏极选择线DSL2以及设置在第二源极选择线SSL2与第二漏极选择线DSL2之间的第二字线组。第二字线组包括多条第二字线。
第一源极选择线SSL1与第二源极选择线SSL2之间的各个结区域101a被限定为串结构ST的源极区域，并且第一漏极选择线DSL1与第二漏极选择线DSL2之间的各个结区域101a被限定为串结构ST的漏极区域。
源极选择线SSL、漏极选择线DSL、第一字线WL0至WLn和结区域101a被至少一个第一层间绝缘层121覆盖。第一层间绝缘层121可由介电常数比硅氧化物层的介电常数低的低k介电层形成，以减少在第一层间绝缘层121的上表面上方形成的第二块字线BLKWL1A与在第一层间绝缘层121的下表面下方形成的第一字线组之间的干扰以及在第一层间绝缘层121的上表面上方形成的接地线GNDL1和GNDL2与在第一层间绝缘层121的下表面下方形成的第一字线组之间的干扰。
第一源极选择线SSL1与第二源极选择线SSL2之间的第一层间绝缘层121被源极接触线SCT穿过。源极接触线SCT可沿着与第一源极选择线SSL1和第二源极选择线SSL2的延伸方向相同的方向延伸，并且可共同地连接到第一源极选择线SSL1和第二源极选择线SSL2之间的结区域101a。
第一漏极选择线DSL1与第二漏极选择线DSL2之间的第一层间绝缘层121被漏极接触插塞DCT穿过。漏极接触插塞DCT连接到设置在第一漏极选择线DSL1与第二漏极选择线DSL2之间的有效区域A内的结区域101a。漏极接触插塞DCT可从第一层间绝缘层121的上部突出，并且进一步穿过形成在第一层间绝缘层121与位线BL之间的第二层间绝缘层123和第三层间绝缘层125。
第二层间绝缘层123形成在第一层间绝缘层121上。第二层间绝缘层123可被公共源极线CSL、接地线GNDL1和GNDL2以及第二块字线BLKWL1A穿过。
公共源极线CSL可穿过位于源极接触线SCT上并且形成有比源极接触线SCT的宽度大的宽度的第二层间绝缘层123。例如，公共源极线CSL可形成有与第一源选择线SSL1和第二源选择线SSL2完全交叠的宽度。
接地线GNDL1和GNDL2中的每一条可在穿过第一字线WL0至WLn上的第二层间绝缘层123的同时被形成。各条接地线GNDL1和GNDL2可形成有与公共源极线CSL对应的宽度。接地线GNDL1和GNDL2可被延伸以与构造操作电路组的一些装置连接。例如，接地线GNDL1和GNDL2可被延伸以与构造操作电路组的放电晶体管(未例示)连接。
第二块字线BLKWL1A可在穿过第一字线WL0至WLn上的第二层间绝缘层123的同时被形成。第二块字线BLKWL1A可形成有比公共源极线CSL的宽度小的宽度。第二块字线BLKWL1A是二元化的第二块字线BLKWL1中的一条。第二块字线BLKWL1A可设置在接地线GNDL1和GNDL2之间。
根据本公开的示例性实施方式的公共源极线CSL可按照非网格形式形成。非网格形式的公共源极线CSL不与第一字线WL0至WLn、接地线GNDL1和GNDL2、第二块字线BLKWL1A和第一漏极选择线DSL1交叠。
非网格形式的公共源极线CSL减少由此占用的区域，并因此能够确保其中设置二元化的第二块字线当中的一条第二块字线BLKWL1A的空间。
根据本公开的示例性实施方式的接地线GNDL1和GNDL2设置在与公共源极线CSL和第二块字线BLKWL1A的层相同的层上，并且减小了公共源极线CSL与第二块字线BLKWL1A之间的干扰。如图3和图4所例示，接地线GNDL1和GNDL2可包括设置在公共源极线CSL与第二块字线BLKWL1A之间的第一接地线GNDL1以及设置在第二块字线BLKWL1A与漏极接触插塞DCT之间的第二接地线GNDL2。
在图5中例示了作为二元化的第二块字线BLKWL1中的另一条的第二块字线BLKWL1B。参照图5，多元化的第二块字线BLKWL1A和BLKWL1B穿过相邻的第一存储块和第二存储块的上部。多元化的第二块字线BLKWL1A和BLKWL1B可彼此连接，以便传送同一块选择信号。参照图2描述了多元化的第二块字线BLKWL1A和BLKWL1B的连接结构。多元化的第二块字线BLKWL1A和BLKWL1B的一条BLKWL1A被设置为与其中形成有第一存储块的第一字线WL0至WLn的区域交叠，而另一条BLKWL1B被设置为与形成有第二存储块的第二字线WL0至WLn的区域交叠。也就是说，多元化的第二块字线BLKWL1A和BLKWL1B的一条BLKWL1A可被形成为穿过第一存储块的第一字线WL0至WLn的上部，而另一条BLKWL1B可被形成为穿过第二存储块的第二字线WL0至WLn的上部。多元化的第二块字线BLKWL1A和BLKWL1B中的每一个被设置在其中对应存储块的公共源极线CSL的网格图案被去除的区域中。
根据本公开的示例性实施方式，能够防止由块字线的断开缺陷而引起的操作故障。此外，根据本公开的示例性实施方式，能够减小块字线的电阻。此外，根据本公开的示例性实施方式，能够解决相邻的存储块之间的编程速度差。
将参照图3至图5描述根据本公开的示例性实施方式的制造半导体存储装置的方法。
装置隔离层形成在装置隔离区域B中，并且形成包括隧道绝缘层103和用于浮置栅极的第一导电层105的半导体基板101，隧道绝缘层103和第一导电层105层叠在由装置隔离层分开的有效区域A上。
然后，沿着形成有第一导电层105的整个结构的表面形成介电层107，并且通过在将要形成第一源极选择线SSL1和第二源极选择线SSL2以及第一漏极选择线DSL1和第二漏极选择线DSL2的区域中蚀刻介电层107来形成接触孔CT。
接下来，在形成有接触孔CT的整个结构上形成用于控制栅极的第二导电层109，并且在第二导电层109上形成栅极掩模图案GM。
然后，通过使用栅极掩模图案GM作为蚀刻阻挡件来蚀刻第二导电层109、介电层107和第一导电层105。在这种情况下，可进一步蚀刻隧道绝缘层103。通过使用栅极掩模图案GM作为蚀刻阻挡件的蚀刻处理来形成第一源极选择线SSL1和第二源极选择线SSL2、第一漏极选择线DSL1和第二漏极选择线DSL2以及第一字线WL0至WLn。
然后，通过将杂质注入到第一源极选择线SSL1和第二源极选择线SSL2、第一漏极选择线DSL1和第二漏极选择线DSL2以及第一字线WL0至WLn之间的有效区域A来形成结区域101a。
在形成有结区域101a的整个结构上形成第一层间绝缘层121。在这种情况下，第一层间绝缘层121可由低k介电层形成。因此，即使第一层间绝缘层121的厚度不增加，也能够使要形成在第一层间绝缘层121上的第二块字线BLKWL1A与形成在第一层间绝缘层121下面的第一字线之间的寄生电容最小化。
在形成第一层间绝缘层121之后，可通过对第一源极选择线SSL1与第二源极选择线SSL2之间的第一层间绝缘层121进行蚀刻而形成源极接触沟槽并且用导电材料填充源极接触沟槽来形成源极接触线SCT。
随后，在形成有源极接触线SCT的整个结构上形成第二层间绝缘层123。
然后，通过蚀刻第二层间绝缘层123形成公共源极线沟槽、接地线沟槽和块字线沟槽。更具体地，公共源极线沟槽被设置为与覆盖第一源选择线SSL1和第二源选择线SSL2的区域交叠。公共源极线沟槽被设置为不与第一字线WL0至WLn和第一漏极选择线DSL1交叠。接地线沟槽被设置为与第一字线WL0至WLn交叠。块字线沟槽被设置为与第一字线WL0至WLn交叠。块字线沟槽可设置在接地线沟槽之间。
接下来，通过用导电材料填充公共源极线沟槽、接地线沟槽和块字线沟槽来形成公共源极线CSL、接地线GNDL1和GNDL2以及第二块字线BLKWL1A和BLKWL1B。
在形成有公共源极线CSL、接地线GNDL1和GNDL2以及第二块字线BLKWL1A和BLKWL1B的整个结构上形成第三层间绝缘层125。
然后，形成漏极接触孔，所述漏极接触孔在第一漏极选择线DLS1与第二漏极选择线DSL2之间从第三层间绝缘层125穿到第一层间绝缘层123并且使结区域101a开放。
接下来，通过用导电材料填充漏极接触孔来形成漏极接触插塞DCT。
然后，在第三层间绝缘层125上形成连接到漏极接触插塞DCT的位线BL。
图6是例示根据本公开的示例性实施方式的存储系统的配置的框图。
参照图6，根据本公开的示例性实施方式的存储系统1100包括存储装置1120和存储控制器1110。
存储装置1120可具有参照图2至图5所描述的结构。例如，存储装置1120可具有相邻的存储块通过块字线彼此连接的结构。在这种情况下，设置为穿过其中形成有存储块的区域的块字线可被二元化为两条块字线，并且可被设置为与形成有字线的区域以及连接到相邻金属线的地面的接地线交叠。此外，存储装置1120可以是由多个闪速存储器芯片形成的多芯片封装。
存储控制器1110可被配置为控制存储装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误校正码(ECC)1114和存储器接口1115。RAM 1111被用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的一般控制操作，并且主机接口1113包括与存储系统1100连接的主机的数据交换协议。此外，ECC 1114检测并校正从存储装置1120读取的数据中包含的错误，并且存储器接口1115执行与存储装置1120接口连接。此外，存储控制器1110还可包括与主机相互作用的用于存储代码数据的只读存储器(ROM)等。
存储系统1100可以是其中存储装置1120与存储控制器1110组合的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储控制器1110可通过诸如以下各种接口协议中的一种与外部设备(例如，主机)通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子(IDE)。
图7是例示根据本公开的示例性实施方式的计算系统的配置的框图。
参照图7，根据本公开的实施方式的计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。此外，在计算系统1200是移动设备的情况下，计算系统1200还可包括用于向计算系统1200提供操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
如先前参照图6所述，存储系统1210可由存储装置1212和存储控制器1211形成。
已经根据示例性实施方式详细描述了本公开的技术精神，然而，应注意的是，出于说明的目的在本文所描述的示例性实施方式不限制本公开的范围。本领域技术人员将理解的是，在本公开的范围内可进行各种其它实施方式及其变型。
相关申请的交叉引用
本申请要求于2016年9月20日提交的韩国专利申请No.10-2016-0120066的优先权，该韩国专利申请的整个公开通过引用全部地并入到本文中。

Claims (20)

1.一种半导体存储装置，该半导体存储装置包括：
第一存储块；以及
第二存储块，所述第二存储块与所述第一存储块共享块字线，
其中，所述块字线包括被设置为与所述第一存储块交叠的第一块字线和被设置为与所述第二存储块交叠的第二块字线。
2.根据权利要求1所述的半导体存储装置，
其中，所述第一存储块包括第一源极选择线、第一漏极选择线以及由设置在所述第一源极选择线和所述第一漏极选择线之间的多条第一字线形成的第一字线组，并且
其中，所述第一块字线被设置为与所述第一源极选择线和所述第一漏极选择线之间的所述第一字线组交叠。
3.根据权利要求2所述的半导体存储装置，
其中，所述第二存储块包括第二源极选择线、第二漏极选择线以及由设置在所述第二源极选择线和所述第二漏极选择线之间的多条第二字线形成的第二字线组，并且
其中，所述第二块字线被设置为与所述第二源极选择线和所述第二漏极选择线之间的所述第二字线组交叠。
4.根据权利要求3所述的半导体存储装置，其中，所述第一块字线和所述第二块字线传送块选择信号以用于选择所述第二存储块。
5.根据权利要求4所述的半导体存储装置，其中，所述块字线还包括第三块字线，所述第三块字线用于传送所述块选择信号以用于选择所述第一存储块。
6.根据权利要求5所述的半导体存储装置，该半导体存储装置还包括：
块解码器，所述块解码器被配置为输出所述块选择信号；
第一开关组，所述第一开关组被配置为响应于所述块选择信号而将第一操作电压传送到所述第一存储块；以及
第二开关组，所述第二开关组被配置为响应于所述块选择信号而将第二操作电压传送到所述第二存储块，
其中，所述第一开关组被设置在所述块解码器和所述第一存储块之间，并且
其中，所述第一存储块和所述第二存储块被设置在所述第一开关组和所述第二开关组之间。
7.根据权利要求6所述的半导体存储装置，其中，所述第三块字线联接所述块解码器和所述第一开关组，而不与所述第一存储块和所述第二存储块交叠。
8.根据权利要求7所述的半导体存储装置，
其中，所述第一块字线和所述第二块字线联接所述块解码器和所述第二开关组，
其中，所述第一块字线穿过所述第一字线组以联接所述块解码器和所述第二开关组，并且
其中，所述第二块字线穿过所述第二字线组以联接所述块解码器和所述第二开关组。
9.根据权利要求8所述的半导体存储装置，其中，所述第一块字线和所述第二块字线中的每一条被形成为比所述第三块字线长。
10.根据权利要求8所述的半导体存储装置，该半导体存储装置还包括：
第一全局线解码器，所述第一全局线解码器被配置为输出所述第一操作电压；以及
第一全局线组，所述第一全局线组被配置为将所输出的第一操作电压传送到所述第一开关组，
其中，所述第一全局线组被设置在所述块解码器和所述第一开关组之间。
11.根据权利要求10所述的半导体存储装置，该半导体存储装置还包括：
第二全局线解码器，所述第二全局线解码器被配置为输出所述第二操作电压；以及
第二全局线组，所述第二全局线组被配置为将所输出的第二操作电压传送到所述第二开关组，
其中，所述第二开关组被设置在所述第二全局线组和所述第二存储块之间。
12.根据权利要求5所述的半导体存储装置，该半导体存储装置还包括一个或更多个层间绝缘层，所述一个或更多个层间绝缘层被配置为覆盖所述第一源极选择线和所述第二源极选择线、所述第一漏极选择线和所述第二漏极选择线以及所述第一字线组和所述第二字线组。
13.根据权利要求12所述的半导体存储装置，其中，所述第一块字线和所述第二块字线形成在所述层间绝缘层上的同一层上。
14.根据权利要求12所述的半导体存储装置，该半导体存储装置还包括：
公共源极线，所述公共源极线与所述第一源极选择线和所述第二源极选择线交叠，而不与所述第一字线组和所述第二字线组以及所述第一漏极选择线和所述第二漏极选择线交叠，
其中，所述公共源极线与所述第一块字线和所述第二块字线形成在所述层间绝缘层上的同一层上。
15.根据权利要求12所述的半导体存储装置，该半导体存储装置还包括：
接地线，所述接地线与所述第一字线组和所述第二字线组交叠，
其中，所述接地线与所述第一块字线和所述第二块字线形成在所述层间绝缘层上的同一层上。
16.根据权利要求15所述的半导体存储装置，其中，所述第一块字线和所述第二块字线中的每一条被设置在所述接地线之间。
17.一种半导体存储装置，该半导体存储装置包括：
存储器阵列，所述存储器阵列包括第一存储块和第二存储块；
第一开关组，所述第一开关组被配置为响应于块选择信号而将第一操作电压传送到所述第一存储块；
第二开关组，所述第二开关组面向所述第一开关组，所述存储器阵列被插置在所述第一开关组和所述第二开关组之间，并且所述第二开关组被配置为响应于所述块选择信号而将第二操作电压传送到所述第二存储块；以及
两条或更多条块字线，所述两条或更多条块字线与所述存储器阵列交叠，在所述存储器阵列上彼此间隔开，共同连接到所述第二开关组，并且被配置为将所述块选择信号传送到所述第二开关组。
18.根据权利要求17所述的半导体存储装置，该半导体存储装置还包括第一块字线，所述第一块字线连接到所述第一开关组，并且被配置为将所述块选择信号传送到所述第一开关组。
19.根据权利要求18所述的半导体存储装置，其中，所述第一块字线和所述两条或更多条块字线在设置有所述存储器阵列的存储器阵列区域之外彼此连接。
20.根据权利要求17所述的半导体存储装置，该半导体存储装置还包括块解码器，所述块解码器被设置为与靠近所述第二开关组相比更靠近所述第一开关组，并且被配置为输出所述块选择信号。
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