KR101519061B1 - 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치 - Google Patents

하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치 Download PDF

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Abstract

본 발명은 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는 플래쉬 메모리 장치에 대하여 개시된다. 플래쉬 메모리 장치는 적어도 2개 이상의 메모리 셀 어레이 블락들을 포함한다. 메모리 셀 어레이 블락들은, 복수개의 워드라인들과 복수개의 비트라인들을 포함하고, 하나의 비트라인에 직렬 연결된 복수개의 메모리 셀들이 하나의 스트링을 구성하고, 하나의 워드라인에 연결되는 메모리 셀들을 기준으로 페이지로 구분되고, 복수개의 페이지들로 구성된 블락으로 구분된다. 적어도 2개의 메모리 셀 어레이 블락들이 하나의 로우 디코더를 공유한다. 로우 디코더는, 제1 메모리 셀 어레이 블락을 선택하는 제1 블락 신호와 제2 메모리 셀 어레이 블락을 선택하는 제2 블락 신호에 응답하여 블락 선택 신호를 발생하는 블락 디코더, 블락 선택 신호에 응답하여 고전압의 블락 워드라인 신호를 발생하는 고전압 레벨 쉬프터, 그리고 블락 워드라인 신호에 응답하여 제1 메모리 셀 어레이 블락의 워드라인들로 제1 구동 전압들을 전달하는 제1 패스 트랜지스터부와 제2 메모리 셀 어레이 블락의 워드라인들로 제2 구동 전압들을 전달하는 제2 패스 트랜지스터부를 포함한다.
플래쉬 메모리 장치, 메모리 셀 어레이 블락, 메모리 셀 어레이 레이어, 로 우 디코더, 칩 레이아웃 면적, 프로그램 디스터브 현상

Description

하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는 플래쉬 메모리 장치{Flash memory device having row decoder sharing single high voltage level shift}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는 플래쉬 메모리 장치에 관한 것이다.
플래쉬 메모리 장치는 터널링(tunneling) 현상을 이용하여 데이터를 프로그램하고 소거한다. 플래쉬 메모리 장치는, 우수한 데이터 보존성, 낮은 소비 전력 그리고 외부 충격에 강한 내구성으로 인하여, 휴대용 기기의 보조 기억 장치로 적합하다. 일정한 개수의 메모리 셀들이 직렬로 연결된 낸드 플래쉬 메모리 장치는, 메모리 셀들이 병렬로 연결된 노아(NOR) 플래쉬 메모리 장치에 비해 메모리 셀의 크기가 상대적으로 작기 때문에, 집적도가 우수하여 대용량의 보조 기억 장치로 더욱 유용하다.
낸드 플래쉬 메모리 장치는, 하나의 비트라인에 직렬 연결된 복수개의 메모리 셀들이 하나의 스트링을 구성하고, 하나의 워드라인에 연결되는 메모리 셀들을 기준으로 페이지 단위로 구분되고, 복수개의 페이지들로 구성된 블락으로 구분되는 메모리 셀 어레이를 포함한다. 이러한 구조의 낸드 플래쉬 메모리 장치에서, 독출 동작과 프로그램 동작은 페이지 단위로 이루어지고, 소거 동작은 블락 단위로 이루어진다.
낸드 플래쉬 메모리 장치의 대용량화를 위하여, 메모리 셀 어레이를 적층하는 방법이 개발되고 있다. 도 1에 도시된 바와 같이, 메모리 셀 어레이를 예컨대, 4층으로 적층하는 3D 스택 낸드 플래쉬 메모리 장치를 구현할 수 있다. 도 1을 참조하면, 3D 스택 낸드 플래쉬 메모리 장치(100)는 제1 내지 제4 메모리 셀 어레이 레이어들(101-104, 이하, 메모리 셀 어레이 레이어를 "메모리 레이어"라 칭한다)을 포함한다. 각각의 메모리 레이어(101-104)는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL)을 포함한다. 메모리 레이어(101-104) 각각은, 해당되는 메모리 레이어(101-104)의 워드라인들(WL)을 선택하는 로우 디코더(111-114)와 각각 연결된다. 각 메모리 레이어(101-104)의 비트라인(BL)은, 비트라인(BL) 데이터를 감지 증폭하는 공유된 페이지 버퍼(120)에 연결된다. 이러한 3D 스택 낸드 플래쉬 메모리 장치(100)는 메모리 레이어(101-104) 마다 해당되는 로우 디코더(111-114)를 구비하기 때문에, 칩 레이아웃 면적이 커지는 단점이 있다.
칩 레이아웃 면적을 줄이기 위하여, 도 2와 같이, 각 메모리 레이어(201-204)가 하나의 로우 디코더(210)를 공유하는 3D 스택 낸드 플래쉬 메모리 장치(200)를 구현할 수 있다. 로우 디코더(210)가 메모리 레이어들(201-204)의 모든 워드라인들(WL)과 연결되기 때문에, 하나의 워드라인(WL) 입장에서 보면 부하(load)가 커진다. 이에 따라, 선택된 메모리 셀을 프로그래밍하기 위한 프로그램 회수(Number Of Program:NOP)가 증가된다. 반복되는 프로그래밍 동작마다, 선택된 워드라인에 프로그램 전압을 증가시키면서 인가하게 되면, 한 페이지 내 프로그램되지 않아야 할 메모리 셀(이하 "프로그램 금지 셀(program inhibit cell)이라 칭한다)이 프로그램 전압에 의해서 소프트 프로그램되는 프로그램 디스터브(prgram disturbance) 현상이 문제점으로 나타난다.
본 발명의 목적은 칩 레이아웃 면적을 줄이면서 프로그램 디스터브 현상을 줄일 수 있는 플래쉬 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 플래쉬 메모리 장치는, 복수개의 워드라인들과 복수개의 비트라인들을 포함하고 하나의 비트라인에 직렬 연결된 복수개의 메모리 셀들이 하나의 스트링을 구성하고 하나의 워드라인에 연결되는 메모리 셀들을 기준으로 페이지로 구분되고 복수개의 페이지들로 구성된 블락으로 구분되는 제1 및 제2 메모리 셀 어레이 블락들과, 제1 및 제2 메모리 셀 어레이 블락들에 공유되는 하나의 고전압 레벨 쉬프터를 갖는 로우 디코더를 포함한다. 로우 디코더는, 제1 메모리 셀 어레이 블락을 선택하는 제1 블락 신호와 제2 메모리 셀 어레이 블락을 선택하는 제2 블락 신호에 응답하여 블락 선택 신호를 발생하는 블락 디코더, 블락 선택 신호에 응답하여 고전압의 블락 워드라인 신호를 발생하는 고전압 레벨 쉬프터, 그리고 블락 워드라인 신호에 응답하여 제1 메모리 셀 어레이 블락의 워드라인들로 제1 구동 전압들을 전달하는 제1 패스 트랜지스터부와 제2 메모리 셀 어레이 블락의 워드라인들로 제2 구동 전압들을 전달하는 제2 패스 트랜지스터부를 포함한다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치는 제1 메모리 셀 어레이 블락과 제2 메모리 셀 어레이 블락이 스택되는 구조일 수 있다.
본 발명의 실시예들에 따라, 블락 디코더는, 블락 어드레스 신호들과 제1 메모리 셀 어레이 블락 선택 신호에 응답하여 제1 블락 신호를 발생하는 제1 블락 디코더, 블락 어드레스 신호들과 제2 메모리 셀 어레이 블락 선택 신호에 응답하여 제2 블락 신호를 발생하는 제2 블락 디코더, 그리고 제1 블락 신호 및 제2 블락 신호에 응답하여 블락 워드라인 신호를 발생하는 로직 회로부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 블락 디코더는, 블락 어드레스 신호들과 제1 메모리 셀 어레이 선택 신호를 입력하는 낸드 게이트, 낸드 게이트 출력과 제1 블락 신호 사이에 연결되는 퓨즈, 그리고 전원 전압과 제1 블락 신호 사이에 연결되고 그 게이트가 접지 전압에 연결되는 피모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 블락 디코더는, 블락 어드레스 신호들과 제2 메모리 셀 어레이 선택 신호를 입력하는 낸드 게이트, 낸드 게이트 출력과 제2 블락 신호 사이에 연결되는 퓨즈, 그리고 전원 전압과 제2 블락 신호 사이에 연결되고 그 게이트가 접지 전압에 연결되는 피모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 로직 회로부는, 제1 블락 신호와 제2 블락 신호를 입력하는 낸드 게이트와, 낸드 게이트의 출력을 입력하여 블락 워드라인 신호를 출력하는 인버터를 포함할 수 있다.
본 발명의 실시예들에 따라, 고전압 레벨 쉬프터는, 블록 선택 신호를 입력하는 인버터, 인버터의 출력과 블록 워드라인 신호 사이에 직렬 연결되고 그 게이트들이 전원 전압에 연결되는 엔모스 트랜지스터와 제1 고전압 엔모스 디플리션 트랜지스터와, 고전압과 블록 워드라인 신호 사이에 직렬 연결되는 제2 고전압 엔모 스 디플리션 트랜지스터와 고전압 피모스 트랜지스터를 포함할 수 있고, 제2 고전압 엔모스 디플리션 트랜지스터의 게이트는 블록 워드라인 신호에 연결되고, 고전압 피모스 트랜지스터의 게이트는 블락 선택 신호에 연결될 수 있다.
본 발명의 실시예들에 따라, 로우 디코더는 제1 및 제2 구동 전압들을 구동하는 워드라인 드라이버를 더 포함할 수 있다. 워드라인 드라이버는, 제1 및 제2 메모리 셀 어레이 블락 선택 신호들과 워드라인들을 선택하는 로우 어드레스 신호들을 디코딩하는 어드레스 디코더와, 어드레스 디코더의 출력과 제어 신호들에 응답하여 프로그램 전압, 소거 전압, 독출 전압, 또는 패스 전압을 제1 구동 전압들 또는 제2 구동 전압들로 구동하고 접지 선택 전압을 제1 또는 제2 접지 선택 신호로 구동하고 스트링 선택 전압을 제1 또는 제2 스트링 선택 신호들로 구동하는 구동부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 패스 트랜지스터부는, 블락 워드라인 신호에 응답하여 제1 스트링 선택 신호, 제1 구동 전압들 및 제1 접지 선택 신호 각각을 제1 메모리 셀 어레이 블락의 스트링 선택 라인, 워드라인들 및 접지 선택 라인으로 전달하는 고전압 엔모스 트랜지스터들로 구성될 수 있다.
본 발명의 실시예들에 따라, 제2 패스 트랜지스터부는, 블락 워드라인 신호에 응답하여 제2 스트링 선택 신호, 제2 구동 전압들 및 제2 접지 선택 신호 각각을 제2 메모리 셀 어레이 블락의 스트링 선택 라인, 워드라인들 및 접지 선택 라인으로 전달하는 고전압 엔모스 패스 트랜지스터들로 구성될 수 있다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치는 블락 선택 신호에 응답하 여 스트링 선택 라인으로 스트링 선택 라인 접지 전압을 인가하는 스트링 선택 라인 접지 스위칭부를 더 포함할 수 있다.
본 발명의 플래쉬 메모리 장치는, 적어도 2개의 메모리 셀 어레이 블락에 하나의 로우 디코더가 공유되고, 메모리 셀 어레이 블락들에 공유되는 하나의 고전압 레벨 쉬프터를 통해 고전압의 블락 워드라인 신호를 발생하기 때문에, 칩 레이아웃 면적을 줄일 수 있다. 그리고, 로우 디코더는 블락 워드라인 신호에 응답하여 메모리 레이어들의 워드라인들을 구동하는 패스 트랜지스터들을 각 메모리 셀 어레이 블락 마다 구비하기 때문에, 워드라인 부하를 줄여 프로그램 횟수에 따른 디스터브 현상을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 플래쉬 메모리 장치를 설명하는 도면이다. 도 3을 참조하면, 플래쉬 메모리 장치(300)는 제1 내지 제4 메모리 레이어들(301-304)이 적층된 3D 스택 플래쉬 메모리 장치이다. 제1 및 제2 메모리 레이어 들(301, 302)의 워드라인들(WL)은 제1 로우 디코더(311)에 연결되고, 제3 및 제4 메모리 레이어들(303, 304)의 워드라인들(WL)은 제2 로우 디코더(312)에 연결된다. 제1 내지 제4 메모리 레이어들(301-304)의 비트라인들(BL)은 공유된 페이지 버퍼(120)에 연결된다. 본 실시예에서는 4개의 메모리 레이어들(301-304)이 적층되는 예에 대하여 설명하고 있으나, 이는 예시적인 것으로 4개 이외의 다수개의 메모리 레이어들이 적층되는 플래쉬 메모리 장치에도 적용할 수 있다. 또한, 본 발명은 스택 플래쉬 메모리 장치 대신에 다수개의 메모리 셀 어레이 블락들이 배열되는 플래너(planar) 타입의 플래쉬 메모리 장치에도 동일하게 적용할 수 있다. 따라서, 본 명세서에서 설명되고 있는 메모리 레이어들(301-304)은 플래너 타입 플래쉬 메모리 장치의 메모리 셀 어레이 블락들과 동일한 개념이다.
도 4는 도 3의 제1 로우 디코더(311)를 설명하는 도면이다. 도 4를 참조하면, 제1 로우 디코더(311)는 블락 디코더부(410), 스트링 선택 라인 접지 스위칭부(415), 고전압 레벨 쉬프터(420), 워드라인 드라이버(430), 그리고 패스 트랜지스터부(440)를 포함한다.
블락 디코더부(410)는, 제1 메모리 레이어(301)의 블락을 선택하는 제1 블락 디코더(411), 제2 메모리 레이어(302)의 블락을 선택하는 제2 블락 디코더(412), 그리고 로직 회로부(413)를 포함한다. 제1 블락 디코더(411)는 블락 어드레스 신호들(Pi/Qi/Ri)과 제1 메모리 레이어 선택 신호(LSA0)를 디코딩하여 제1 블락 신호(BLK1)를 발생한다. 제2 블락 디코더(412)는 블락 어드레스 신호들(Pi/Qi/Ri)과 제2 메모리 레이어 선택 신호(LSA1)를 디코딩하여 제2 블락 신호(BLK2)를 발생한 다. 로직 회로부(413)는 제1 블락 신호(BLK1)와 제2 블락 신호(BLK2)를 입력하여 블락 선택 신호(BLKi)를 발생하고 고전압 레벨 쉬프터(420)로 전달한다.
스트링 선택 라인 접지 스위칭부(415)는 블락 디코더(410)의 출력인 블락 선택 신호(BLKi)에 응답하여 스트링 선택 라인(SSL)으로 스트링 선택 라인 접지 전압(SSLGND)을 인가한다. 스트링 선택 라인 접지 스위칭부(415)는 스트링 선택 라인 접지 전압(SSLGND)과 스트링 선택 라인(SSL) 사이에 연결되고 블락 선택 신호(BLKi)가 그 게이트에 연결되는 고전압용 엔모스 트랜지스터로 구성된다.
고전압 레벨 쉬프터(420)는 블락 선택 신호(BLKi)에 응답하여 고전압(VPP)의 블락 워드라인 신호(BLKWL)를 발생한다.
워드라인 드라이버(430)는 메모리 레이어 선택 신호들(LSA<1:0>)과 로우 어드레스 신호들(RA<4:0>)을 디코딩하고 제어 신호들(CNTLs)을 입력하여, 제1 및 제2 접지 선택 신호들(GS1, GS2), 제1 메모리 레이어(301)의 워드라인 구동 신호들( S1<31:0>), 제2 메모리 레이어(302)의 워드라인 구동 신호들(S2<31:0>) 그리고 제1 및 제2 스트링 선택 신호들(SS1, SS2)을 발생한다. 워드라인 드라이버(430)는, 프로그램 동작, 소거 동작 또는 독출 동작에서의 구동 전압들, 예컨대 프로그램 전압(Vpgm), 소거 전압(Verase), 독출 전압(Vread) 또는 패스 전압(Vpass)을 제1 메모리 레이어(301)의 워드라인 구동 신호들(S1<31:0>) 또는 제2 메모리 레이어(302)의 워드라인 구동 신호들(S2<31:0>)로 제공한다. 워드라인 드라이버(430)는, 접지 선택 전압(VGSL)을 제1 또는 제2 접지 선택 신호(GS1 또는 GS2)로 제공하고, 스트링 선택 전압(VSSL)을 제1 또는 제2 스트링 선택 신호들(SS1 또는 SS2)로 제공한 다.
패스 트랜지스터부(440)는, 블락 워드라인 신호(BLKWL)에 응답하여 제1 스트링 선택 신호(SS1), 워드라인 구동 신호들(S1<31:0>) 그리고 제1 접지 선택 신호(GS1)를 제1 메모리 레이어(301)의 스트링 선택 라인(SSL), 워드라인들(WL<31:0>) 그리고 접지 선택 라인(GSL)으로 전달하는 제1 패스 트랜지스터부(441)와, 블락 워드라인 신호(BLKWL)에 응답하여 제2 스트링 선택 신호(SS2), 워드라인 구동 신호들(S2<31:0>) 그리고 제2 접지 선택 신호(GS2)를 제2 메모리 레이어(302)의 스트링 선택 라인(SSL), 워드라인들(WL<31:0>) 그리고 접지 선택 라인(GSL)으로 전달하는 제2 패스 트랜지스터부(442)를 포함한다. 제1 및 제2 패스 트랜지스터부(441, 442)는 블락 워드라인 신호(BLKWL)가 그 게이트들에 연결되는 고전압용 엔모스 트랜지스터들로 구성된다.
도 5는 도 4의 블락 디코더부(410)와 고전압 레벨 쉬프터부(420)를 설명하는 회로 다이어그램이다. 도 5를 참조하면, 블락 디코더부(410) 내 제1 블락 디코더(411)는, 블락 어드레스 신호들(Pi/Qi/Ri)과 제1 메모리 레이어 선택 신호(LSA0)를 입력하는 제1 낸드 게이트(511), 제1 낸드 게이트(511) 출력과 제1 블락 신호(BLK1) 사이에 연결되는 제1 퓨즈(512), 그리고 전원 전압(VDD)과 제1 블락 신호(BLK1) 사이에 연결되고 그 게이트가 접지 전압(VSS)에 연결되는 제1 피모스 트랜지스터(513)를 포함한다.
제2 블락 디코더(412)는, 블락 어드레스 신호들(Pi/Qi/Ri)과 제2 메모리 레이어 선택 신호(LSA1)를 입력하는 제2 낸드 게이트(514), 제2 낸드 게이트(514) 출력과 제2 블락 신호(BLK2) 사이에 연결되는 제2 퓨즈(515), 그리고 전원 전압(VDD)과 제2 블락 신호(BLKi) 사이에 연결되고 그 게이트가 접지 전압(VSS)에 연결되는 제2 피모스 트랜지스터(516)를 포함한다.
로직 회로부(413)는, 제1 블락 신호(BLK1)와 제2 블락 신호(BLK2)를 입력하는 낸드 게이트(517)와 낸드 게이트(517) 출력을 입력하여 블락 선택 신호(BLKi)를 발생하는 인버터(518)를 포함한다.
고전압 레벨 쉬프터부(420)는 블록 선택 신호(BLKi)에 응답하여 블록 워드라인 신호(BLKWL)로 고전압(VPP)을 제공한다. 고전압 레벨 쉬프터부(420)는 인버터(521)로 블록 선택 신호(BLKi)가 입력되고, 인버터(521)의 출력은 엔모스 트랜지스터(522)와 제1 디플리션 트랜지스터(523)를 통하여 블록 워드라인 신호(BLKWL)으로 출력된다. 엔모스 트랜지스터(522)와 제1 고전압 엔모스 디플리션 트랜지스터(523)의 게이트들은 전원 전압(VDD)에 연결된다. 인버터(521)는 전원 전압(VDD)으로 구동된다. 고전압 레벨 쉬프터부(420)는 고전압(VPP)과 블록 워드라인 신호(BLKWL) 사이에 직렬 연결되는 제2 고전압 엔모스 디플리션 트랜지스터(524)와 고전압 피모스 트랜지스터(525)를 더 포함한다. 제2 고전압 엔모스 디플리션 트랜지스터(524)의 게이트는 블록 워드라인 신호(BLKWL)에 연결되고, 고전압 피모스 트랜지스터(525)의 게이트는 블락 선택 신호(BLKi)에 연결된다.
도 6은 도 4의 워드라인 드라이버(430)를 설명하는 블락 다이어그램이다. 도 6을 참조하면, 워드라인 드라이버(430)는 어드레스 디코더(611)와 구동부(612)를 포함한다. 어드레스 디코더(611)는 메모리 레이어 선택 신호들(LSA<1:0>)과 워드라 인들(WL<31:0>)을 선택하는 로우 어드레스 신호들(RA<4:0>)을 디코딩한다. 구동부(612)는 어드레스 디코더(611)의 출력과 제어 신호들(CNTLs)에 응답하여 프로그램 전압(Vpgm), 소거 전압(Verase), 독출 전압(Vread), 또는 패스 전압(Vpass)을 제1 메모리 레이어(301)의 워드라인 구동 신호들(S1<31:0>) 또는 제2 메모리 레이어(302)의 워드라인 구동 신호들(S2<31:0>)로 구동하고, 접지 선택 전압(VGSL)을 제1 또는 제2 접지 선택 신호(GS1 또는 GS2)로 구동하고, 스트링 선택 전압(VSSL)을 제1 또는 제2 스트링 선택 신호들(SS1 또는 SS2)로 구동한다.
도 5 및 도 6의 회로 동작을 연계하여 설명하면 다음과 같다.
블락 디코더부(410)의 제1 퓨즈(512)는 제1 메모리 레이어(301, 도 4)가 불량인 블락을 포함하는 경우에 절단되고, 제2 퓨즈(515)는 제2 메모리 레이어(302, 도 4)가 불량인 블락을 포함하는 경우에 절단된다. 만약, 제2 메모리 레이어(302)가 불량 블락(bad block)을 포함한다고 가정하면, 제2 퓨즈(515)는 절단된다. 이에 따라, 제1 메모리 레이어(301) 선택 시, 고전압 레벨 쉬프터(420)는 제1 블락 디코더(411)에서 발생되는 로직 로우레벨의 블락 선택 신호(BLKi)에 응답하여 고전압(VPP)의 블락 워드라인 신호(BLKWL)를 발생한다.
워드라인 드라이버(430)는, 프로그램 동작, 소거 동작, 또는 독출 동작에 따라, 디코딩된 로우 어드레스 신호들(RA<4:0>)과 제어 신호들(CNTLs)에 응답하여 제1 메모리 레이어(301)의 워드라인 구동 신호들(S1<31:0>)을 프로그램 전압(Vpgm), 소거 전압(Verase), 독출 전압(Vread), 또는 패스 전압(Vpass)으로 구동하고, 제1 접지 선택 신호(GS1)를 접지 선택 전압(VGSL)으로 구동하고, 제1 스트링 선택 신 호(SS1)를 스트링 선택 전압(VSSL)으로 구동한다. 고전압의 블락 워드라인 신호(BLKWL)에 응답하여 제1 스트링 선택 신호(SS1), 워드라인 구동 신호들(S1<31:0>) 그리고 제1 접지 선택 신호(GS1)는 제1 패스 트랜지스터부(441)를 통하여 제1 메모리 레이어(301)의 스트링 선택 라인(SSL), 워드라인들(WL<31:0>) 그리고 접지 선택 라인(GSL)으로 전달된다.
그리고, 워드라인 드라이버(430)는 제2 메모리 레이어(302)의 워드라인 구동 신호들(S2<31:0>), 제2 접지 선택 신호(GS2) 및 제2 스트링 선택 신호(SS2)를 접지 전압(VSS)으로 디세이블시킨다.
한편, 제2 퓨즈(515)가 절단된 상태에서 제2 메모리 레이어(302)가 선택되면, 고전압 레벨 쉬프터(420)는 제2 블락 디코더(411)에서 발생되는 로직 하이레벨의 블락 선택 신호(BLKi)에 응답하여 접지 전압(VSS)의 블락 워드라인 신호(BLKWL)를 발생한다. 이에 따라. 제1 패스 트랜지스터부(441)와 제2 패스 트랜지스터부(442)가 차단되어 제1 메모리 레이어(301)와 제2 메모리 레이어(302)는 선택되지 않는다.
이러한 동작은 표 1과 같이 정리된다.
신호 메모리 레이어 프로그램 동작 독출 동작 삭제 동작
선택된 워드라인 - Vpgm Vread Verase
비선택된 워드라인
 1st Vpass Vread Verase
2nd 0 0 Vdd
Floating
BLKWL - VPP VPP Vdd
SSL
 1st Vcc Vread Floating
2nd 0 0 Floating
GSL
 1st 0 Vread Floating
2nd 0 0 Floating
CSL - 1.5 0 Floating
따라서, 본 발명의 플래쉬 메모리 장치는, 스택된 2개의 메모리 레이어들(301, 302)에 하나의 로우 디코더(311)가 공유되어, 메모리 레이어 마다 로우 디코더를 구비하던 종래의 기술에 비해 칩 레이아웃 면적을 줄일 수 있다. 특히, 로우 디코더(311)는 메모리 레이어들(301, 302)에 공유되는 고전압 레벨 쉬프터를 통해 고전압(VPP)의 블락 워드라인 신호(BLKWL)를 발생하기 때문에, 칩 레이아웃 면적을 더욱 줄일 수 있다. 그리고, 로우 디코더는 블락 워드라인 신호(BLKWL)에 응답하여 메모리 레이어들(301, 302)의 워드라인들(WL<31:0>)을 구동하는 패스 트랜지스터들을 각 메모리 레이어들(301, 302) 마다 구비하기 때문에, 메모리 레이어들의 모든 워드라인들이 하나의 로우 디코더에 연결되던 종래의 기술에 비해 워드라인(WL) 부하를 줄일 수 있다. 이에 따라, 프로그램 횟수에 따른 디스터브 현상을 줄일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래 기술의 3D 스택 낸드 플래쉬 플래쉬 메모리 장치의 일 예를 보여주는 도면이다.
도 2는 종래 기술의 3D 스택 낸드 플래쉬 플래쉬 메모리 장치의 다른 예를 보여주는 도면이다.
도 3은 본 발명의 일실시예에 따른 플래쉬 메모리 장치를 설명하는 도면이다.
도 4는 도 3의 제1 로우 디코더를 설명하는 도면이다.
도 5는 도 4의 블락 디코더부와 고전압 레벨 쉬프터부를 설명하는 회로 다이어그램이다.
도 6은 도 4의 워드라인 드라이버를 설명하는 블락 다이어그램이다.

Claims (11)

  1. 복수개의 워드라인들과 복수개의 비트라인들을 포함하고, 하나의 상기 비트라인에 직렬 연결된 복수개의 메모리 셀들이 하나의 스트링을 구성하고, 하나의 상기 워드라인에 연결되는 상기 메모리 셀들을 기준으로 페이지로 구분되고, 상기 페이지를 복수개 포함하는 블락으로 구분되는 제1 및 제2 메모리 셀 어레이 블락들; 및
    상기 제1 및 상기 제2 메모리 셀 어레이 블락들에 연결되는 로우 디코더를 구비하고,
    상기 로우 디코더는
    블락 어드레스 신호들을 입력하는 제1 낸드 게이트와 연결되는 제1 퓨즈의 절단 여부에 따라 발생되는 상기 제1 메모리 셀 어레이 블락을 선택하는 제1 블락 신호와 상기 블락 어드레스 신호들을 입력하는 제2 낸드 게이트와 연결되는 제2 퓨즈의 절단 여부에 따라 발생되는 상기 제2 메모리 셀 어레이 블락을 선택하는 제2 블락 신호에 응답하여 블락 선택 신호를 발생하는 블락 디코더;
    상기 제1 및 상기 제2 메모리 셀 어레이 블락들에 연결되고, 상기 블락 디코더로부터 수신되는 상기 블락 선택 신호에 응답하여 고전압의 블락 워드라인 신호를 상기 제1 및 상기 제2 메모리 셀 어레이 블락들로 제공하는 하나의 고전압 레벨 쉬프터;
    상기 하나의 고전압 레벨 쉬프터로부터 수신된 상기 블락 워드라인 신호에 응답하여 상기 제1 메모리 셀 어레이 블락의 상기 워드라인들로 제1 구동 전압들을 전달하는 제1 패스 트랜지스터부; 및
    상기 하나의 고전압 레벨 쉬프터로부터 수신된 상기 블락 워드라인 신호에 응답하여 상기 제2 메모리 셀 어레이 블락의 상기 워드라인들로 제2 구동 전압들을 전달하는 제2 패스 트랜지스터부를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 플래쉬 메모리 장치는
    상기 제1 메모리 셀 어레이 블락과 상기 제2 메모리 셀 어레이 블락이 스택되는 구조를 갖는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제1항에 있어서, 상기 블락 디코더는
    상기 제1 퓨즈의 절단 여부에 따라 상기 블락 어드레스 신호들과 제1 메모리 셀 어레이 블락 선택 신호에 응답하여 상기 제1 블락 신호를 발생하는 제1 블락 디코더;
    상기 제2 퓨즈의 절단 여부에 따라 상기 블락 어드레스 신호들과 제2 메모리 셀 어레이 블락 선택 신호에 응답하여 상기 제2 블락 신호를 발생하는 제2 블락 디코더; 및
    상기 제1 블락 신호 및 상기 제2 블락 신호에 응답하여 상기 블락 선택 신호를 발생하는 로직 회로부를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제3항에 있어서, 상기 제1 블락 디코더는
    상기 블락 어드레스 신호들과 상기 제1 메모리 셀 어레이 선택 신호를 입력하는 낸드 게이트;
    상기 낸드 게이트 출력과 상기 제1 블락 신호 사이에 연결되는 제1 퓨즈; 및
    전원 전압과 상기 제1 블락 신호 사이에 연결되고 그 게이트가 접지 전압에 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제3항에 있어서, 상기 제2 블락 디코더는
    상기 블락 어드레스 신호들과 상기 제2 메모리 셀 어레이 선택 신호를 입력하는 낸드 게이트;
    상기 낸드 게이트 출력과 상기 제2 블락 신호 사이에 연결되는 제2 퓨즈; 및
    전원 전압과 상기 제2 블락 신호 사이에 연결되고 그 게이트가 접지 전압에 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  6. 제3항에 있어서, 상기 로직 회로부는
    상기 제1 블락 신호와 상기 제2 블락 신호를 입력하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 입력하여 상기 블락 워드라인 신호를 출력하는 인버터를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제3항에 있어서, 상기 하나의 고전압 레벨 쉬프터는
    상기 로직 회로부로부터 상기 블락 선택 신호를 입력하는 인버터;
    상기 인버터의 출력과 상기 블락 워드라인 신호 사이에 직렬 연결되고, 그 게이트들이 전원 전압에 연결되는 엔모스 트랜지스터와 제1 고전압 엔모스 디플리션 트랜지스터; 및
    상기 고전압과 상기 블락 워드라인 신호 사이에 직렬 연결되는 제2 고전압 엔모스 디플리션 트랜지스터와 고전압 피모스 트랜지스터를 포함하고,
    상기 제2 고전압 엔모스 디플리션 트랜지스터의 게이트는 상기 블락 워드라인 신호에 연결되고, 상기 고전압 피모스 트랜지스터의 게이트는 상기 블락 선택 신호에 연결되는 것을 특징으로 하는 플래쉬 메모리 장치.
  8. 제7항에 있어서, 상기 로우 디코더는
    상기 제1 및 상기 제2 구동 전압들을 구동하는 워드라인 드라이버를 더 구비하고,
    상기 워드라인 드라이버는
    제1 및 제2 메모리 셀 어레이 블락 선택 신호들과 상기 워드라인들을 선택하는 로우 어드레스 신호들을 디코딩하는 어드레스 디코더; 및
    상기 어드레스 디코더의 출력과 제어 신호들에 응답하여 프로그램 전압, 소거 전압, 독출 전압, 또는 패스 전압을 상기 제1 구동 전압들 또는 상기 제2 구동 전압들로 구동하고, 접지 선택 전압을 제1 또는 제2 접지 선택 신호로 구동하고, 스트링 선택 전압을 제1 또는 제2 스트링 선택 신호들로 구동하는 구동부를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  9. 제8항에 있어서, 상기 제1 패스 트랜지스터부는
    상기 블락 워드라인 신호에 응답하여 상기 제1 스트링 선택 신호, 상기 제1 구동 전압들 및 상기 제1 접지 선택 신호 각각을 상기 제1 메모리 셀 어레이 블락의 스트링 선택 라인, 상기 워드라인들 및 접지 선택 라인으로 전달하는 고전압 엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  10. 제8항에 있어서, 상기 제2 패스 트랜지스터부는
    상기 블락 워드라인 신호에 응답하여 상기 제2 스트링 선택 신호, 상기 제2 구동 전압들 및 상기 제2 접지 선택 신호 각각을 상기 제2 메모리 셀 어레이 블락의 스트링 선택 라인, 상기 워드라인들 및 접지 선택 라인으로 전달하는 고전압 엔모스 패스 트랜지스터들로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  11. 삭제
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