JP3989358B2 - 半導体集積回路装置および電子システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置におけるノイズ低減技術に関し、特に、論理回路のＤＣ変動から発生する低周波成分のノイズ低減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスが微細化されるにつれて、半導体集積回路装置は、より高集積化、高速化が進み、それに伴い消費電流が増加する傾向にある。例えば、１９９９年度ＳＩＡロードマップによると、今後１０年間で高性能ＭＰＵの動作周波数は６．７倍になり、消費電流は５．２倍に増加すると見込まれている。その一方、電源電圧は消費電力を抑えるために低電力化が進み、１／３程度になると見込まれている。
【０００３】
ところで、半導体集積回路装置の電源ノイズは、概ね高周波成分と低周波成分とに分けられる。高周波成分のノイズは、半導体集積回路装置の論理ゲートが内部のクロック信号に同期して動作する際に、該論理ゲートに一瞬貫通電流が流れることにより発生する。
【０００４】
高周波成分のノイズの大きさは、半導体集積回路装置の消費電流のＡＣ的な変動の時間積分を半導体チップ内の電源間容量で割ったものとなる。前述したように、半導体集積回路装置の消費電流は増加する見込みであるが、半導体チップの未使用トランジスタ領域などを利用して電源間容量を増加させることにより、高周波成分のノイズはほぼ一定に保つことができる。
【０００５】
また、低周波成分のノイズは、パッケージ内部のインダクタンスと半導体チップ内部の電源間容量による共振現象により発生する。その大きさは、半導体集積回路装置の消費電流のＤＣ的な変動、および電源の特性インピーダンスに比例する。
【０００６】
この低周波成分のノイズを低減するには、たとえば、電源の特性インピーダンスを低減する（たとえば、特許文献１参照。）などの対策が必要であるが、該低周波成分のノイズの場合、その大きさが高周波成分のノイズに対して非常に小さく、あまり問題とならない。
【０００７】
【特許文献１】
特開平１１−１５０４６９号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【０００９】
すなわち、半導体集積回路装置の低電力化にともなって電源電圧も低下するため、低周波成分のノイズが電源電圧に占める割合が大きくなり、将来的に半導体集積回路装置の動作に悪影響を及ぼしてしまう恐れがある。
【００１０】
さらに、半導体集積回路装置の電源電圧が低下し、消費電流が増大するに伴い、電源配線などの抵抗による電源ドロップが、電源電圧に占める割合が増加することになり、所望の電圧を半導体集積回路装置の入出力回路や論理回路などに供給することが困難となってしまうことも予想される。
【００１１】
本発明の目的は、論理回路の動作時に消費電流のＤＣ的な変動から発生する低周波成分のノイズを大幅に低減することのできる半導体集積回路装置、および電子システムを提供することにある。
【００１２】
また、本発明の他の目的は、低電源電圧化に伴う電源抵抗による電源ドロップを大幅に低減することのできる半導体集積回路装置、および電子システムを提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）半導体集積回路装置であって、外部入力される外部電源電圧から、論理回路が動作する内部電源電圧を生成する内部電源電圧生成手段と、論理回路から入出力される信号の電圧振幅レベルを変換するレベルシフト手段とを備えたものである。
【００１５】
また、本願のその他の発明の概要を簡単に示す。
（２）前記第１項において、内部電源電圧生成手段は、外部電源電圧の高電位側外部電源から、高電位側内部電源を生成する高電位側電源生成部と、外部電源電圧の低電位側外部電源から、低電位側内部電源を生成する低電位側電源生成部とよりなるものである。
（３）前記第２項において、高電位側電源生成部が、第１の基準電圧と高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、高電位側外部電源と高電位側内部電源との間に複数の電源用トランジスタが並列接続され、それら複数の電源用トランジスタのゲートには第１の電圧比較部が出力した第１の内部制御信号がそれぞれ入力される構成からなる第１の内部電源制御部とよりなり、低電位側電源生成部が、第２の基準電圧と低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、低電位側外部電源と低電位側内部電源との間に複数の電源用トランジスタが並列接続され、それらの電源用トランジスタのゲートには第２の電圧比較部が出力した第２の内部制御信号がそれぞれ入力される構成からなり、該第２の内部制御信号に応じて複数の電源用トランジスタを駆動させる第２の内部電源制御部とよりなるものである。
（４）前記第２項において、高電位側電源生成部が、第１の基準電圧と高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、該第１の内部制御信号に応じて、パルス信号を生成する第１のデューティ制御回路と、高電位側外部電源と高電位側内部電源との間に並列接続され、該パルス信号がゲートにそれぞれ入力される複数の電源用トランジスタとを設けた第１の内部電源制御部とからなり、低電位側電源生成部が、第２の基準電圧と低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、第２の電圧比較部から出力される第２の内部制御信号に応じて、パルス信号を生成する第２のデューティ制御回路と、低電位側外部電源と低電位側内部電源との間に並列接続され、該パルス信号がゲートにそれぞれ入力される複数の電源用トランジスタとを設けた第２の内部電源制御部とからなるものである。
（５）前記第３項または前記第４項において、第１、および第２の電圧比較部は、入力された設定信号に基づいて複数の電源用トランジスタを停止させ、高電位側外部電源と高電位側内部電源、および低電位側外部電源と低電位側内部電源とをそれぞれ電気的に分離するものである。
（６）前記第５項において、高電位側電源生成部は、高電位側内部電源と低電位側外部電源との間に接続され、第１の電圧比較部が設定信号に基づいて、高電位側外部電源と高電位側内部電源とを電気的に分離した際に導通する第１のトランジスタを備え、低電位側電源生成部は、低電位側内部電源と低電位側外部電源との間に接続され、第２の電圧比較部が設定信号に基づいて、第２の電圧比較部が低電位側外部電源と低電位側内部電源とを電気的に分離した際に導通する第２のトランジスタを備えたものである。
（７）前記第１項〜前記第６項のいずれかにおいて、内部電源電圧生成手段が生成した内部電源電圧間に電源間容量となる静電容量素子を設けたものである。
（８）前記第１項〜前記第７項のいずれかにおいて、第１の内部電源生成部、低電位側電源生成部、ならびに静電容量素子をそれぞれ複数設け、半導体チップに分散して配置したものである。
（９）前記第２項〜前記第８項のいずれかにおいて、第１、および第２の基準電圧を生成する基準電圧生成部を設けたものである。
（１０）前記第１項〜前記第９項のいずれかにおいて、レベルシフト手段は、論理回路から出力された内部電源電圧レベルの信号振幅を、外部電源電圧レベルの信号振幅に変換する第１のレベルシフト部と、外部から入力された外部電源電圧レベルの信号振幅を論理回路が動作する内部電源電圧レベルの信号振幅に変換する第２のレベルシフト部とよりなるものである。
（１１）電子システムであって、外部入力される外部電源電圧から、論理回路が動作する内部電源電圧を生成する内部電源電圧生成手段を備えた半導体集積回路装置と、該半導体集積回路装置を搭載する電子部品搭載基板とを用いて構成されたものである。
（１２）前記第１１項において、内部電源電圧生成手段は、電子部品搭載基板に形成された電源配線を介して供給された外部電源電圧の高電位側外部電源から、高電位側内部電源を生成する高電位側電源生成部と、電子部品搭載基板に形成された電源配線を介して供給された外部電源電圧の低電位側外部電源から、低電位側内部電源を生成する低電位側電源生成部とよりなるものである。
（１３）前記第１２項において、高電位側電源生成部が、第１の基準電圧と高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、高電位側外部電源と高電位側内部電源との間に複数の電源用トランジスタが並列接続され、それらの電源用トランジスタのゲートには第１の電圧比較部が出力した第１の内部制御信号がそれぞれ入力される構成からなり、該第１の内部制御信号に応じて複数の電源用トランジスタを駆動させて高電位側内部電源を生成する第１の内部電源生成部とよりなり、低電位側電源生成部が、第２の基準電圧と低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、低電位側外部電源と低電位側内部電源との間に複数の電源用トランジスタが並列接続され、それらの電源用トランジスタのゲートには第２の電圧比較部が出力した第２の内部制御信号がそれぞれ入力される構成からなり、第２の内部制御信号に応じて複数の電源用トランジスタを駆動させて低電位側内部電源を生成する第２の内部電源制御部とよりなるものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置における機能ブロックの説明図、図３は、図１の半導体集積回路装置におけるチップレイアウト図、図４は、図１の半導体集積回路装置に設けられた高電位側電源回路の回路図、図５は、図１の半導体集積回路装置に設けられた低電位側電源回路の回路図、図６は、図１の半導体集積回路装置に設けられた高電位側基準電圧回路の回路図、図７は、図１の半導体集積回路装置をボードに搭載した一例を示す説明図、図８は、図１の半導体集積回路装置に設けられた入力レベルシフタの回路図、図９は、図１の半導体集積回路装置に設けられた出力レベルシフタの回路図である。
【００１８】
本実施の形態において、半導体集積回路装置１は、図１に示すように、高電位側電源回路（内部電源生成手段）２、低電位側電源回路（内部電源生成手段）３、論理ブロック（論理回路）４、Ｉ／Ｏ部５、レベルシフタ部６、静電容量素子７、高電位側基準電圧回路８、および低電位側基準電圧回路９などから構成されている。
【００１９】
高電位側電源回路２は、外部入力される高電位側外部電源（外部電源電圧）ＶＣＣから、ある電圧レベルの高電位側内部電源（内部電源電圧）ＶＤＤを生成する。低電位側電源回路３は、高電位側外部電源ＶＣＣとともに外部入力される低電位側外部電源（外部電源電圧）ＧＮＤから、ある電圧レベルの低電位側内部電源（内部電源電圧）ＶＳＳを生成する。
【００２０】
これら高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤは、高電位側電源回路２、低電位側電源回路３の他に、Ｉ／Ｏ部５、レベルシフタ部（レベルシフト手段）６、高電位側基準電圧回路８、および低電位側基準電圧回路９にそれぞれ供給されるように接続されている。
【００２１】
さらに、高電位側電源回路２と低電位側電源回路３とによって生成された高電位側内部電源ＶＤＤ、低電位側内部電源ＶＳＳは、論理ブロック４、ならびにレベルシフタ部６にそれぞれ供給されるように接続されている。
【００２２】
高電位側電源回路２、低電位側電源回路３には、高電位側設定信号（第１制御信号）ＨＳＳ、および低電位側設定信号（第２制御信号）ＬＳＳがそれぞれ外部入力されるように接続されている。高電位側設定信号ＨＳＳが入力されると高電位側電源回路２は動作を停止し、高電位側外部電源ＶＣＣと高電位側内部電源ＶＤＤとが電気的に切断される。同様に、高電位側設定信号ＨＳＳが入力された際には、低電位側電源回路３が動作を停止し、低電位側外部電源ＧＮＤと低電位側内部電源ＶＳＳとが電気的に切断される。
【００２３】
ここでは、高電位側設定信号ＨＳＳ、ならびに低電位側設定信号ＬＳＳが外部入力される構成としたが、半導体集積回路装置１内部において高電位側設定信号ＨＳＳ、低電位側設定信号ＬＳＳをそれぞれ生成する回路を設けるようにしてもよい。
【００２４】
論理ブロック４は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、およびＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ ＭＥＭＯＲＹ）やＤ／Ａ変換器などの周辺回路などからなる。Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）部５は、データなどの入出力回路である。レベルシフタ部６は、出力レベルシフタ（第１レベルシフト部）６ａ、ならびに入力レベルシフタ（第２レベルシフト部）６ｂからなる。
【００２５】
出力レベルシフタ６ａは、論理ブロック４から出力された論理的高電位（高電位側内部電源ＶＤＤ）、または論理的低電位（低電位側内部電源ＶＳＳ）の出力信号を、高電位側外部電源ＶＣＣレベル、あるいは低電位側外部電源ＧＮＤレベルにそれぞれ変換して出力する。
【００２６】
入力レベルシフタ６ｂは、外部から入力された高電位側外部電源ＶＣＣレベル、または低電位側外部電源ＧＮＤレベルの入力信号を、論理ブロック４の論理的高電位（高電位側内部電源ＶＤＤ）、あるいは論理的低電位（低電位側内部電源ＶＳＳ）に変換し、論理ブロック４に出力する。
【００２７】
入力レベルシフタ６ｂは、外部入力された高電位側外部電源ＶＣＣレベルから低電位側外部電源ＧＮＤレベルの入力信号を、高電位側内部電源ＶＤＤレベルから低電位側内部電源ＶＳＳレベルの出力信号に変換し、論理ブロック４に出力する。
【００２８】
静電容量素子７は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとの間に接続された電源間容量である。高電位側基準電圧回路８は、高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤから高電位側基準電圧（第１の基準電圧）ＶＲＥＦｈを生成する。低電位側基準電圧回路９は、高電位側外部電源ＶＣＣ、ならびに低電位側外部電源ＧＮＤから低電位側基準電圧（第２の基準電圧）ＶＲＥＦｌを生成する。
【００２９】
高電位側基準電圧ＶＲＥＦｈは、高電位側電源回路２が高電位側内部電源ＶＤＤを生成する際に用いられ、低電位側基準電圧回路９は、低電位側電源回路３が低電位側内部電源ＶＳＳを生成する際に用いられる。
【００３０】
高電位側内部電源ＶＤＤは高電位側基準電圧ＶＲＥＦｈと、また低電位側内部電源ＶＳＳは低電位側基準電圧ＶＲＥＦｌとほぼ等しい電圧となる。よって論理ブロック４の電源電圧レベルを安定させるには、高電位側基準電圧ＶＲＥＦｈおよび低電位側基準電圧ＶＲＥＦｌが安定でなければならない。よって高電位側基準電圧回路８及び高電位側基準電圧回路９の電源となるＶＣＣ及びＧＮＤも安定であることが望ましい。図示はしないが、高電位側基準電圧回路８及び高電位側基準電圧回路９の電源は、半導体集積回路装置１に専用端子を設けて外部から供給してもよい。
【００３１】
なお、ここでは、論理ブロック４が動作する電源電圧レベルが同じ場合について記載したが、該論理ブロック４が複数あり、その電源電圧レベルが異なる場合には、それら異なる電源電圧レベルと同じ数だけ、高電位側電源回路２、低電位側電源回路３、およびＩ／Ｏ部５が設けられることになる。
【００３２】
また、図２に半導体集積回路装置１における機能ブロックを示す。
【００３３】
図２において、高電位側電源回路２は、高電位側内部電源生成部（高電位側電圧生成手段、第１の内部電源生成部、第１の電圧比較部）２ａ、高電位側内部電源制御部（高電位側電圧生成手段、第１の内部電源制御部）２ｂ、およびトランジスタ（高電位側電圧生成手段、第１のトランジスタ）２ｃから構成されている。
【００３４】
低電位側電源回路３は、低電位側内部電源生成部（低電位側電圧生成手段、第２の内部電源生成部、第２の電圧比較部）３ａ、低電位側内部電源制御部（低電位側電圧生成手段、第２の内部電源制御部）３ｂ、ならびにトランジスタ（低電位側電圧生成手段、第２のトランジスタ）３ｃから構成されている。
【００３５】
高電位側内部電源生成部２ａには、高電位側設定信号ＨＳＳ、および高電位側基準電圧ＶＲＥＦｈがそれぞれ入力されるように接続されている。低電位側内部電源生成部３ｂには、低電位側設定信号ＬＳＳ、ならびに低電位側基準電圧ＶＲＥＦｌがそれぞれ入力されるように接続されている。
【００３６】
さらに、トランジスタ２ｃ，３ｃはＮチャネルＭＯＳからなり、該トランジスタ２ｃ，３ｃのゲートには、高電位側設定信号ＨＳＳ、および低電位側設定信号ＬＳＳがそれぞれ入力されるように接続されている。
【００３７】
トランジスタ２ｃの一方の接続部には、高電位側内部電源ＶＤＤが接続されており、他方の接続部には、低電位側外部電源ＧＮＤが接続されている。また、トランジスタ３ｃの一方の接続部には、低電位側内部電源ＶＳＳが接続されており、他方の接続部には、低電位側外部電源ＧＮＤが接続されている。
【００３８】
前述したように、高電位側設定信号ＨＳＳ、および低電位側設定信号ＬＳＳがそれぞれ入力された際には、高電位側電源回路２、低電位側電源回路３が動作を停止する。
【００３９】
トランジスタ２ｃ，３ｃは、高電位側電源回路２、低電位側電源回路３が動作を停止した際に、高電位側設定信号ＨＳＳ、および低電位側設定信号ＬＳＳを受けてそれぞれＯＮとなり、高電位側内部電源ＶＤＤ、および低電位側内部電源ＶＳＳを低電位側外部電源ＧＮＤレベルにする。
【００４０】
また、図３は、半導体集積回路装置１における半導体チップＣＨのレイアウト図である。
【００４１】
図示するように、半導体チップＣＨの周辺部には、Ｉ／Ｏ部５が設けられており、その内部には論理ブロック４が設けられている。右上コーナ部などのＩ／Ｏ部５の空いている領域には、高電位側基準電圧回路８、ならびに低電位側基準電圧回路９が設けられている。
【００４２】
これら高電位側基準電圧回路８、および低電位側基準電圧回路９の近傍には、高電位側内部電源生成部２ａ、低電位側内部電源生成部３ａがそれぞれ設けられている。これら高電位側基準電圧回路８、および低電位側基準電圧回路９と、高電位側内部電源生成部２ａ、ならびに低電位側内部電源生成部３ａとは極力接近して配置することが望ましい。論理ブロック４とＩ／Ｏ部５との間には、レベルシフタ部６が設けられている。
【００４３】
また、論理ブロック４内には、高電位側内部電源制御部２ｂ、低電位側内部電源制御部３ｂ、ならびに静電容量素子７が分散して複数配置されている。また、論理ブロック４が動作する際の駆動電流は、これら静電容量素子７に蓄えられた電荷から供給されるので、電源配線抵抗による電源ドロップを抑制することができる。
【００４４】
半導体チップＣＨの外周辺部には、内部電極となる複数のパッドＰが配置されている。このパッドＰは、Ｉ／Ｏ部５や外部入力される高電位側外部電源ＶＣＣ、低電位側外部電源ＧＮＤなどが接続される端子である。
【００４５】
さらに、半導体チップＣＨには、電源配線Ｈｃ，Ｈｇ，Ｈｄ，Ｈｓ、および配線Ｈｈｓ，Ｈｌｓがそれぞれ形成されている。これら電源配線Ｈｃ，Ｈｇ，Ｈｄ，Ｈｓ、ならびに配線Ｈｈｓ，Ｈｌｓは、メッシュ状に配置されている。
【００４６】
電源配線Ｈｃは、高電位側電源回路２ａ，２ｂ、Ｉ／Ｏ部５、およびレベルシフタ部６などに高電位側外部電源ＶＣＣを供給する。電源配線Ｈｇは、低電位側電源回路３ａ，３ｂ、Ｉ／Ｏ部５、ならびにレベルシフタ部６などに低電位側外部電源ＧＮＤを供給する。
【００４７】
電源配線Ｈｄは、論理ブロック４、およびレベルシフタ部６に高電位側内部電源ＶＤＤをそれぞれ供給する。電源配線Ｈｓは、論理ブロック４、ならびにレベルシフタ部６に低電位側内部電源ＶＳＳをそれぞれ供給する。
【００４８】
配線Ｈｈｓは、高電位側内部電源制御部２ｂに高電位側設定信号ＨＳＳを供給し、配線Ｈｌｓは、低電位側電源制御部３ｂに低電位側設定信号ＬＳＳを供給する。
【００４９】
ここで、電源電圧、および信号の電位の関係について説明する。
【００５０】
高電位側内部電源ＶＤＤは、高電位側外部電源ＶＣＣよりも低く（ＶＤＤ＜ＶＣＣ）、高電位側基準電圧ＶＲＥＦｈと等しくなっている（ＶＤＤ＝ＶＲＥＦｈ）。低電位側内部電源ＶＳＳは、低電位側外部電源ＧＮＤより高く（ＶＳＳ＞ＧＮＤ）、低電位側基準電圧ＶＲＥＦｌと等しい（ＶＳＳ＝ＶＲＥＦｌ）。
【００５１】
さらに、出力レベルシフタ６ａ、および入力レベルシフタ６ｂから論理ブロック４に入出力される信号の論理的高電位Ｖｌｈは、高電位側内部電源ＶＤＤと等しく（Ｖｌｈ＝ＶＤＤ）、該信号の論理的低電位Ｖｌｌは、低電位側内部電源ＶＳＳと等しい（Ｖｌｌ＝ＶＳＳ）。
【００５２】
出力レベルシフタ６ａ、ならびに入力レベルシフタ６ｂからＩ／Ｏ部５に入出力される信号の論理的高電位Ｖｉｏｈは、高電位側外部電源ＶＣＣと等しく（Ｖｉｏｈ＝ＶＣＣ）、その信号の論理的低電位Ｖｉｏｌは、低電位側外部電源ＧＮＤと等しい（Ｖｉｏｌ＝ＧＮＤ）。
【００５３】
この図３のレイアウトにおいては、Ｉ／Ｏ部５を半導体チップＣＨの周辺部に配置した構成としたが、半導体チップＣＨのレイアウトはこれに限定されるものではなく、たとえば、Ｉ／Ｏ部５を半導体チップＣＨの中央部近傍に配置するようにしてもよい。
【００５４】
また、図４は、高電位側電源回路２の回路構成を示す図である。
【００５５】
図示するように、高電位側電源回路２の高電位側内部電源制御部２ｂは、複数のＰチャネルＭＯＳからなるトランジスタ（電源用トランジスタ）ＴＰ１〜ＴＰｎによって構成されている。
【００５６】
これらトランジスタＴＰ１〜ＴＰｎは並列接続されており、一方の接続部には高電位側外部電源ＶＣＣがそれぞれ接続されており、他方の接続部には、高電位側内部電源ＶＤＤがそれぞれ接続されている。トランジスタＴＰ１〜ＴＰｎのゲートには、前段の高電位側内部電源生成部２ａから出力される内部制御信号ＣＮＴ１が入力されるように接続されている。
【００５７】
さらに、高電位側電源回路２の高電位側内部電源生成部２ａは、差動アンプ（第１の電圧比較部）１０から構成されている。差動アンプ１０においては、構成を限定しないが、ここでは、２つの差動入力端子、および出力端子の他に出力電位を任意に設定可能な入力制御端子を有するものとする。
【００５８】
差動アンプ１０において、一方の入力端子には、高電位側基準電圧回路８が生成した高電位側基準電圧ＶＲＥＦｈが入力されるように接続されており、他方の入力端子には、高電位側内部電源ＶＤＤが入力されるように接続されている。
【００５９】
また、差動アンプ１０の入力制御端子には、高電位側設定信号ＨＳＳが入力されるように接続されており、該差動アンプ１０の出力端子から出力された信号が、内部制御信号ＣＮＴ１として出力される。
【００６０】
図５は、低電位側電源回路３の回路構成を示したものである。
【００６１】
低電位側内部電源制御部３ｂは、複数のＮチャネルＭＯＳからなるトランジスタ（電源用トランジスタ）ＴＮ１〜ＴＮｎによって構成されている。これらトランジスタＴＮ１〜ＴＮｎは並列接続されており、一方の接続部には低電位側内部電源ＶＳＳがそれぞれ接続されており、他方の接続部には、低電位側外部電源ＧＮＤがそれぞれ接続されている。
【００６２】
トランジスタＴＮ１〜ＴＮｎのゲートには、前段の低電位側内部電源生成部３ａから出力される内部制御信号ＣＮＴ２が入力されるように接続されている。
【００６３】
また、低電位側内部電源生成部３ａは、差動アンプ（第２の電圧比較部）１１から構成されている。差動アンプ１１においても構成を限定しないが、差動アンプ１０と同様に、２つの差動入力端子、および出力端子の他に出力電位を任意に設定可能な入力制御端子を有するものとする。
【００６４】
差動アンプ１１における一方の入力端子には、低電位側基準電圧回路９が生成した低電位側基準電圧ＶＲＥＦｌが入力されるように接続されており、他方の入力端子には、低電位側内部電源ＶＳＳが入力されるように接続されている。
【００６５】
また、差動アンプ１１の入力制御端子には、低電位側設定信号ＬＳＳが入力されるように接続されており、該差動アンプ１１の出力端子からの出力信号が、内部制御信号ＣＮＴ２となる。
【００６６】
このように、半導体集積回路装置１の内部動作電源を高電位側電源回路２、低電位側電源回路３によってそれぞれ生成した場合、論理ブロック４で発生した消費電流のＤＣ変動は、これら高電位側電源回路２、低電位側電源回路３を介して高電位側外部電源ＶＣＣ、低電位側外部電源ＧＮＤに伝搬することになる。
【００６７】
よって、半導体集積回路装置１内部のインダクタンスが消費電流のＤＣ的な変動を直接受けなくなるために、電源の特性インピーダンスは等価的に小さくなり、低周波ノイズを低減することができる。
【００６８】
なお、図４、および図５においては、差動アンプ１０，１１の入力端子に、高電位側基準電圧回路８、ならびに低電位側基準電圧回路９が生成した高電位側基準電圧ＶＲＥＦｈと低電位側基準電圧ＶＲＥＦｌとがそれぞれ入力される構成としたが、これら高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌは、外部入力される構成としてもよい。その場合には、高電位側基準電圧回路８、および低電位側基準電圧回路９は半導体チップＣＨ内部に設けなくてよい。
【００６９】
また、図１０は、高電位側電源回路２1 、および低電位側電源回路３1 にデューティ可変回路ＤＴ１，ＤＴ２をそれぞれ設ける構成としてもよい。
【００７０】
この場合、高電位側電源回路２1 は、高電位側内部電源生成部２ａと高電位側内部電源制御部２ｂとの間にデューティ可変回路（第１のデューティ制御回路）ＤＴ１が設けられ、該高電位側内部電源制御部２ｂをクロックｃｌｋによって制御する点が異なる他は、図４に示す高電位側電源回路２と同じ回路構成となっている。
【００７１】
また、低電位側電源回路３1 においても、低電位側内部電源生成部３ａと低電位側内部電源制御部３ｂとの間にデューティ可変回路（第２のデューティ制御回路）ＤＴ２が設けられ、該低電位側内部電源制御部３ｂをクロックｃｌｋによって制御する点が異なる他は、図５に示す低電位側電源回路３と同じ回路構成となっている。
【００７２】
図１１は、高電位側電源回路２1 、ならびに低電位側電源回路３1 における信号タイミングチャートである。
【００７３】
図１１においては、上方から下方にかけて、クロックｃｌｋ、高電位側基準電圧ＶＲＥＦｈ、高電位側内部電源ＶＤＤ、デューティ可変回路ＤＴ１から出力される高電位側電圧を生成するためのデューティ信号２、低電位側基準電圧ＶＲＥＦｌ、低電位側内部電源ＶＳＳ、およびデューティ可変回路ＤＴ２から出力される低電位側電圧生成を制御するためのデューティ信号３の信号タイミングをそれぞれ示している。
【００７４】
デューティ可変回路ＤＴ１，ＤＴ２へは、論理ブロック４内部のクロックｃｌｋが入力されている。
【００７５】
高電位側電源回路２1 では、差動アンプ１０から出力される内部制御信号ＣＮＴ１の電位が上昇すると、デューティ可変回路ＤＴ１のデューティ信号における低電位側のパルス幅（ＷＬ）を広げ、トランジスタＴＰ１〜ＴＰｎがＯＮとなる期間を増加させる。
【００７６】
逆に、内部制御信号ＣＮＴ１の電位が下降すると、デューティ信号２の高電位側のパルス幅（ＷＨ）を広げ、トランジスタＴＰ１〜ＴＰｎがＯＮとなる期間を短くさせる。
【００７７】
一方、低電位側電源回路３1 では、差動アンプ１１から出力される内部制御信号ＣＮＴ２の電位が上昇すると、デューティ可変回路ＤＴ２のデューティ信号３における高電位側のパルス幅を広げ、トランジスタＴＮ１〜ＴＮｎがＯＮとなる期間を増加させる。逆に、内部制御信号ＣＮＴ２の電位が下降すると、デューティ信号３の低電位側のパルス幅を広げ、トランジスタＴＮ１〜ＴＮｎがＯＮとなる期間を短くさせる。
【００７８】
デューティ可変回路ＤＴ１，ＤＴ２におけるデューティ比が５０％（ＷＬ＝ＷＨ）の場合は、高電位側内部電源ＶＤＤ、および低電位側内部電源ＶＳＳが一定となるように、トランジスタＴＰ１〜ＴＰｎ，ＴＮ１〜ＴＮｎのゲートサイズを設定する。
【００７９】
これにより、デューティ可変回路ＤＴ１，ＤＴ２から出力されるデューティ信号のデューティ比が５０％を超える場合には（ＷＬ＜ＷＨ）、高電位側内部電源ＶＤＤ、または低電位側内部電源ＶＳＳが上昇し、デューティ比が５０％未満の場合には（ＷＬ＞ＷＨ）、高電位側内部電源ＶＤＤ、あるいは低電位側内部電源ＶＳＳが下降するため、高電位側電源回路２1 、および低電位側電源回路３1 の電源電圧制御が負帰還制御となり、高電位側内部電源ＶＤＤ、低電位側内部電源ＶＳＳが一定に保たれる。
【００８０】
また、デューティ信号の動作周波数は、論理回路が同期動作している論理ブロック４のクロックｃｌｋと等しいので、ディレイ回路ＤＹ（図１０）を挿入するなどしてデューティ可変回路ＤＴ１，ＤＴ２のデューティ信号の切り換えタイミングを論理ブロック４の動作タイミングとずらすことによってクロックｃｌｋによるノイズ増加を抑えることができる。
【００８１】
さらに、高電位側基準電圧回路８の回路構成について説明する。
【００８２】
高電位側基準電圧回路８は、図６に示すように、ＰチャネルＭＯＳのトランジスタＴｒ、抵抗Ｒ１〜Ｒ３、およびコンデンサＣから構成されている。トランジスタＴｒの一方の接続部には、高電位側外部電源ＶＣＣが接続されており、該トランジスタＴｒのゲートには、高電位側設定信号ＨＳＳが入力されるように接続されている。
【００８３】
トランジスタＴｒの他方の接続部には、抵抗Ｒ１の一方の接続部が接続されており、該抵抗Ｒ１の他方の接続部には、抵抗Ｒ２，Ｒ３の一方の接続部がそれぞれ接続されている。
【００８４】
抵抗Ｒ２の他方の接続部には、低電位側外部電源ＧＮＤが接続されており、抵抗Ｒ３の他方の接続部には、コンデンサＣの一方の接続部が接続されている。このコンデンサＣの他方の接続部には、低電位側外部電源ＧＮＤが接続されている。
【００８５】
そして、トランジスタＴｒを介し、抵抗Ｒ１，Ｒ２によって分圧された電圧が、高電位側基準電圧ＶＲＥＦｈとなる。この高電位側基準電圧ＶＲＥＦｈは、抵抗Ｒ３、およびコンデンサＣによって構成されたローパスフィルタを介して出力される。
【００８６】
高電位側基準電圧ＶＲＥＦｈは、高電位側内部電源生成部２ａの差動アンプ１０を構成するＭＯＳトランジスタのゲートに接続されるので、電流はほとんど流れない。よって、コンデンサＣは比較的小さな静電容量のままで抵抗Ｒ３の抵抗値を大きくすることにより、帯域を狭めることができ、半導体デバイスのレイアウト面積を小さく抑えることができる。
【００８７】
なお、低電位側基準電圧回路９の回路構成は、低電位側設定信号ＬＳＳの入力、および低電位側基準電圧ＶＲＥＦ１の出力となる以外は図６に示した高電位側基準電圧回路８の回路構成と同じであるので説明は省略する。
【００８８】
図７は、電子部品などを実装するプリント配線基板などのボードＢＤ上に、複数の半導体集積回路装置１を搭載した一例を示した図である。
【００８９】
この場合、ボードＢＤには、３つの半導体集積回路装置１、高電位側外部電源ＶＣＣを生成する電源生成手段ＤＣＣ、ならびに低電位側外部電源ＧＮＤを生成する電源生成手段ＤＳＳなどが搭載されている。
【００９０】
電源生成手段ＤＣＣが生成した高電位側外部電源ＶＣＣは、ボードＢＤに形成された電源配線ＤＨ１を介して３つの半導体集積回路装置１の電源端子にそれぞれ供給されている。
【００９１】
同様に、電源生成手段ＤＣＣが生成した低電位側外部電源ＧＮＤは、ボードＢＤに形成された電源配線ＤＨ２を介して３つの半導体集積回路装置１の電源端子にそれぞれ供給されている。
【００９２】
また、図７においては、ボードＢＤに、３つの半導体集積回路装置１、電源生成手段ＤＣＣ、および電源生成手段ＤＳＳを搭載した例について説明したが、このボードＢＤに、図示はしないが高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌをそれぞれ生成する基準電圧回路をそれぞれ搭載するようにしてもよい。
【００９３】
その場合、基準電圧回路が生成した高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌは、ボードＢＤに形成された配線を介して各半導体集積回路装置１に供給されることになる。
【００９４】
さらに、基準電圧回路は、高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤを電圧変換して、生成高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌをそれぞれ生成するようにしてもよい。
【００９５】
基準電圧回路が電圧変換をする際には、たとえば、図６に示すような回路よって電圧変換回路を構成することができる。
【００９６】
また、ボードＢＤ上に搭載される半導体集積回路装置１は３つに限定されることなく、１つ以上であれば複数個搭載可能であっても良い。また、例えば基準電圧回路は夫々の半導体集積回路装置１の動作電流に従い、複数個搭載されていてもよい。
【００９７】
このように、高電位側基準電圧ＶＲＥＦｈ、および低電位側基準電圧ＶＲＥＦｌをボードＢＤに形成された配線を介して半導体集積回路装置に供給する際には、たとえば、高電位側基準電圧ＶＲＥＦｈ、ならびに低電位側基準電圧ＶＲＥＦｌの配線を中間層に形成した多層配線基板とする。
【００９８】
そして、該配線の上下層に低電位側外部電源ＧＮＤの電源配線層をそれぞれ形成し、その電源配線層の上下層に高電位側外部電源ＶＣＣの電源配線層をそれぞれ形成する。
【００９９】
また、低電位側外部電源ＧＮＤ、および高電位側外部電源ＶＣＣの電源配線層は、それぞれプレーン状の配線（ベタ配線）とすることによって、高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌにノイズが乗ることを大幅に低減することができる。
【０１００】
図８は、レベルシフタ部６に設けられた入力レベルシフタ６ｂの回路図である。
【０１０１】
入力レベルシフタ６ｂは、３つのインバータＩｖ１〜Ｉｖ３、およびトランジスタＴｒ１，Ｔｒ２から構成されている。トランジスタＴｒ１はＮチャネルＭＯＳからなり、トランジスタＴｒ２はＰチャネルＭＯＳからなる。
【０１０２】
インバータＩｖ１，Ｉｖ２の入力部には、Ｉ／Ｏ部５が接続されており、インバータＩｖ１の出力部には、トランジスタＴｒ１のゲートが接続されている。インバータＩｖ２の出力部には、トランジスタＴｒ２のゲートが接続されている。
【０１０３】
これらトランジスタＴｒ１，Ｔｒ２は、高電位側外部電源ＶＣＣと低電位側外部電源ＧＮＤとの間に直列接続されている。これらトランジスタＴｒ１，Ｔｒ２が直列接続された出力部には、インバータＩｖ３の入力が接続されており、該インバータＩｖ３の出力部には、論理ブロック４が接続されている。
【０１０４】
インバータＩｖ１，Ｉｖ２は、高電位側外部電源ＶＣＣと低電位側外部電源ＧＮＤとが動作電源として接続されており、インバータＩｖ３は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳが動作電源として接続されている。
【０１０５】
このように、インバータＩｖ１，Ｉｖ２の動作電源が、高電位側外部電源ＶＣＣと低電位側外部電源ＧＮＤとであるので、その論理的高電位は高電位側外部電源ＶＣＣ、論理的低電位は低電位側外部電源ＧＮＤとなる。
【０１０６】
トランジスタＴｒ１，Ｔｒ２はクランプ接続されているので、インバータＩｖ３の入力信号の論理的高電位は高電位側外部電源ＶＣＣから、トランジスタＴｒ１のしきい値Ｖｔｈだけ下がった値になり、論理的低電位は低電位側外部電源ＧＮＤから、トランジスタＴｒ２のしきい値Ｖｔｈだけ上がった値になる。
【０１０７】
さらに、インバータＩｖ３の動作電源は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとであるので、入力レベルシフタ６ｂにおける出力信号の論理的高電位は高電位側内部電源ＶＤＤ、論理的低電位は低電位側内部電源ＶＳＳとなる。
【０１０８】
図９は、レベルシフタ部６に設けられた出力レベルシフタ６ａの回路図である。
【０１０９】
出力レベルシフタ６ａは、抵抗Ｒ４，Ｒ５、コンデンサＣ１、電源生成手段ＤＰ、ならびに複数の差動アンプＡＰから構成されている。
【０１１０】
抵抗Ｒ４，Ｒ５は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとの間に直列接続されており、これら抵抗Ｒ４と抵抗Ｒ５との接続部には、コンデンサＣ１の一方の接続部が接続されている。
【０１１１】
そして、抵抗Ｒ４，Ｒ５の分圧によって、差動アンプＡＰの参照電位となる参照電位Ｖｒｅｆが生成される。抵抗Ｒ４，Ｒ５の抵抗値は等しくしておき、参照電位Ｖｒｅｆが、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとの中間電位となるようにする。コンデンサＣ１は、参照電位Ｖｒｅｆの安定化容量である。
【０１１２】
また、電源生成手段ＤＰは、参照電位Ｖｒｅｆから、差動アンプＡＰのバイアス電位となるバイアス電位Ｖｂｉａｓを生成する。電源生成手段ＤＰによって生成されたバイアス電位Ｖｂｉａｓは、差動アンプＡＰに供給されるようにそれぞれ接続されている。
【０１１３】
参照電位Ｖｒｅｆは、差動アンプＡＰの一方の入力部に入力されるようにそれぞれ接続されており、該差動アンプＡＰの他方の入力部には、論理ブロック４から出力される信号がそれぞれ入力されるように接続されている。これら差動アンプＡＰの出力部から出力された信号は、Ｉ／Ｏ部５に出力される。
【０１１４】
差動アンプＡＰの動作電源は、高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤとする。差動アンプＡＰの入力レンジは、相補形でない差動アンプと比較して広く、小振幅の信号も受けることができる。
【０１１５】
よって、高電位側内部電源ＶＤＤが高電位側外部電源ＶＣＣよりも著しく低い、あるいは低電位側内部電源ＶＳＳが低電位側外部電源ＧＮＤよりも著しく高い場合であっても、差動アンプＡＰの入力信号振幅Ｖｉｎ（＝ＶＤＤ−ＶＳＳ）がある程度あれば、常にＶＳＳ＜Ｖｒｅｆ＜ＶＤＤという関係が成立するので、論理ブロック４からの出力される信号を、Ｉ／Ｏ部５の信号振幅まで増幅して出力することができる。
【０１１６】
次に、本実施の形態における半導体集積回路装置１に設けられた高電位側電源回路２、および低電位側電源回路３の作用について説明する。
【０１１７】
まず、図４に示す高電位側電源回路２においては、高電位側内部電源ＶＤＤが高電位側基準電圧ＶＲＥＦｈよりも高い場合には、内部制御信号ＣＮＴ１の電位を上昇させてトランジスタＴＰ１〜ＴＰｎの動作電流を下げることにより、高電位側内部電源ＶＤＤを下降させる。
【０１１８】
一方、高電位側内部電源ＶＤＤが高電位側基準電圧ＶＲＥＦｈよりも低い場合には、内部制御信号ＣＮＴ１の電位を下降させてトランジスタＴＰ１〜ＴＰｎの動作電流を上げ、高電位側内部電源ＶＤＤを上昇させる。
【０１１９】
よって、高電位側電源回路２は、高電位側内部電源生成部２ａ、および高電位側内部電源制御部２ｂによって負帰還ループＬが形成される。この負帰還ループＬの遮断周波数を、高電位側内部電源ＶＤＤに発生する低周波ノイズの周波数以下に設定すれば、該低周波ノイズを負帰還ループＬによって抑制することができる。
【０１２０】
また、半導体集積回路装置１が、スタンバイなどの非動作状態の際には、高電位側設定信号ＨＳＳによって内部制御信号ＣＮＴ１の電位を高電位側外部電源ＶＣＣに設定する。それによって、トランジスタＴＰ１〜ＴＰｎはＯＦＦとなり、高電位側外部電源ＶＣＣと高電位側内部電源ＶＤＤとが電気的に分離される。
【０１２１】
そうすると、論理ブロック４には電流がほとんど供給されてないために該論理ブロック４で使用されているＭＯＳトランジスタそれ自体のゲートリーク電流、およびドレインリーク電流が大きくても、半導体集積回路装置１の消費電流を低く抑えることができる。
【０１２２】
さらに、図５に示す低電位側電源回路３では、低電位側内部電源ＶＳＳが低電位側基準電圧ＶＲＥＦｌよりも低い場合には、内部制御信号ＣＮＴ２の電位を降下させて、トランジスタＴＮ１〜ＴＮｎの駆動電流を下げることにより、低電位側内部電源ＶＳＳを上昇させる。
【０１２３】
逆に、低電位側内部電源ＶＳＳが低電位側基準電圧ＶＲＥＦｌよりも高い場合、内部制御信号ＣＮＴ２の電位を上昇させて、トランジスタＴＮ１〜ＴＮｎの駆動電流を上げることにより、低電位側内部電源ＶＳＳを下降させる。
【０１２４】
これによっても、低電位側電源回路３は、低電位側内部電源生成部３ａ、および低電位側内部電源制御部３ｂによって負帰還ループＬが形成され、この負帰還ループＬの遮断周波数を、低電位側内部電源ＶＳＳに発生する低周波ノイズの周波数以下に設定することにより、該低周波ノイズを抑制することができる。
【０１２５】
ここでも、半導体集積回路装置１がスタンバイなどの非動作状態の際には、低電位側設定信号ＬＳＳによって内部制御信号ＣＮＴ２の電位を低電位側外部電源ＧＮＤに設定する。
【０１２６】
よって、トランジスタＴＮ１〜ＴＮｎはＯＦＦとなり、低電位側外部電源ＧＮＤと低電位側内部電源ＶＳＳとが電気的に分離され、論理ブロック４から電流がほとんど流れ出さないために、該論理ブロック４で使用されているＭＯＳトランジスタそれ自体のゲートリーク電流、およびドレインリーク電流が大きくても、半導体集積回路装置１の消費電流を低く抑えることができる。
【０１２７】
このように、本実施の形態においては、半導体集積回路装置１に、高電位側電源回路２、および低電位側電源回路３を設けたことにより、該半導体集積回路装置１内部のインダクタンスを小さくでき、低周波ノイズを低減することができる。
【０１２８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２９】
たとえば、前記実施の形態では、半導体集積回路装置に入出力信号のレベル変換を行うレベルシフタ部を設けた構成としたが、高電位側外部電源ＶＣＣ／低電位側外部電源ＧＮＤと高電位側内部電源ＶＤＤ／低電位側内部電源ＶＳＳとの間に電位差がほとんどない場合などではレベルシフタ部を設けなくてもよい。
【０１３０】
さらに、例えば出力レベルシフタ６ａの差動アンプＡＰは、基準電圧および外部から入力される信号の振幅中心電圧が変動しても、出力特性の変動を小さくすることが可能な相補形差動アンプによって構成されていてもよい。
【０１３１】
図１２は、レベルシフタ部が設けられていない半導体集積回路装置１ａが、電子部品などを搭載するボード（電子部品搭載基板）ＢＤ１に搭載されて構成された電子システムＤＳの一例を示す説明図である。
【０１３２】
半導体集積回路装置１ａは、レベルシフタ部が設けられておらず、論理ブロック４とＩ／Ｏ部５とが直接接続されている点以外は、半導体集積回路装置１（図１）と同じ構成からなっている。
【０１３３】
また、ボードＢＤ１には、たとえば、３つの半導体集積回路装置１ａ、高電位側外部電源ＶＣＣを生成する電源生成手段ＤＣＣ、ならびに低電位側外部電源ＧＮＤを生成する電源生成手段ＤＳＳなどが搭載されている。
【０１３４】
そして、これら電源生成手段ＤＣＣ、ならびに電源生成手段ＤＳＳが生成した高電位側外部電源ＶＣＣ、低電位側外部電源ＧＮＤは、ボードＢＤ１に形成された電源配線を介して半導体集積回路装置１ａにそれぞれ供給される。
【０１３５】
それによっても、半導体集積回路装置１ａ内部のインダクタンスを小さくでき、低周波ノイズを低減することができる。
【０１３６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１３７】
（１）動作時に発生する低周波成分のノイズを大幅に低減することができるので半導体集積回路装置の信頼性を向上することができる。
【０１３８】
（２）スタンバイ時などにおける論理回路のリーク電流を低減することができるとともに、動作電源電圧低下と消費電流増大による電源ドロップを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置における機能ブロックの説明図である。
【図３】図１の半導体集積回路装置におけるチップレイアウト図である。
【図４】図１の半導体集積回路装置に設けられた高電位側電源回路の回路図である。
【図５】図１の半導体集積回路装置に設けられた低電位側電源回路の回路図である。
【図６】図１の半導体集積回路装置に設けられた高電位側基準電圧回路の回路図である。
【図７】図１の半導体集積回路装置をボードに搭載した一例を示す説明図である。
【図８】図１の半導体集積回路装置に設けられた入力レベルシフタの回路図である。
【図９】図１の半導体集積回路装置に設けられた出力レベルシフタの回路図である。
【図１０】本発明の他の実施の形態による半導体集積回路装置に設けられた高電位側電源回路、および低電位側電源回路の他の構成例を示す回路図である。
【図１１】図１０の高電位側電源回路、ならびに低電位側電源回路における信号タイミングチャートである。
【図１２】本発明の他の実施の形態による半導体集積回路装置が、ボードに搭載された際の一例を示す説明図である。
【符号の説明】
１，１ａ 半導体集積回路装置
２ 高電位側電源回路（内部電源生成手段）
２ａ 高電位側内部電源生成部（高電位側電圧生成手段、第１の内部電源生成部、第１の比較回路）
２ｂ 高電位側内部電源制御部（高電位側電圧生成手段、第１の内部電源制御部）
２ｃ トランジスタ（高電位側電圧生成手段、第１のトランジスタ）
２1 高電位側電源回路
３ 低電位側電源回路（内部電源生成手段）
３ａ 低電位側内部電源生成部（低電位側電圧生成手段、第２の内部電源生成部、第２の比較回路）
３ｂ 低電位側内部電源制御部（低電位側電圧生成手段、第２の内部電源制御部）
３ｃ トランジスタ（低電位側電圧生成手段、第２のトランジスタ）
３1 低電位側電源回路
４ 論理ブロック（論理回路）
５ Ｉ／Ｏ部
６ レベルシフタ部
６ａ 出力レベルシフタ（第１のレベルシフト部）
６ｂ 入力レベルシフタ（第２のレベルシフト部）
７ 静電容量素子
８ 高電位側基準電圧回路
９ 低電位側基準電圧回路
１０ 差動アンプ（第１の電圧比較部）
１１ 差動アンプ（第２の電圧比較部）
ＤＴ１ デューティ可変回路（第１のデューティ制御回路）
ＤＴ２ デューティ可変回路（第２のデューティ制御回路）
ＣＨ 半導体チップ
Ｈｃ，Ｈｇ，Ｈｄ，Ｈｓ 電源配線
Ｈｈｓ，Ｈｌｓ 配線
ＴＰ１〜ＴＰｎ トランジスタ（電源用トランジスタ）
ＴＮ１〜ＴＮｎ トランジスタ（電源用トランジスタ）
Ｉｖ１〜Ｉｖ３ インバータ
Ｔｒ１，Ｔｒ２ トランジスタ
Ｒ４，Ｒ５ 抵抗
Ｃ１ コンデンサ
ＤＰ 電源生成手段
ＡＰ 差動アンプ
ＢＤ ボード
ＢＤ１ ボード（電子部品搭載基板）
ＤＳ 電子システム
ＶＣＣ 高電位側外部電源（外部電源電圧）
ＶＤＤ 高電位側内部電源（内部電源電圧）
ＧＮＤ 低電位側外部電源
ＶＳＳ 低電位側内部電源（内部電源電圧）
ＨＳＳ 高電位側設定信号（設定信号）
ＬＳＳ 低電位側設定信号（設定信号）
ＶＲＥＦｈ 高電位側基準電圧（第１の基準電圧）
ＶＲＥＦｌ 低電位側基準電圧（第２の基準電圧）
Ｖｒｅｆ 参照電位
ＣＮＴ１，ＣＮＴ２ 内部制御信号
【発明の属する技術分野】
本発明は、半導体集積回路装置におけるノイズ低減技術に関し、特に、論理回路のＤＣ変動から発生する低周波成分のノイズ低減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスが微細化されるにつれて、半導体集積回路装置は、より高集積化、高速化が進み、それに伴い消費電流が増加する傾向にある。例えば、１９９９年度ＳＩＡロードマップによると、今後１０年間で高性能ＭＰＵの動作周波数は６．７倍になり、消費電流は５．２倍に増加すると見込まれている。その一方、電源電圧は消費電力を抑えるために低電力化が進み、１／３程度になると見込まれている。
【０００３】
ところで、半導体集積回路装置の電源ノイズは、概ね高周波成分と低周波成分とに分けられる。高周波成分のノイズは、半導体集積回路装置の論理ゲートが内部のクロック信号に同期して動作する際に、該論理ゲートに一瞬貫通電流が流れることにより発生する。
【０００４】
高周波成分のノイズの大きさは、半導体集積回路装置の消費電流のＡＣ的な変動の時間積分を半導体チップ内の電源間容量で割ったものとなる。前述したように、半導体集積回路装置の消費電流は増加する見込みであるが、半導体チップの未使用トランジスタ領域などを利用して電源間容量を増加させることにより、高周波成分のノイズはほぼ一定に保つことができる。
【０００５】
また、低周波成分のノイズは、パッケージ内部のインダクタンスと半導体チップ内部の電源間容量による共振現象により発生する。その大きさは、半導体集積回路装置の消費電流のＤＣ的な変動、および電源の特性インピーダンスに比例する。
【０００６】
この低周波成分のノイズを低減するには、たとえば、電源の特性インピーダンスを低減する（たとえば、特許文献１参照。）などの対策が必要であるが、該低周波成分のノイズの場合、その大きさが高周波成分のノイズに対して非常に小さく、あまり問題とならない。
【０００７】
【特許文献１】
特開平１１−１５０４６９号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【０００９】
すなわち、半導体集積回路装置の低電力化にともなって電源電圧も低下するため、低周波成分のノイズが電源電圧に占める割合が大きくなり、将来的に半導体集積回路装置の動作に悪影響を及ぼしてしまう恐れがある。
【００１０】
さらに、半導体集積回路装置の電源電圧が低下し、消費電流が増大するに伴い、電源配線などの抵抗による電源ドロップが、電源電圧に占める割合が増加することになり、所望の電圧を半導体集積回路装置の入出力回路や論理回路などに供給することが困難となってしまうことも予想される。
【００１１】
本発明の目的は、論理回路の動作時に消費電流のＤＣ的な変動から発生する低周波成分のノイズを大幅に低減することのできる半導体集積回路装置、および電子システムを提供することにある。
【００１２】
また、本発明の他の目的は、低電源電圧化に伴う電源抵抗による電源ドロップを大幅に低減することのできる半導体集積回路装置、および電子システムを提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）半導体集積回路装置であって、外部入力される外部電源電圧から、論理回路が動作する内部電源電圧を生成する内部電源電圧生成手段と、論理回路から入出力される信号の電圧振幅レベルを変換するレベルシフト手段とを備えたものである。
【００１５】
また、本願のその他の発明の概要を簡単に示す。
（２）前記第１項において、内部電源電圧生成手段は、外部電源電圧の高電位側外部電源から、高電位側内部電源を生成する高電位側電源生成部と、外部電源電圧の低電位側外部電源から、低電位側内部電源を生成する低電位側電源生成部とよりなるものである。
（３）前記第２項において、高電位側電源生成部が、第１の基準電圧と高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、高電位側外部電源と高電位側内部電源との間に複数の電源用トランジスタが並列接続され、それら複数の電源用トランジスタのゲートには第１の電圧比較部が出力した第１の内部制御信号がそれぞれ入力される構成からなる第１の内部電源制御部とよりなり、低電位側電源生成部が、第２の基準電圧と低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、低電位側外部電源と低電位側内部電源との間に複数の電源用トランジスタが並列接続され、それらの電源用トランジスタのゲートには第２の電圧比較部が出力した第２の内部制御信号がそれぞれ入力される構成からなり、該第２の内部制御信号に応じて複数の電源用トランジスタを駆動させる第２の内部電源制御部とよりなるものである。
（４）前記第２項において、高電位側電源生成部が、第１の基準電圧と高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、該第１の内部制御信号に応じて、パルス信号を生成する第１のデューティ制御回路と、高電位側外部電源と高電位側内部電源との間に並列接続され、該パルス信号がゲートにそれぞれ入力される複数の電源用トランジスタとを設けた第１の内部電源制御部とからなり、低電位側電源生成部が、第２の基準電圧と低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、第２の電圧比較部から出力される第２の内部制御信号に応じて、パルス信号を生成する第２のデューティ制御回路と、低電位側外部電源と低電位側内部電源との間に並列接続され、該パルス信号がゲートにそれぞれ入力される複数の電源用トランジスタとを設けた第２の内部電源制御部とからなるものである。
（５）前記第３項または前記第４項において、第１、および第２の電圧比較部は、入力された設定信号に基づいて複数の電源用トランジスタを停止させ、高電位側外部電源と高電位側内部電源、および低電位側外部電源と低電位側内部電源とをそれぞれ電気的に分離するものである。
（６）前記第５項において、高電位側電源生成部は、高電位側内部電源と低電位側外部電源との間に接続され、第１の電圧比較部が設定信号に基づいて、高電位側外部電源と高電位側内部電源とを電気的に分離した際に導通する第１のトランジスタを備え、低電位側電源生成部は、低電位側内部電源と低電位側外部電源との間に接続され、第２の電圧比較部が設定信号に基づいて、第２の電圧比較部が低電位側外部電源と低電位側内部電源とを電気的に分離した際に導通する第２のトランジスタを備えたものである。
（７）前記第１項〜前記第６項のいずれかにおいて、内部電源電圧生成手段が生成した内部電源電圧間に電源間容量となる静電容量素子を設けたものである。
（８）前記第１項〜前記第７項のいずれかにおいて、第１の内部電源生成部、低電位側電源生成部、ならびに静電容量素子をそれぞれ複数設け、半導体チップに分散して配置したものである。
（９）前記第２項〜前記第８項のいずれかにおいて、第１、および第２の基準電圧を生成する基準電圧生成部を設けたものである。
（１０）前記第１項〜前記第９項のいずれかにおいて、レベルシフト手段は、論理回路から出力された内部電源電圧レベルの信号振幅を、外部電源電圧レベルの信号振幅に変換する第１のレベルシフト部と、外部から入力された外部電源電圧レベルの信号振幅を論理回路が動作する内部電源電圧レベルの信号振幅に変換する第２のレベルシフト部とよりなるものである。
（１１）電子システムであって、外部入力される外部電源電圧から、論理回路が動作する内部電源電圧を生成する内部電源電圧生成手段を備えた半導体集積回路装置と、該半導体集積回路装置を搭載する電子部品搭載基板とを用いて構成されたものである。
（１２）前記第１１項において、内部電源電圧生成手段は、電子部品搭載基板に形成された電源配線を介して供給された外部電源電圧の高電位側外部電源から、高電位側内部電源を生成する高電位側電源生成部と、電子部品搭載基板に形成された電源配線を介して供給された外部電源電圧の低電位側外部電源から、低電位側内部電源を生成する低電位側電源生成部とよりなるものである。
（１３）前記第１２項において、高電位側電源生成部が、第１の基準電圧と高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、高電位側外部電源と高電位側内部電源との間に複数の電源用トランジスタが並列接続され、それらの電源用トランジスタのゲートには第１の電圧比較部が出力した第１の内部制御信号がそれぞれ入力される構成からなり、該第１の内部制御信号に応じて複数の電源用トランジスタを駆動させて高電位側内部電源を生成する第１の内部電源生成部とよりなり、低電位側電源生成部が、第２の基準電圧と低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、低電位側外部電源と低電位側内部電源との間に複数の電源用トランジスタが並列接続され、それらの電源用トランジスタのゲートには第２の電圧比較部が出力した第２の内部制御信号がそれぞれ入力される構成からなり、第２の内部制御信号に応じて複数の電源用トランジスタを駆動させて低電位側内部電源を生成する第２の内部電源制御部とよりなるものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置における機能ブロックの説明図、図３は、図１の半導体集積回路装置におけるチップレイアウト図、図４は、図１の半導体集積回路装置に設けられた高電位側電源回路の回路図、図５は、図１の半導体集積回路装置に設けられた低電位側電源回路の回路図、図６は、図１の半導体集積回路装置に設けられた高電位側基準電圧回路の回路図、図７は、図１の半導体集積回路装置をボードに搭載した一例を示す説明図、図８は、図１の半導体集積回路装置に設けられた入力レベルシフタの回路図、図９は、図１の半導体集積回路装置に設けられた出力レベルシフタの回路図である。
【００１８】
本実施の形態において、半導体集積回路装置１は、図１に示すように、高電位側電源回路（内部電源生成手段）２、低電位側電源回路（内部電源生成手段）３、論理ブロック（論理回路）４、Ｉ／Ｏ部５、レベルシフタ部６、静電容量素子７、高電位側基準電圧回路８、および低電位側基準電圧回路９などから構成されている。
【００１９】
高電位側電源回路２は、外部入力される高電位側外部電源（外部電源電圧）ＶＣＣから、ある電圧レベルの高電位側内部電源（内部電源電圧）ＶＤＤを生成する。低電位側電源回路３は、高電位側外部電源ＶＣＣとともに外部入力される低電位側外部電源（外部電源電圧）ＧＮＤから、ある電圧レベルの低電位側内部電源（内部電源電圧）ＶＳＳを生成する。
【００２０】
これら高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤは、高電位側電源回路２、低電位側電源回路３の他に、Ｉ／Ｏ部５、レベルシフタ部（レベルシフト手段）６、高電位側基準電圧回路８、および低電位側基準電圧回路９にそれぞれ供給されるように接続されている。
【００２１】
さらに、高電位側電源回路２と低電位側電源回路３とによって生成された高電位側内部電源ＶＤＤ、低電位側内部電源ＶＳＳは、論理ブロック４、ならびにレベルシフタ部６にそれぞれ供給されるように接続されている。
【００２２】
高電位側電源回路２、低電位側電源回路３には、高電位側設定信号（第１制御信号）ＨＳＳ、および低電位側設定信号（第２制御信号）ＬＳＳがそれぞれ外部入力されるように接続されている。高電位側設定信号ＨＳＳが入力されると高電位側電源回路２は動作を停止し、高電位側外部電源ＶＣＣと高電位側内部電源ＶＤＤとが電気的に切断される。同様に、高電位側設定信号ＨＳＳが入力された際には、低電位側電源回路３が動作を停止し、低電位側外部電源ＧＮＤと低電位側内部電源ＶＳＳとが電気的に切断される。
【００２３】
ここでは、高電位側設定信号ＨＳＳ、ならびに低電位側設定信号ＬＳＳが外部入力される構成としたが、半導体集積回路装置１内部において高電位側設定信号ＨＳＳ、低電位側設定信号ＬＳＳをそれぞれ生成する回路を設けるようにしてもよい。
【００２４】
論理ブロック４は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、およびＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ ＭＥＭＯＲＹ）やＤ／Ａ変換器などの周辺回路などからなる。Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）部５は、データなどの入出力回路である。レベルシフタ部６は、出力レベルシフタ（第１レベルシフト部）６ａ、ならびに入力レベルシフタ（第２レベルシフト部）６ｂからなる。
【００２５】
出力レベルシフタ６ａは、論理ブロック４から出力された論理的高電位（高電位側内部電源ＶＤＤ）、または論理的低電位（低電位側内部電源ＶＳＳ）の出力信号を、高電位側外部電源ＶＣＣレベル、あるいは低電位側外部電源ＧＮＤレベルにそれぞれ変換して出力する。
【００２６】
入力レベルシフタ６ｂは、外部から入力された高電位側外部電源ＶＣＣレベル、または低電位側外部電源ＧＮＤレベルの入力信号を、論理ブロック４の論理的高電位（高電位側内部電源ＶＤＤ）、あるいは論理的低電位（低電位側内部電源ＶＳＳ）に変換し、論理ブロック４に出力する。
【００２７】
入力レベルシフタ６ｂは、外部入力された高電位側外部電源ＶＣＣレベルから低電位側外部電源ＧＮＤレベルの入力信号を、高電位側内部電源ＶＤＤレベルから低電位側内部電源ＶＳＳレベルの出力信号に変換し、論理ブロック４に出力する。
【００２８】
静電容量素子７は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとの間に接続された電源間容量である。高電位側基準電圧回路８は、高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤから高電位側基準電圧（第１の基準電圧）ＶＲＥＦｈを生成する。低電位側基準電圧回路９は、高電位側外部電源ＶＣＣ、ならびに低電位側外部電源ＧＮＤから低電位側基準電圧（第２の基準電圧）ＶＲＥＦｌを生成する。
【００２９】
高電位側基準電圧ＶＲＥＦｈは、高電位側電源回路２が高電位側内部電源ＶＤＤを生成する際に用いられ、低電位側基準電圧回路９は、低電位側電源回路３が低電位側内部電源ＶＳＳを生成する際に用いられる。
【００３０】
高電位側内部電源ＶＤＤは高電位側基準電圧ＶＲＥＦｈと、また低電位側内部電源ＶＳＳは低電位側基準電圧ＶＲＥＦｌとほぼ等しい電圧となる。よって論理ブロック４の電源電圧レベルを安定させるには、高電位側基準電圧ＶＲＥＦｈおよび低電位側基準電圧ＶＲＥＦｌが安定でなければならない。よって高電位側基準電圧回路８及び高電位側基準電圧回路９の電源となるＶＣＣ及びＧＮＤも安定であることが望ましい。図示はしないが、高電位側基準電圧回路８及び高電位側基準電圧回路９の電源は、半導体集積回路装置１に専用端子を設けて外部から供給してもよい。
【００３１】
なお、ここでは、論理ブロック４が動作する電源電圧レベルが同じ場合について記載したが、該論理ブロック４が複数あり、その電源電圧レベルが異なる場合には、それら異なる電源電圧レベルと同じ数だけ、高電位側電源回路２、低電位側電源回路３、およびＩ／Ｏ部５が設けられることになる。
【００３２】
また、図２に半導体集積回路装置１における機能ブロックを示す。
【００３３】
図２において、高電位側電源回路２は、高電位側内部電源生成部（高電位側電圧生成手段、第１の内部電源生成部、第１の電圧比較部）２ａ、高電位側内部電源制御部（高電位側電圧生成手段、第１の内部電源制御部）２ｂ、およびトランジスタ（高電位側電圧生成手段、第１のトランジスタ）２ｃから構成されている。
【００３４】
低電位側電源回路３は、低電位側内部電源生成部（低電位側電圧生成手段、第２の内部電源生成部、第２の電圧比較部）３ａ、低電位側内部電源制御部（低電位側電圧生成手段、第２の内部電源制御部）３ｂ、ならびにトランジスタ（低電位側電圧生成手段、第２のトランジスタ）３ｃから構成されている。
【００３５】
高電位側内部電源生成部２ａには、高電位側設定信号ＨＳＳ、および高電位側基準電圧ＶＲＥＦｈがそれぞれ入力されるように接続されている。低電位側内部電源生成部３ｂには、低電位側設定信号ＬＳＳ、ならびに低電位側基準電圧ＶＲＥＦｌがそれぞれ入力されるように接続されている。
【００３６】
さらに、トランジスタ２ｃ，３ｃはＮチャネルＭＯＳからなり、該トランジスタ２ｃ，３ｃのゲートには、高電位側設定信号ＨＳＳ、および低電位側設定信号ＬＳＳがそれぞれ入力されるように接続されている。
【００３７】
トランジスタ２ｃの一方の接続部には、高電位側内部電源ＶＤＤが接続されており、他方の接続部には、低電位側外部電源ＧＮＤが接続されている。また、トランジスタ３ｃの一方の接続部には、低電位側内部電源ＶＳＳが接続されており、他方の接続部には、低電位側外部電源ＧＮＤが接続されている。
【００３８】
前述したように、高電位側設定信号ＨＳＳ、および低電位側設定信号ＬＳＳがそれぞれ入力された際には、高電位側電源回路２、低電位側電源回路３が動作を停止する。
【００３９】
トランジスタ２ｃ，３ｃは、高電位側電源回路２、低電位側電源回路３が動作を停止した際に、高電位側設定信号ＨＳＳ、および低電位側設定信号ＬＳＳを受けてそれぞれＯＮとなり、高電位側内部電源ＶＤＤ、および低電位側内部電源ＶＳＳを低電位側外部電源ＧＮＤレベルにする。
【００４０】
また、図３は、半導体集積回路装置１における半導体チップＣＨのレイアウト図である。
【００４１】
図示するように、半導体チップＣＨの周辺部には、Ｉ／Ｏ部５が設けられており、その内部には論理ブロック４が設けられている。右上コーナ部などのＩ／Ｏ部５の空いている領域には、高電位側基準電圧回路８、ならびに低電位側基準電圧回路９が設けられている。
【００４２】
これら高電位側基準電圧回路８、および低電位側基準電圧回路９の近傍には、高電位側内部電源生成部２ａ、低電位側内部電源生成部３ａがそれぞれ設けられている。これら高電位側基準電圧回路８、および低電位側基準電圧回路９と、高電位側内部電源生成部２ａ、ならびに低電位側内部電源生成部３ａとは極力接近して配置することが望ましい。論理ブロック４とＩ／Ｏ部５との間には、レベルシフタ部６が設けられている。
【００４３】
また、論理ブロック４内には、高電位側内部電源制御部２ｂ、低電位側内部電源制御部３ｂ、ならびに静電容量素子７が分散して複数配置されている。また、論理ブロック４が動作する際の駆動電流は、これら静電容量素子７に蓄えられた電荷から供給されるので、電源配線抵抗による電源ドロップを抑制することができる。
【００４４】
半導体チップＣＨの外周辺部には、内部電極となる複数のパッドＰが配置されている。このパッドＰは、Ｉ／Ｏ部５や外部入力される高電位側外部電源ＶＣＣ、低電位側外部電源ＧＮＤなどが接続される端子である。
【００４５】
さらに、半導体チップＣＨには、電源配線Ｈｃ，Ｈｇ，Ｈｄ，Ｈｓ、および配線Ｈｈｓ，Ｈｌｓがそれぞれ形成されている。これら電源配線Ｈｃ，Ｈｇ，Ｈｄ，Ｈｓ、ならびに配線Ｈｈｓ，Ｈｌｓは、メッシュ状に配置されている。
【００４６】
電源配線Ｈｃは、高電位側電源回路２ａ，２ｂ、Ｉ／Ｏ部５、およびレベルシフタ部６などに高電位側外部電源ＶＣＣを供給する。電源配線Ｈｇは、低電位側電源回路３ａ，３ｂ、Ｉ／Ｏ部５、ならびにレベルシフタ部６などに低電位側外部電源ＧＮＤを供給する。
【００４７】
電源配線Ｈｄは、論理ブロック４、およびレベルシフタ部６に高電位側内部電源ＶＤＤをそれぞれ供給する。電源配線Ｈｓは、論理ブロック４、ならびにレベルシフタ部６に低電位側内部電源ＶＳＳをそれぞれ供給する。
【００４８】
配線Ｈｈｓは、高電位側内部電源制御部２ｂに高電位側設定信号ＨＳＳを供給し、配線Ｈｌｓは、低電位側電源制御部３ｂに低電位側設定信号ＬＳＳを供給する。
【００４９】
ここで、電源電圧、および信号の電位の関係について説明する。
【００５０】
高電位側内部電源ＶＤＤは、高電位側外部電源ＶＣＣよりも低く（ＶＤＤ＜ＶＣＣ）、高電位側基準電圧ＶＲＥＦｈと等しくなっている（ＶＤＤ＝ＶＲＥＦｈ）。低電位側内部電源ＶＳＳは、低電位側外部電源ＧＮＤより高く（ＶＳＳ＞ＧＮＤ）、低電位側基準電圧ＶＲＥＦｌと等しい（ＶＳＳ＝ＶＲＥＦｌ）。
【００５１】
さらに、出力レベルシフタ６ａ、および入力レベルシフタ６ｂから論理ブロック４に入出力される信号の論理的高電位Ｖｌｈは、高電位側内部電源ＶＤＤと等しく（Ｖｌｈ＝ＶＤＤ）、該信号の論理的低電位Ｖｌｌは、低電位側内部電源ＶＳＳと等しい（Ｖｌｌ＝ＶＳＳ）。
【００５２】
出力レベルシフタ６ａ、ならびに入力レベルシフタ６ｂからＩ／Ｏ部５に入出力される信号の論理的高電位Ｖｉｏｈは、高電位側外部電源ＶＣＣと等しく（Ｖｉｏｈ＝ＶＣＣ）、その信号の論理的低電位Ｖｉｏｌは、低電位側外部電源ＧＮＤと等しい（Ｖｉｏｌ＝ＧＮＤ）。
【００５３】
この図３のレイアウトにおいては、Ｉ／Ｏ部５を半導体チップＣＨの周辺部に配置した構成としたが、半導体チップＣＨのレイアウトはこれに限定されるものではなく、たとえば、Ｉ／Ｏ部５を半導体チップＣＨの中央部近傍に配置するようにしてもよい。
【００５４】
また、図４は、高電位側電源回路２の回路構成を示す図である。
【００５５】
図示するように、高電位側電源回路２の高電位側内部電源制御部２ｂは、複数のＰチャネルＭＯＳからなるトランジスタ（電源用トランジスタ）ＴＰ１〜ＴＰｎによって構成されている。
【００５６】
これらトランジスタＴＰ１〜ＴＰｎは並列接続されており、一方の接続部には高電位側外部電源ＶＣＣがそれぞれ接続されており、他方の接続部には、高電位側内部電源ＶＤＤがそれぞれ接続されている。トランジスタＴＰ１〜ＴＰｎのゲートには、前段の高電位側内部電源生成部２ａから出力される内部制御信号ＣＮＴ１が入力されるように接続されている。
【００５７】
さらに、高電位側電源回路２の高電位側内部電源生成部２ａは、差動アンプ（第１の電圧比較部）１０から構成されている。差動アンプ１０においては、構成を限定しないが、ここでは、２つの差動入力端子、および出力端子の他に出力電位を任意に設定可能な入力制御端子を有するものとする。
【００５８】
差動アンプ１０において、一方の入力端子には、高電位側基準電圧回路８が生成した高電位側基準電圧ＶＲＥＦｈが入力されるように接続されており、他方の入力端子には、高電位側内部電源ＶＤＤが入力されるように接続されている。
【００５９】
また、差動アンプ１０の入力制御端子には、高電位側設定信号ＨＳＳが入力されるように接続されており、該差動アンプ１０の出力端子から出力された信号が、内部制御信号ＣＮＴ１として出力される。
【００６０】
図５は、低電位側電源回路３の回路構成を示したものである。
【００６１】
低電位側内部電源制御部３ｂは、複数のＮチャネルＭＯＳからなるトランジスタ（電源用トランジスタ）ＴＮ１〜ＴＮｎによって構成されている。これらトランジスタＴＮ１〜ＴＮｎは並列接続されており、一方の接続部には低電位側内部電源ＶＳＳがそれぞれ接続されており、他方の接続部には、低電位側外部電源ＧＮＤがそれぞれ接続されている。
【００６２】
トランジスタＴＮ１〜ＴＮｎのゲートには、前段の低電位側内部電源生成部３ａから出力される内部制御信号ＣＮＴ２が入力されるように接続されている。
【００６３】
また、低電位側内部電源生成部３ａは、差動アンプ（第２の電圧比較部）１１から構成されている。差動アンプ１１においても構成を限定しないが、差動アンプ１０と同様に、２つの差動入力端子、および出力端子の他に出力電位を任意に設定可能な入力制御端子を有するものとする。
【００６４】
差動アンプ１１における一方の入力端子には、低電位側基準電圧回路９が生成した低電位側基準電圧ＶＲＥＦｌが入力されるように接続されており、他方の入力端子には、低電位側内部電源ＶＳＳが入力されるように接続されている。
【００６５】
また、差動アンプ１１の入力制御端子には、低電位側設定信号ＬＳＳが入力されるように接続されており、該差動アンプ１１の出力端子からの出力信号が、内部制御信号ＣＮＴ２となる。
【００６６】
このように、半導体集積回路装置１の内部動作電源を高電位側電源回路２、低電位側電源回路３によってそれぞれ生成した場合、論理ブロック４で発生した消費電流のＤＣ変動は、これら高電位側電源回路２、低電位側電源回路３を介して高電位側外部電源ＶＣＣ、低電位側外部電源ＧＮＤに伝搬することになる。
【００６７】
よって、半導体集積回路装置１内部のインダクタンスが消費電流のＤＣ的な変動を直接受けなくなるために、電源の特性インピーダンスは等価的に小さくなり、低周波ノイズを低減することができる。
【００６８】
なお、図４、および図５においては、差動アンプ１０，１１の入力端子に、高電位側基準電圧回路８、ならびに低電位側基準電圧回路９が生成した高電位側基準電圧ＶＲＥＦｈと低電位側基準電圧ＶＲＥＦｌとがそれぞれ入力される構成としたが、これら高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌは、外部入力される構成としてもよい。その場合には、高電位側基準電圧回路８、および低電位側基準電圧回路９は半導体チップＣＨ内部に設けなくてよい。
【００６９】
また、図１０は、高電位側電源回路２1 、および低電位側電源回路３1 にデューティ可変回路ＤＴ１，ＤＴ２をそれぞれ設ける構成としてもよい。
【００７０】
この場合、高電位側電源回路２1 は、高電位側内部電源生成部２ａと高電位側内部電源制御部２ｂとの間にデューティ可変回路（第１のデューティ制御回路）ＤＴ１が設けられ、該高電位側内部電源制御部２ｂをクロックｃｌｋによって制御する点が異なる他は、図４に示す高電位側電源回路２と同じ回路構成となっている。
【００７１】
また、低電位側電源回路３1 においても、低電位側内部電源生成部３ａと低電位側内部電源制御部３ｂとの間にデューティ可変回路（第２のデューティ制御回路）ＤＴ２が設けられ、該低電位側内部電源制御部３ｂをクロックｃｌｋによって制御する点が異なる他は、図５に示す低電位側電源回路３と同じ回路構成となっている。
【００７２】
図１１は、高電位側電源回路２1 、ならびに低電位側電源回路３1 における信号タイミングチャートである。
【００７３】
図１１においては、上方から下方にかけて、クロックｃｌｋ、高電位側基準電圧ＶＲＥＦｈ、高電位側内部電源ＶＤＤ、デューティ可変回路ＤＴ１から出力される高電位側電圧を生成するためのデューティ信号２、低電位側基準電圧ＶＲＥＦｌ、低電位側内部電源ＶＳＳ、およびデューティ可変回路ＤＴ２から出力される低電位側電圧生成を制御するためのデューティ信号３の信号タイミングをそれぞれ示している。
【００７４】
デューティ可変回路ＤＴ１，ＤＴ２へは、論理ブロック４内部のクロックｃｌｋが入力されている。
【００７５】
高電位側電源回路２1 では、差動アンプ１０から出力される内部制御信号ＣＮＴ１の電位が上昇すると、デューティ可変回路ＤＴ１のデューティ信号における低電位側のパルス幅（ＷＬ）を広げ、トランジスタＴＰ１〜ＴＰｎがＯＮとなる期間を増加させる。
【００７６】
逆に、内部制御信号ＣＮＴ１の電位が下降すると、デューティ信号２の高電位側のパルス幅（ＷＨ）を広げ、トランジスタＴＰ１〜ＴＰｎがＯＮとなる期間を短くさせる。
【００７７】
一方、低電位側電源回路３1 では、差動アンプ１１から出力される内部制御信号ＣＮＴ２の電位が上昇すると、デューティ可変回路ＤＴ２のデューティ信号３における高電位側のパルス幅を広げ、トランジスタＴＮ１〜ＴＮｎがＯＮとなる期間を増加させる。逆に、内部制御信号ＣＮＴ２の電位が下降すると、デューティ信号３の低電位側のパルス幅を広げ、トランジスタＴＮ１〜ＴＮｎがＯＮとなる期間を短くさせる。
【００７８】
デューティ可変回路ＤＴ１，ＤＴ２におけるデューティ比が５０％（ＷＬ＝ＷＨ）の場合は、高電位側内部電源ＶＤＤ、および低電位側内部電源ＶＳＳが一定となるように、トランジスタＴＰ１〜ＴＰｎ，ＴＮ１〜ＴＮｎのゲートサイズを設定する。
【００７９】
これにより、デューティ可変回路ＤＴ１，ＤＴ２から出力されるデューティ信号のデューティ比が５０％を超える場合には（ＷＬ＜ＷＨ）、高電位側内部電源ＶＤＤ、または低電位側内部電源ＶＳＳが上昇し、デューティ比が５０％未満の場合には（ＷＬ＞ＷＨ）、高電位側内部電源ＶＤＤ、あるいは低電位側内部電源ＶＳＳが下降するため、高電位側電源回路２1 、および低電位側電源回路３1 の電源電圧制御が負帰還制御となり、高電位側内部電源ＶＤＤ、低電位側内部電源ＶＳＳが一定に保たれる。
【００８０】
また、デューティ信号の動作周波数は、論理回路が同期動作している論理ブロック４のクロックｃｌｋと等しいので、ディレイ回路ＤＹ（図１０）を挿入するなどしてデューティ可変回路ＤＴ１，ＤＴ２のデューティ信号の切り換えタイミングを論理ブロック４の動作タイミングとずらすことによってクロックｃｌｋによるノイズ増加を抑えることができる。
【００８１】
さらに、高電位側基準電圧回路８の回路構成について説明する。
【００８２】
高電位側基準電圧回路８は、図６に示すように、ＰチャネルＭＯＳのトランジスタＴｒ、抵抗Ｒ１〜Ｒ３、およびコンデンサＣから構成されている。トランジスタＴｒの一方の接続部には、高電位側外部電源ＶＣＣが接続されており、該トランジスタＴｒのゲートには、高電位側設定信号ＨＳＳが入力されるように接続されている。
【００８３】
トランジスタＴｒの他方の接続部には、抵抗Ｒ１の一方の接続部が接続されており、該抵抗Ｒ１の他方の接続部には、抵抗Ｒ２，Ｒ３の一方の接続部がそれぞれ接続されている。
【００８４】
抵抗Ｒ２の他方の接続部には、低電位側外部電源ＧＮＤが接続されており、抵抗Ｒ３の他方の接続部には、コンデンサＣの一方の接続部が接続されている。このコンデンサＣの他方の接続部には、低電位側外部電源ＧＮＤが接続されている。
【００８５】
そして、トランジスタＴｒを介し、抵抗Ｒ１，Ｒ２によって分圧された電圧が、高電位側基準電圧ＶＲＥＦｈとなる。この高電位側基準電圧ＶＲＥＦｈは、抵抗Ｒ３、およびコンデンサＣによって構成されたローパスフィルタを介して出力される。
【００８６】
高電位側基準電圧ＶＲＥＦｈは、高電位側内部電源生成部２ａの差動アンプ１０を構成するＭＯＳトランジスタのゲートに接続されるので、電流はほとんど流れない。よって、コンデンサＣは比較的小さな静電容量のままで抵抗Ｒ３の抵抗値を大きくすることにより、帯域を狭めることができ、半導体デバイスのレイアウト面積を小さく抑えることができる。
【００８７】
なお、低電位側基準電圧回路９の回路構成は、低電位側設定信号ＬＳＳの入力、および低電位側基準電圧ＶＲＥＦ１の出力となる以外は図６に示した高電位側基準電圧回路８の回路構成と同じであるので説明は省略する。
【００８８】
図７は、電子部品などを実装するプリント配線基板などのボードＢＤ上に、複数の半導体集積回路装置１を搭載した一例を示した図である。
【００８９】
この場合、ボードＢＤには、３つの半導体集積回路装置１、高電位側外部電源ＶＣＣを生成する電源生成手段ＤＣＣ、ならびに低電位側外部電源ＧＮＤを生成する電源生成手段ＤＳＳなどが搭載されている。
【００９０】
電源生成手段ＤＣＣが生成した高電位側外部電源ＶＣＣは、ボードＢＤに形成された電源配線ＤＨ１を介して３つの半導体集積回路装置１の電源端子にそれぞれ供給されている。
【００９１】
同様に、電源生成手段ＤＣＣが生成した低電位側外部電源ＧＮＤは、ボードＢＤに形成された電源配線ＤＨ２を介して３つの半導体集積回路装置１の電源端子にそれぞれ供給されている。
【００９２】
また、図７においては、ボードＢＤに、３つの半導体集積回路装置１、電源生成手段ＤＣＣ、および電源生成手段ＤＳＳを搭載した例について説明したが、このボードＢＤに、図示はしないが高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌをそれぞれ生成する基準電圧回路をそれぞれ搭載するようにしてもよい。
【００９３】
その場合、基準電圧回路が生成した高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌは、ボードＢＤに形成された配線を介して各半導体集積回路装置１に供給されることになる。
【００９４】
さらに、基準電圧回路は、高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤを電圧変換して、生成高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌをそれぞれ生成するようにしてもよい。
【００９５】
基準電圧回路が電圧変換をする際には、たとえば、図６に示すような回路よって電圧変換回路を構成することができる。
【００９６】
また、ボードＢＤ上に搭載される半導体集積回路装置１は３つに限定されることなく、１つ以上であれば複数個搭載可能であっても良い。また、例えば基準電圧回路は夫々の半導体集積回路装置１の動作電流に従い、複数個搭載されていてもよい。
【００９７】
このように、高電位側基準電圧ＶＲＥＦｈ、および低電位側基準電圧ＶＲＥＦｌをボードＢＤに形成された配線を介して半導体集積回路装置に供給する際には、たとえば、高電位側基準電圧ＶＲＥＦｈ、ならびに低電位側基準電圧ＶＲＥＦｌの配線を中間層に形成した多層配線基板とする。
【００９８】
そして、該配線の上下層に低電位側外部電源ＧＮＤの電源配線層をそれぞれ形成し、その電源配線層の上下層に高電位側外部電源ＶＣＣの電源配線層をそれぞれ形成する。
【００９９】
また、低電位側外部電源ＧＮＤ、および高電位側外部電源ＶＣＣの電源配線層は、それぞれプレーン状の配線（ベタ配線）とすることによって、高電位側基準電圧ＶＲＥＦｈ、低電位側基準電圧ＶＲＥＦｌにノイズが乗ることを大幅に低減することができる。
【０１００】
図８は、レベルシフタ部６に設けられた入力レベルシフタ６ｂの回路図である。
【０１０１】
入力レベルシフタ６ｂは、３つのインバータＩｖ１〜Ｉｖ３、およびトランジスタＴｒ１，Ｔｒ２から構成されている。トランジスタＴｒ１はＮチャネルＭＯＳからなり、トランジスタＴｒ２はＰチャネルＭＯＳからなる。
【０１０２】
インバータＩｖ１，Ｉｖ２の入力部には、Ｉ／Ｏ部５が接続されており、インバータＩｖ１の出力部には、トランジスタＴｒ１のゲートが接続されている。インバータＩｖ２の出力部には、トランジスタＴｒ２のゲートが接続されている。
【０１０３】
これらトランジスタＴｒ１，Ｔｒ２は、高電位側外部電源ＶＣＣと低電位側外部電源ＧＮＤとの間に直列接続されている。これらトランジスタＴｒ１，Ｔｒ２が直列接続された出力部には、インバータＩｖ３の入力が接続されており、該インバータＩｖ３の出力部には、論理ブロック４が接続されている。
【０１０４】
インバータＩｖ１，Ｉｖ２は、高電位側外部電源ＶＣＣと低電位側外部電源ＧＮＤとが動作電源として接続されており、インバータＩｖ３は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳが動作電源として接続されている。
【０１０５】
このように、インバータＩｖ１，Ｉｖ２の動作電源が、高電位側外部電源ＶＣＣと低電位側外部電源ＧＮＤとであるので、その論理的高電位は高電位側外部電源ＶＣＣ、論理的低電位は低電位側外部電源ＧＮＤとなる。
【０１０６】
トランジスタＴｒ１，Ｔｒ２はクランプ接続されているので、インバータＩｖ３の入力信号の論理的高電位は高電位側外部電源ＶＣＣから、トランジスタＴｒ１のしきい値Ｖｔｈだけ下がった値になり、論理的低電位は低電位側外部電源ＧＮＤから、トランジスタＴｒ２のしきい値Ｖｔｈだけ上がった値になる。
【０１０７】
さらに、インバータＩｖ３の動作電源は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとであるので、入力レベルシフタ６ｂにおける出力信号の論理的高電位は高電位側内部電源ＶＤＤ、論理的低電位は低電位側内部電源ＶＳＳとなる。
【０１０８】
図９は、レベルシフタ部６に設けられた出力レベルシフタ６ａの回路図である。
【０１０９】
出力レベルシフタ６ａは、抵抗Ｒ４，Ｒ５、コンデンサＣ１、電源生成手段ＤＰ、ならびに複数の差動アンプＡＰから構成されている。
【０１１０】
抵抗Ｒ４，Ｒ５は、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとの間に直列接続されており、これら抵抗Ｒ４と抵抗Ｒ５との接続部には、コンデンサＣ１の一方の接続部が接続されている。
【０１１１】
そして、抵抗Ｒ４，Ｒ５の分圧によって、差動アンプＡＰの参照電位となる参照電位Ｖｒｅｆが生成される。抵抗Ｒ４，Ｒ５の抵抗値は等しくしておき、参照電位Ｖｒｅｆが、高電位側内部電源ＶＤＤと低電位側内部電源ＶＳＳとの中間電位となるようにする。コンデンサＣ１は、参照電位Ｖｒｅｆの安定化容量である。
【０１１２】
また、電源生成手段ＤＰは、参照電位Ｖｒｅｆから、差動アンプＡＰのバイアス電位となるバイアス電位Ｖｂｉａｓを生成する。電源生成手段ＤＰによって生成されたバイアス電位Ｖｂｉａｓは、差動アンプＡＰに供給されるようにそれぞれ接続されている。
【０１１３】
参照電位Ｖｒｅｆは、差動アンプＡＰの一方の入力部に入力されるようにそれぞれ接続されており、該差動アンプＡＰの他方の入力部には、論理ブロック４から出力される信号がそれぞれ入力されるように接続されている。これら差動アンプＡＰの出力部から出力された信号は、Ｉ／Ｏ部５に出力される。
【０１１４】
差動アンプＡＰの動作電源は、高電位側外部電源ＶＣＣ、および低電位側外部電源ＧＮＤとする。差動アンプＡＰの入力レンジは、相補形でない差動アンプと比較して広く、小振幅の信号も受けることができる。
【０１１５】
よって、高電位側内部電源ＶＤＤが高電位側外部電源ＶＣＣよりも著しく低い、あるいは低電位側内部電源ＶＳＳが低電位側外部電源ＧＮＤよりも著しく高い場合であっても、差動アンプＡＰの入力信号振幅Ｖｉｎ（＝ＶＤＤ−ＶＳＳ）がある程度あれば、常にＶＳＳ＜Ｖｒｅｆ＜ＶＤＤという関係が成立するので、論理ブロック４からの出力される信号を、Ｉ／Ｏ部５の信号振幅まで増幅して出力することができる。
【０１１６】
次に、本実施の形態における半導体集積回路装置１に設けられた高電位側電源回路２、および低電位側電源回路３の作用について説明する。
【０１１７】
まず、図４に示す高電位側電源回路２においては、高電位側内部電源ＶＤＤが高電位側基準電圧ＶＲＥＦｈよりも高い場合には、内部制御信号ＣＮＴ１の電位を上昇させてトランジスタＴＰ１〜ＴＰｎの動作電流を下げることにより、高電位側内部電源ＶＤＤを下降させる。
【０１１８】
一方、高電位側内部電源ＶＤＤが高電位側基準電圧ＶＲＥＦｈよりも低い場合には、内部制御信号ＣＮＴ１の電位を下降させてトランジスタＴＰ１〜ＴＰｎの動作電流を上げ、高電位側内部電源ＶＤＤを上昇させる。
【０１１９】
よって、高電位側電源回路２は、高電位側内部電源生成部２ａ、および高電位側内部電源制御部２ｂによって負帰還ループＬが形成される。この負帰還ループＬの遮断周波数を、高電位側内部電源ＶＤＤに発生する低周波ノイズの周波数以下に設定すれば、該低周波ノイズを負帰還ループＬによって抑制することができる。
【０１２０】
また、半導体集積回路装置１が、スタンバイなどの非動作状態の際には、高電位側設定信号ＨＳＳによって内部制御信号ＣＮＴ１の電位を高電位側外部電源ＶＣＣに設定する。それによって、トランジスタＴＰ１〜ＴＰｎはＯＦＦとなり、高電位側外部電源ＶＣＣと高電位側内部電源ＶＤＤとが電気的に分離される。
【０１２１】
そうすると、論理ブロック４には電流がほとんど供給されてないために該論理ブロック４で使用されているＭＯＳトランジスタそれ自体のゲートリーク電流、およびドレインリーク電流が大きくても、半導体集積回路装置１の消費電流を低く抑えることができる。
【０１２２】
さらに、図５に示す低電位側電源回路３では、低電位側内部電源ＶＳＳが低電位側基準電圧ＶＲＥＦｌよりも低い場合には、内部制御信号ＣＮＴ２の電位を降下させて、トランジスタＴＮ１〜ＴＮｎの駆動電流を下げることにより、低電位側内部電源ＶＳＳを上昇させる。
【０１２３】
逆に、低電位側内部電源ＶＳＳが低電位側基準電圧ＶＲＥＦｌよりも高い場合、内部制御信号ＣＮＴ２の電位を上昇させて、トランジスタＴＮ１〜ＴＮｎの駆動電流を上げることにより、低電位側内部電源ＶＳＳを下降させる。
【０１２４】
これによっても、低電位側電源回路３は、低電位側内部電源生成部３ａ、および低電位側内部電源制御部３ｂによって負帰還ループＬが形成され、この負帰還ループＬの遮断周波数を、低電位側内部電源ＶＳＳに発生する低周波ノイズの周波数以下に設定することにより、該低周波ノイズを抑制することができる。
【０１２５】
ここでも、半導体集積回路装置１がスタンバイなどの非動作状態の際には、低電位側設定信号ＬＳＳによって内部制御信号ＣＮＴ２の電位を低電位側外部電源ＧＮＤに設定する。
【０１２６】
よって、トランジスタＴＮ１〜ＴＮｎはＯＦＦとなり、低電位側外部電源ＧＮＤと低電位側内部電源ＶＳＳとが電気的に分離され、論理ブロック４から電流がほとんど流れ出さないために、該論理ブロック４で使用されているＭＯＳトランジスタそれ自体のゲートリーク電流、およびドレインリーク電流が大きくても、半導体集積回路装置１の消費電流を低く抑えることができる。
【０１２７】
このように、本実施の形態においては、半導体集積回路装置１に、高電位側電源回路２、および低電位側電源回路３を設けたことにより、該半導体集積回路装置１内部のインダクタンスを小さくでき、低周波ノイズを低減することができる。
【０１２８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２９】
たとえば、前記実施の形態では、半導体集積回路装置に入出力信号のレベル変換を行うレベルシフタ部を設けた構成としたが、高電位側外部電源ＶＣＣ／低電位側外部電源ＧＮＤと高電位側内部電源ＶＤＤ／低電位側内部電源ＶＳＳとの間に電位差がほとんどない場合などではレベルシフタ部を設けなくてもよい。
【０１３０】
さらに、例えば出力レベルシフタ６ａの差動アンプＡＰは、基準電圧および外部から入力される信号の振幅中心電圧が変動しても、出力特性の変動を小さくすることが可能な相補形差動アンプによって構成されていてもよい。
【０１３１】
図１２は、レベルシフタ部が設けられていない半導体集積回路装置１ａが、電子部品などを搭載するボード（電子部品搭載基板）ＢＤ１に搭載されて構成された電子システムＤＳの一例を示す説明図である。
【０１３２】
半導体集積回路装置１ａは、レベルシフタ部が設けられておらず、論理ブロック４とＩ／Ｏ部５とが直接接続されている点以外は、半導体集積回路装置１（図１）と同じ構成からなっている。
【０１３３】
また、ボードＢＤ１には、たとえば、３つの半導体集積回路装置１ａ、高電位側外部電源ＶＣＣを生成する電源生成手段ＤＣＣ、ならびに低電位側外部電源ＧＮＤを生成する電源生成手段ＤＳＳなどが搭載されている。
【０１３４】
そして、これら電源生成手段ＤＣＣ、ならびに電源生成手段ＤＳＳが生成した高電位側外部電源ＶＣＣ、低電位側外部電源ＧＮＤは、ボードＢＤ１に形成された電源配線を介して半導体集積回路装置１ａにそれぞれ供給される。
【０１３５】
それによっても、半導体集積回路装置１ａ内部のインダクタンスを小さくでき、低周波ノイズを低減することができる。
【０１３６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１３７】
（１）動作時に発生する低周波成分のノイズを大幅に低減することができるので半導体集積回路装置の信頼性を向上することができる。
【０１３８】
（２）スタンバイ時などにおける論理回路のリーク電流を低減することができるとともに、動作電源電圧低下と消費電流増大による電源ドロップを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置における機能ブロックの説明図である。
【図３】図１の半導体集積回路装置におけるチップレイアウト図である。
【図４】図１の半導体集積回路装置に設けられた高電位側電源回路の回路図である。
【図５】図１の半導体集積回路装置に設けられた低電位側電源回路の回路図である。
【図６】図１の半導体集積回路装置に設けられた高電位側基準電圧回路の回路図である。
【図７】図１の半導体集積回路装置をボードに搭載した一例を示す説明図である。
【図８】図１の半導体集積回路装置に設けられた入力レベルシフタの回路図である。
【図９】図１の半導体集積回路装置に設けられた出力レベルシフタの回路図である。
【図１０】本発明の他の実施の形態による半導体集積回路装置に設けられた高電位側電源回路、および低電位側電源回路の他の構成例を示す回路図である。
【図１１】図１０の高電位側電源回路、ならびに低電位側電源回路における信号タイミングチャートである。
【図１２】本発明の他の実施の形態による半導体集積回路装置が、ボードに搭載された際の一例を示す説明図である。
【符号の説明】
１，１ａ 半導体集積回路装置
２ 高電位側電源回路（内部電源生成手段）
２ａ 高電位側内部電源生成部（高電位側電圧生成手段、第１の内部電源生成部、第１の比較回路）
２ｂ 高電位側内部電源制御部（高電位側電圧生成手段、第１の内部電源制御部）
２ｃ トランジスタ（高電位側電圧生成手段、第１のトランジスタ）
２1 高電位側電源回路
３ 低電位側電源回路（内部電源生成手段）
３ａ 低電位側内部電源生成部（低電位側電圧生成手段、第２の内部電源生成部、第２の比較回路）
３ｂ 低電位側内部電源制御部（低電位側電圧生成手段、第２の内部電源制御部）
３ｃ トランジスタ（低電位側電圧生成手段、第２のトランジスタ）
３1 低電位側電源回路
４ 論理ブロック（論理回路）
５ Ｉ／Ｏ部
６ レベルシフタ部
６ａ 出力レベルシフタ（第１のレベルシフト部）
６ｂ 入力レベルシフタ（第２のレベルシフト部）
７ 静電容量素子
８ 高電位側基準電圧回路
９ 低電位側基準電圧回路
１０ 差動アンプ（第１の電圧比較部）
１１ 差動アンプ（第２の電圧比較部）
ＤＴ１ デューティ可変回路（第１のデューティ制御回路）
ＤＴ２ デューティ可変回路（第２のデューティ制御回路）
ＣＨ 半導体チップ
Ｈｃ，Ｈｇ，Ｈｄ，Ｈｓ 電源配線
Ｈｈｓ，Ｈｌｓ 配線
ＴＰ１〜ＴＰｎ トランジスタ（電源用トランジスタ）
ＴＮ１〜ＴＮｎ トランジスタ（電源用トランジスタ）
Ｉｖ１〜Ｉｖ３ インバータ
Ｔｒ１，Ｔｒ２ トランジスタ
Ｒ４，Ｒ５ 抵抗
Ｃ１ コンデンサ
ＤＰ 電源生成手段
ＡＰ 差動アンプ
ＢＤ ボード
ＢＤ１ ボード（電子部品搭載基板）
ＤＳ 電子システム
ＶＣＣ 高電位側外部電源（外部電源電圧）
ＶＤＤ 高電位側内部電源（内部電源電圧）
ＧＮＤ 低電位側外部電源
ＶＳＳ 低電位側内部電源（内部電源電圧）
ＨＳＳ 高電位側設定信号（設定信号）
ＬＳＳ 低電位側設定信号（設定信号）
ＶＲＥＦｈ 高電位側基準電圧（第１の基準電圧）
ＶＲＥＦｌ 低電位側基準電圧（第２の基準電圧）
Ｖｒｅｆ 参照電位
ＣＮＴ１，ＣＮＴ２ 内部制御信号
Claims (7)
- 外部入力される外部電源電圧から、論理回路が動作する内部電源電圧を生成する内部電源電圧生成手段と、
前記論理回路から入出力される信号の電圧振幅レベルを変換するレベルシフト手段とを備え、
前記内部電源電圧生成手段は、
前記外部電源電圧の高電位側外部電源から、高電位側内部電源を生成する高電位側電源生成部と、
前記外部電源電圧の低電位側外部電源から、低電位側内部電源を生成する低電位側電源生成部とよりなり、
前記高電位側電源生成部、および前記低電位側電源生成部が生成した高電位側内部電源と低電位側内部電源とを内部電源電圧とし前記論理回路に供給し、
前記高電位側電源生成部は、
第１の基準電圧と前記高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、
前記高電位側外部電源と前記高電位側内部電源との間に複数の電源用トランジスタが並列接続され、前記複数の電源用トランジスタのゲートには前記第１の電圧比較部が出力した第１の内部制御信号がそれぞれ入力される構成からなり、前記第１の内部制御信号に応じて前記複数の電源用トランジスタを駆動させて前記高電位側内部電源を生成する第１の内部電源制御部とよりなり、
前記低電位側電源生成部は、
第２の基準電圧と前記低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、
前記低電位側外部電源と前記低電位側内部電源との間に複数の電源用トランジスタが並列接続され、前記複数の電源用トランジスタのゲートには前記第２の電圧比較部が出力した前記第２の内部制御信号がそれぞれ入力される構成からなり、前記第２の内部制御信号に応じて前記複数の電源用トランジスタを駆動させて前記低電位側内部電源を生成する第２の内部電源制御部とよりなり、
前記第１、および第２の電圧比較部は、入力された設定信号に基づいて、前記複数の電源用トランジスタを停止させ、高電位側外部電源と高電位側内部電源、および低電位側外部電源と低電位側内部電源とをそれぞれ電気的に分離し、
前記高電位側電源生成部は、
前記高電位側内部電源と低電位側外部電源との間に接続され、前記第１の電圧比較部が制御信号に基づいて高電位側外部電源と高電位側内部電源とを電気的に分離した際に、導通する第１のトランジスタを備え、
前記低電位側電源生成部は、
前記低電位側内部電源と低電位側外部電源との間に接続され、前記第２の電圧比較部が制御信号に基づいて低電位側外部電源と低電位側内部電源とを電気的に分離した際に、導通する第２のトランジスタを備えたことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記高電位側電源生成部が、
第１の基準電圧と前記高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、
前記第１の電圧比較部から出力される第１の内部制御信号に応じて、任意のデューティ比のパルス信号を生成する第１のデューティ制御回路と、前記高電位側外部電源と前記高電位側内部電源との間に並列接続され、前記第１のデューティ制御回路が出力したパルス信号がゲートにそれぞれ入力される複数の電源用トランジスタとを設けた第１の内部電源制御部とからなり、
前記第１の内部電源制御部は、前記パルス信号に応じて前記複数の電源用トランジスタを駆動させて前記高電位側内部電源を生成し、
前記低電位側電源生成部が、
第２の基準電圧と前記低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、
前記第２の電圧比較部から出力される第２の内部制御信号に応じて、任意のデューティ比のパルス信号を生成する第２のデューティ制御回路と、前記低電位側外部電源と前記低電位側内部電源との間に並列接続され、前記第２のデューティ制御回路が出力したパルス信号がゲートにそれぞれ入力される複数の電源用トランジスタとを設けた第２の内部電源制御部とからなり、
前記第２の内部電源制御部は、前記パルス信号に応じて前記複数の電源用トランジスタを駆動させて前記低電位側内部電源を生成することを特徴とする半導体集積回路装置。 - 請求項１または２記載の半導体集積回路装置において、
前記内部電源電圧生成手段が生成した内部電源電圧間に電源間容量となる静電容量素子を設けたことを特徴とする半導体集積回路装置。 - 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記第１の内部電源制御部、前記第２の内部電源制御部、ならびに前記静電容量素子をそれぞれ複数設け、半導体チップに分散して配置したことを特徴とする半導体集積回路装置。 - 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記第１、および第２の基準電圧を生成する基準電圧生成部を設けたことを特徴とする半導体集積回路装置。 - 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記レベルシフト手段は、
前記論理回路から出力された内部電源電圧レベルの信号振幅を、外部電源電圧レベルの信号振幅に変換する第１のレベルシフト部と、
外部から入力された外部電源電圧レベルの信号振幅を前記論理回路が動作する内部電源電圧レベルの信号振幅に変換する第２のレベルシフト部とよりなることを特徴とする半導体集積回路装置。 - 外部入力される外部電源電圧から、論理回路が動作する内部電源電圧を生成する内部電源電圧生成手段を備えた半導体集積回路装置と、
前記半導体集積回路装置を搭載する電子部品搭載基板とを用いて構成され、
前記内部電源電圧生成手段は、
前記電子部品搭載基板に形成された電源配線を介して供給された外部電源電圧の高電位側外部電源から、高電位側内部電源を生成する高電位側電源生成部と、
前記電子部品搭載基板に形成された電源配線を介して供給された外部電源電圧の低電位側外部電源から、低電位側内部電源を生成する低電位側電源生成部とよりなり、
前記高電位側電源生成部、および前記低電位側電源生成部が生成した高電位側内部電源と低電位側内部電源とを内部電源電圧とし前記論理回路に供給し、
前記高電位側電源生成部は、
第１の基準電圧と前記高電位側電源生成部が生成した高電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第１の内部制御信号を出力する第１の電圧比較部と、
前記高電位側外部電源と前記高電位側内部電源との間に複数の電源用トランジスタが並列接続され、前記複数の電源用トランジスタのゲートには前記第１の電圧比較部が出力した第１の内部制御信号がそれぞれ入力される構成からなり、前記第１の内部制御信号に応じて前記複数の電源用トランジスタを駆動させて前記高電位側内部電源を生成する第１の内部電源制御部とよりなり、
前記低電位側電源生成部は、
第２の基準電圧と前記低電位側電源生成部が生成した低電位側内部電源との電圧レベルを比較し、その電圧レベルの差分に応じて電圧を変化させる第２の内部制御信号を出力する第２の電圧比較部と、
前記低電位側外部電源と前記低電位側内部電源との間に複数の電源用トランジスタが並列接続され、前記複数の電源用トランジスタのゲートには前記第２の電圧比較部が出力した第２の内部制御信号がそれぞれ入力される構成からなり、前記第２の内部制御信号に応じて前記複数の電源用トランジスタを駆動させて前記低電位側内部電源を生成する第２の内部電源制御部とよりなり、
前記第１、および第２の電圧比較部は、入力された設定信号に基づいて、前記複数の電源用トランジスタを停止させ、高電位側外部電源と高電位側内部電源、および低電位側外部電源と低電位側内部電源とをそれぞれ電気的に分離し、
前記高電位側電源生成部は、
前記高電位側内部電源と低電位側外部電源との間に接続され、前記第１の電圧比較部が制御信号に基づいて高電位側外部電源と高電位側内部電源とを電気的に分離した際に、導通する第１のトランジスタを備え、
前記低電位側電源生成部は、
前記低電位側内部電源と低電位側外部電源との間に接続され、前記第２の電圧比較部が制御信号に基づいて低電位側外部電源と低電位側内部電源とを電気的に分離した際に、導通する第２のトランジスタを備えたことを特徴とする電子システム。
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