JPWO2013038583A1 - 半導体装置およびそれを備えた電源システム - Google Patents

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Abstract

半導体装置（４０）において、抵抗分圧回路（４３）は、供給配線（４１）とアナログ制御信号（ＡＦＢ）の出力ノード（ＮＤ）とを接続する第１の抵抗素子（４３１）と、出力ノード（ＮＤ）とグランドとを接続する第２の抵抗素子（４３２）と、制御回路（４７）によってオンオフされる第１のスイッチング素子（４３３）と、供給配線（４１）の電圧と同じ大きさの電圧を受けてオンする第２のスイッチング素子（４３４）とを有し、制御回路（４７）は、電源電圧（ＶＤＤ）が所定の電圧になるまでは、第１のスイッチング素子（４３３）をオンし、その後、第１のスイッチング素子（４３３）をオンオフする。

Description

本発明は、半導体装置に関し、特に、電源電圧を動的に制御する技術に関する。
従来、電源システムとして、所定の出力電圧を得るために、出力電圧をフィードバック制御しているものがある。図１１に示す電源システムは、出力回路、フィードバック回路およびＰＷＭ変調回路を備えている。この電源システムは、出力回路からの出力電圧Ｖｏｕｔをフィードバック回路で分圧し、フィードバック回路から出力された電圧Ｖｃ（誤差信号）をＰＷＭ（Pulse Width Modulation）変調回路にフィードバックする構成となっている（例えば、非特許文献１の図３参照）。
この電源システムでは、出力電圧Ｖｏｕｔが所定の電圧よりも高い場合には、誤差信号Ｖｃは低くなり、出力電圧Ｖｏｕｔが所定の電圧よりも低い場合には、誤差信号Ｖｃは高くなる。そして、誤差信号ＶｃがＰＷＭ変調回路に入力され、誤差信号Ｖｃの値に応じたオンタイムＴｏｎを有するパルス信号によって、出力電圧Ｖｏｕｔが所定の電圧となるように制御され、出力電圧Ｖｏｕｔが定常状態となる。
また、出力電圧Ｖｏｕｔを２つの抵抗素子を用いて分圧している電源システムもある（例えば、非特許文献２のＦｉｇｕｒｅ１参照）。
電源システムでは、各回路の製造ばらつきなどに起因して、各回路の入出力電圧にばらつきが生じる。図１１に示すフィードバック回路の分圧比は固定であるため、フィードバック回路への入力電圧が変動すると、誤差信号Ｖｃも変動してしまう。その結果、所定の出力電圧Ｖｏｕｔを得るのに時間がかかることになるため、電源システムにおける電源制御の応答性が悪くなる。これにより、出力電圧Ｖｏｕｔを電源電圧として動作する回路の動作特性が低下してしまう。
坂本和秀、「第４回：小型と低電圧を両立，ＥＣＭ制御のスイッチング・レギュレータ」、日経エレクトロニクス、日経ＢＰ社、２００９年５月１８日、ｎｏ１００４、ｐ．１１２−１１７ Bob Bell and David Pace,'Buck Regulator Topologies for Wide Input/Output Voltage Differentials', [online]. National Semivconductor, 2006, [retrieved on 2011-08-29]. Retrieved from the Internet: <URL:http://www.national.com/assets/en/appnotes/national_power_designer111.pdf>.
上述した問題を解決するための１つの手法として、図１１に示すフィードバック回路の分圧比を可変とすることが考えられる。例えば、抵抗Ｒにスイッチング素子を並列接続し、このスイッチング素子をオンオフ制御すればよい。
ところが、スイッチング素子を単にオンオフ制御するだけでは以下のような課題が生じる。スイッチング素子にはオン抵抗が存在し、そのオン抵抗は、スイッチング素子の両端に印加される電圧、つまり出力電圧Ｖｏｕｔによって変化する。例えば、電源システムが起動してから出力電圧Ｖｏｕｔが所定の電圧になるまでの立ち上がり期間において、スイッチング素子をオンすると、そのオン抵抗の変動により、誤差信号Ｖｃが過渡的に変化する。これにより、出力電圧Ｖｏｕｔ、つまり電源電圧は、図１２に示すように歪んだ特性を示す。なお、図１２において、実線は実際の電源電圧特性を示し、破線は電源電圧の期待特性を示す。電源システムを構成する各回路の設計次第では、電源電圧のリンギングや発振が生じることもある。このような電源電圧の変動によって、電源システムが正常に起動しなくなったり、周辺デバイスの動作が不安定となってしまう。
かかる点に鑑みて、本発明は、定常状態において電源電圧を動的に制御しつつ、電源電圧の安定した立ち上がりを可能とする半導体装置を提供することを課題とする。
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体装置は、電源電圧が供給される供給配線と、供給配線とグランドとの間に接続され、電源電圧を抵抗によって分圧し、当該分圧した電圧をアナログ制御信号として電源装置に出力する抵抗分圧回路と、抵抗分圧回路における分圧比を制御する制御回路とを備えている。そして、抵抗分圧回路は、供給配線とアナログ制御信号の出力ノードとを接続する少なくとも１つの第１の抵抗素子と、出力ノードとグランドとを接続する少なくとも１つの第２の抵抗素子と、第１の抵抗素子の少なくとも１つに並列に接続され、制御回路の出力を受けてオンオフ制御される少なくとも１つの第１のスイッチング素子と、第２の抵抗素子の少なくとも１つに並列に接続され、供給配線の電圧と同じ大きさの電圧を受けてオン制御される第２のスイッチング素子とを有している。制御回路は、電源電圧が立ち上がってから所定の電圧になるまでは、第１のスイッチング素子の少なくとも１つをオン制御し、電源電圧が所定の電圧になった後に、第１のスイッチング素子のオンオフ制御を開始する。
これによると、抵抗分圧回路は、制御回路の出力に基づいて供給配線の電圧を分圧し、分圧した電圧を電源装置にフィードバックする。そして、フィードバックされたアナログ制御信号に応じた大きさの電源電圧が供給配線に出力される。抵抗分圧回路は、第１および第２のスイッチング素子を備えており、制御回路の出力による第１のスイッチング素子のオンオフにより、供給配線とアナログ制御信号の出力ノードとの間の第１の経路の抵抗値が可変に構成されている。第２のスイッチング素子は、電源電圧と同じ大きさの電圧によってオンされている。制御回路は、電源電圧が所定の電圧になるまで、第１のスイッチング素子をオンしている。つまり、電源電圧が所定の電圧になるまで、第１および第２のスイッチング素子はオンしている。
ここで、例えば、第２のスイッチング素子を省略し、電源電圧が所定の電圧になるまで、第１のスイッチング素子をオンする場合を想定する。第１のスイッチング素子のオン抵抗は電源電圧に応じて変化するため、第１の経路の抵抗値は変化する。したがって、電源電圧が所定の電圧になるまでの期間において、アナログ制御信号は過渡的に変化する。これにより、電源電圧は、図１２の実線で示すようにゆがんで上昇するようになるため不安定となる。この現象は、第１のスイッチング素子を省略し、第２のスイッチング素子をオンする場合でも同様に起こりうる。
これに対して、本発明では、電源電圧が所定の電圧になるまで、第１および第２のスイッチング素子をともにオンすることで、一方のスイッチング素子のオン抵抗の変化によるアナログ制御信号の変化を相殺することできる。つまり、電源電圧を安定して立ち上げることができる。
電源電圧が所定の電圧になってからは、第１のスイッチング素子をオンオフすることで、第１の経路の抵抗値を調整することができるため、アナログ制御信号を動的に制御でき、それにより、定常状態における電源電圧の動的な制御が可能となる。
また、上記半導体装置は、供給配線の電圧を検出する電圧検出回路を備えていてもよい。この場合、制御回路は、電圧検出回路の検出結果に基づいて第１のスイッチング素子をオンオフ制御すればよい。
また、上記半導体装置において、第１のスイッチング素子のオン抵抗特性と、第２のスイッチング素子のオン抵抗特性とは等しいことが好ましい。
あるいは、アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体装置は、電源電圧が供給される供給配線と、供給配線とグランドとの間に接続され、電源電圧を抵抗によって分圧し、当該分圧した電圧をアナログ制御信号として電源装置に出力する抵抗分圧回路と、抵抗分圧回路における分圧比を制御する制御回路とを備えている。そして、抵抗分圧回路は、供給配線とアナログ制御信号の出力ノードとを接続する少なくとも１つの第１の抵抗素子と、出力ノードとグランドとを接続する少なくとも１つの第２の抵抗素子と、第１および第２の抵抗素子のいずれか一方の抵抗素子、またはそれぞれの抵抗素子の、少なくとも１つに並列に接続され、制御回路の出力を受けてオンオフ制御される少なくとも１つの第１のスイッチング素子とを有している。制御回路は、電源電圧が立ち上がってから所定の電圧になるまでは、第１のスイッチング素子の全てをオフ制御し、電源電圧が所定の電圧になった後に、第１のスイッチング素子のオンオフ制御を開始する。
これによると、電源電圧が所定の電圧になるまで全ての第１のスイッチング素子はオフしているため、供給配線と出力ノードとの間の抵抗値、および出力ノードとグランドとの間の抵抗値は一定である。したがって、アナログ制御信号および電源電圧を安定して立ち上げることができる。そして、電源電圧が所定の電圧になってから、第１のスイッチング素子をオンオフすることで、定常状態における電源電圧の動的な制御が可能となる。
また、上記半導体装置は、供給配線の電圧を検出する電圧検出回路を備えていてもよい。この場合、制御回路は、電圧検出回路の検出結果に基づいて第１のスイッチング素子をオンオフ制御すればよい。
本発明によると、定常状態において電源電圧を動的に制御しつつ、電源電圧の安定した立ち上がりを可能とする半導体装置を提供することができる。
図１は、第１の実施形態に係る半導体装置を備えた電源システムの構成図である。 図２は、第１の実施形態に係る半導体装置における電圧および抵抗の変化を説明するための図である。 図３は、ＰＭＯＳトランジスタのオン抵抗特性を示すグラフである。 図４は、図１のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのオン抵抗特性を示すグラフである。 図５は、図１の抵抗分圧回路の変形例および制御回路の構成例である。 図６は、第２の実施形態に係る半導体装置を備えた電源システムの構成図である。 図７は、第２の実施形態に係る半導体装置における電圧の変化を説明するための図である。 図８は、図６の抵抗分圧回路の変形例を示す構成図である。 図９は、図６の半導体装置の変形例を示す構成図である。 図１０は、図６の半導体装置の別の変形例を示す構成図である。 図１１は、従来の電源システムの構成図である。 図１２は、電源電圧の立ち上がり時間と電源電圧の変化との関係を示すグラフである。
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体装置を備えた電源システムの構成図である。電源システム１０は、電源装置３０と、半導体装置４０と、機能素子５０とを備えている。
電源装置３０は、半導体装置４０からのフィードバック電圧であるアナログ制御信号ＡＦＢを受けて、アナログ制御信号ＡＦＢに応じた大きさの電源電圧ＶＤＤを生成する電源ＩＣ３１を備えている。電源ＩＣ（Integrated Circuit）３１は、アナログ信号を受けて、電圧を生成するものであればよく、例えばスイッチングレギュレータやリニアレギュレータで構成することができる。電源電圧ＶＤＤは、半導体装置４０および機能素子５０に供給される。機能素子５０は、ＬＳＩ（Large Scale Integration）や液晶パネルなどであり、電源電圧ＶＤＤを受けて動作するものであればよい。
半導体装置４０は、電源電圧ＶＤＤが供給される供給配線４１と、抵抗分圧回路４３と、電圧検出回路４５と、制御回路４７とを備えている。
抵抗分圧回路４３は、供給配線４１とグランドとの間に設けられており、供給配線４１の電圧を分圧する。そして、分圧した電圧をアナログ制御信号ＡＦＢとして、出力ノードＮＤから電源装置３０に出力する。
抵抗分圧回路４３は、例えば、第１の抵抗素子としての４つの抵抗素子４３１と、第２の抵抗素子としての２つの抵抗素子４３２と、第１のスイッチング素子としてのＰＭＯＳトランジスタ４３３と、第２のスイッチング素子としてのＮＭＯＳトランジスタ４３４とで構成される。
抵抗素子４３１は、互いに直列接続されており、供給配線４１と出力ノードＮＤとを接続する第１の経路４３５に設けられている。なお、抵抗素子４３１は、並列接続されていてもよく、ラダー状に接続されていてもよい。つまり、抵抗素子４３１によって、供給配線４１と出力ノードＮＤとが接続されていればよい。したがって、１つの抵抗素子４３１が第１の経路４３５に設けられていてもよい。
抵抗素子４３２は、互いに直列接続されており、出力ノードＮＤとグランドとを接続する第２の経路４３６に設けられている。抵抗素子４３２は、並列接続されていてもよく、ラダー状に接続されていてもよい。つまり、抵抗素子４３２によって、出力ノードＮＤとグランドとが接続されていればよい。したがって、１つの抵抗素子４３２が第２の経路４３６に設けられていてもよい。
ＰＭＯＳトランジスタ４３３のソースは、供給配線４１に接続され、ドレインは、供給配線４１から見て、２番目および３番目の抵抗素子４３１の間に接続されている。また、ＰＭＯＳトランジスタ４３３のゲートには、制御回路４７から出力される制御信号Ｓｃｔｒｌが供給される。なお、ＰＭＯＳトランジスタ４３３は、少なくとも１つの抵抗素子４３１に並列接続されていればよい。
ＮＭＯＳトランジスタ４３４のソースは、グランドに接続され、ドレインは、グランドから見て１番目および２番目の抵抗素子４３２の間に接続されている。また、ＮＭＯＳトランジスタ４３４のゲートには、供給配線４１が接続されている。これにより、ＮＭＯＳトランジスタ４３４は、供給配線４１に供給される電源電圧ＶＤＤがグランドレベルよりも高くなればオンする。なお、ＮＭＯＳトランジスタ４３４は、複数の抵抗素子４３２に並列接続されていてもよい。また、供給配線４１とＮＭＯＳトランジスタ４３４のゲートとの間には、他の回路が接続されていてもよく、ＮＭＯＳトランジスタ４３４のゲートに、供給配線４１の電圧と同じ大きさの電圧が供給される構成であればよい。
このように、抵抗分圧回路４３における分圧比は、抵抗素子４３１とＰＭＯＳトランジスタ４３３とで構成される第１の経路４３５の抵抗値、および抵抗素子４３２とＮＭＯＳトランジスタ４３４とで構成される第２の経路４３６の抵抗値を調整することで、可変となっている。
電圧検出回路４５は、供給配線４１の電圧を検出する。制御回路４７は、電圧検出回路４５の検出結果に従って、ＬレベルまたはＨレベルの制御信号Ｓｃｔｒｌを出力して、ＰＭＯＳトランジスタ４３３をオンオフする。なお、電源システム１０が起動してから電源電圧ＶＤＤが所定の電圧になるまで、電圧検出回路４５は機能しなくてもよい。
制御回路４７は、電源電圧ＶＤＤが立ち上がってから、所定の電圧として、例えば、機能素子５０の動作に必要な電圧になるまでＰＭＯＳトランジスタ４３３をオンする。つまり、Ｌレベルの制御信号Ｓｃｔｒｌを出力する。そして、電源電圧ＶＤＤが所定の電圧である定常状態のとき、ＬレベルまたはＨレベルの制御信号Ｓｃｔｒｌを出力して、定常状態を維持するように、第１および第２の経路４３５，４３６の抵抗比を制御する。定常状態では、例えば、電源電圧ＶＤＤは１．２Ｖ程度であり、アナログ制御信号ＡＦＢは０．７Ｖ程度である。
具体的に、機能素子５０が高負荷状態になること等によって、電源電圧ＶＤＤが所定の電圧から低下すると、制御回路４７はＨレベルの制御信号Ｓｃｔｒｌを出力してＰＭＯＳトランジスタ４３３をオフする。これにより、第１の経路４３５の抵抗値が大きくなってアナログ制御信号ＡＦＢの電圧値が低下するため、電源装置３０から出力される電源電圧ＶＤＤが所定の電圧に戻る。なお、制御回路４７は、後述するリセット信号Ｒｓｔに基づいて、電源電圧ＶＤＤが所定の電圧になったか否かを判断すればよい。
次に、本実施形態に係る半導体装置４０による電源電圧ＶＤＤの制御動作について、図２を参照して説明する。なお、図２では、本実施形態に係る電圧および抵抗の変化を実線で示している。
電源システム１０が動作を開始すると、電源装置３０から出力される電源電圧ＶＤＤ、つまり供給配線４１の電圧が上昇する。これにより、アナログ制御信号ＡＦＢも徐々に上昇する。
電源電圧ＶＤＤが立ち上がってから所定の電圧になる時刻ｔ１までは、ＰＭＯＳトランジスタ４３３のゲート電圧はＬレベルであるため、ＰＭＯＳトランジスタ４３３はオンしている。また、供給配線４１の電圧が上昇することによってＮＭＯＳトランジスタ４３４もオンしている。ここで、一般に、トランジスタにはオン抵抗が存在し、このオン抵抗は、ドレイン−ソース間電圧が変化することによって変動する。
図３は、ＰＭＯＳトランジスタのオン抵抗特性を示すグラフである。図３に示すように、ＰＭＯＳトランジスタのオン抵抗は、ドレイン電圧Ｖｄｓによって変化する。そのため、図２に示すように、第１の経路４３５の抵抗値は、電源電圧ＶＤＤの上昇に伴って歪むように変化する。
本実施形態では、ＰＭＯＳトランジスタ４３３およびＮＭＯＳトランジスタ４３４は、図４に示すようなオン抵抗特性を有しているものとする。つまり、同じ電源電圧ＶＤＤに対する、ＰＭＯＳトランジスタ４３３のオン抵抗値とＮＭＯＳトランジスタ４３４のオン抵抗値とは等しい。例えば、ＮＭＯＳトランジスタ４３４のゲート幅を、ＰＭＯＳトランジスタ４３３のゲート幅の約半分にすればよい。
これにより、図２に示すように、第２の経路４３６の抵抗値は、第１の経路４３５の抵抗値と同様に変化する。第１および第２の経路４３５，４３６の抵抗値が同様に変化することで、アナログ制御信号ＡＦＢは安定し、それによって、電源電圧ＶＤＤも安定して上昇する。
例えば、抵抗分圧回路４３の分圧比を制御する構成として、図１の構成からＮＭＯＳトランジスタ４３４を省略した場合、図２に示す第２の経路４３６の抵抗値は変化しないため、破線で示すような波形となる。この場合、図２に示すアナログ制御信号ＡＦＢの波形は、破線のように歪んでしまうため、電源電圧ＶＤＤも破線のような波形となる。つまり、電源電圧ＶＤＤが不安定になってしまう。これにより、電源システム１０が正常に起動しなくなったり、機能素子５０などが誤動作するおそれがある。
これに対して、本実施形態では、上述したように、電源電圧ＶＤＤが上昇し始めてから所定の電圧になるまでの立ち上げ期間（図２のＶＤＤの上昇開始時刻から時刻ｔ１までの期間）において、ＰＭＯＳトランジスタ４３３およびＮＭＯＳトランジスタ４３４をオンしている。そのため、第１の経路４３５の抵抗値の変化によるアナログ制御信号ＡＦＢの歪みが、第２の経路４３６の抵抗値の変化によって相殺されるようになる。したがって、電源電圧ＶＤＤは図２の実線で示すように安定して立ち上がる。
そして、時刻ｔ１以降は、電源電圧ＶＤＤは定常状態となり、供給配線４１の電圧に応じて、ＰＭＯＳトランジスタ４３３のゲート電圧がＬレベルまたはＨレベルに制御される。これにより、第１の経路４３５の抵抗値を制御できるため、電源電圧ＶＤＤを動的に調整することができる。
以上、本実施形態によると、電源電圧ＶＤＤの立ち上げ期間において、ＰＭＯＳトランジスタ４３３およびＮＭＯＳトランジスタ４３４をともにオンしているため、ＰＭＯＳトランジスタ４３３のオン抵抗の変化に起因するフィードバック電圧の歪みが、ＮＭＯＳトランジスタ４３４のオン抵抗の変化によって補正される。これにより、電源電圧ＶＤＤの立ち上がりが安定する。また、電源電圧ＶＤＤの定常状態における動的な制御が可能となるため、電源制御の応答性が良好となり、機能素子５０の動作特性が向上する。
−変形例−
図５は、第１の実施形態の抵抗分圧回路の変形例、および制御回路の構成例である。図１および図５における共通の符号は、同一の構成要素を示す。
図５に示すように、抵抗分圧回路４３は、複数のＰＭＯＳトランジスタ４３３＿１〜４３３＿ｎ、および複数のＮＭＯＳトランジスタ４３４＿１〜４３４＿ｎを備えていてもよい。第１のスイッチング素子としてのＰＭＯＳトランジスタ４３３＿２のゲートには制御信号Ｓｃｔｒｌ１が供給され、第３のスイッチング素子としてのＰＭＯＳトランジスタ４３３＿１，４３３＿ｍ，４３３＿ｎのゲートには、制御信号Ｓｃｔｒｌ２が供給される。第２のスイッチング素子としてのＮＭＯＳトランジスタ４３４＿ｍのゲートには、供給配線４１の電圧と同じ大きさの電圧が供給される。また、第４のスイッチング素子としてのＮＭＯＳトランジスタ４３４＿１，４３４＿２，４３４＿ｎのゲートには、制御信号Ｓｃｔｒｌ１が供給される。
制御回路４７は、複数のＮＡＮＤおよび複数のＮＯＲなどの論理回路を備えている。論理回路には、リセット信号Ｒｓｔと内部信号とが入力される。つまり、制御信号Ｓｃｔｒｌ１，Ｓｃｔｒｌ２は、内部信号とリセット信号Ｒｓｔとが論理合成された結果の信号である。電源電圧ＶＤＤの立ち上がり期間において、リセット信号Ｒｓｔはインアクティブ（例えばＬレベル）であり、内部信号はＨレベルである。
制御回路４７を図５のように構成することで、電源電圧ＶＤＤの立ち上がり期間において、ＰＭＯＳトランジスタ４３３＿２はオンするが、ＰＭＯＳトランジスタ４３３＿１，４３３＿ｍ，４３３＿ｎはオフする。また、ＮＭＯＳトランジスタ４３４＿ｍはオンするが、制御信号Ｓｃｔｒｌ１によってＮＭＯＳトランジスタ４３４＿１，４３４＿２，４３４＿ｎはオフする。
そして、電源電圧ＶＤＤが立ち上がると、論理回路には、アクティブ（Ｈレベル）であるリセット信号Ｒｓｔが入力されるため、内部信号の論理レベルに応じた電源制御が可能となる。例えば、電圧検出回路４５（図１参照）の検出結果に基づいて、内部信号を生成するようにしてもよい。
以上のように、複数のトランジスタを用いることで、第１の経路４３５の抵抗値の微調整が可能となるため、定常状態において、高分解能の電源制御が可能となる。
なお、本実施形態に係る半導体装置において、１つの抵抗素子４３１につき、１つのＰＭＯＳトランジスタ４３３を並列接続してもよく、１つの抵抗素子４３２につき、１つのＮＭＯＳトランジスタ４３４を並列接続してもよい。また、第１および第２の経路４３５，４３６に挿入された複数のトランジスタを制御回路４７によって独立して制御してもよい。
また、ＰＭＯＳトランジスタ４３３およびＮＭＯＳトランジスタ４３４の個数は異なっていてもよい。例えば、電源電圧ＶＤＤの立ち上がり期間において、２つのＰＭＯＳトランジスタ４３３をオンする場合、これらＰＭＯＳトランジスタ４３３のオン抵抗値に相当するオン抵抗値を有するＮＭＯＳトランジスタ４３４を１つ設け、そのＮＭＯＳトランジスタ４３４をオンしてもよい。
このようにすれば、２つのＰＭＯＳトランジスタ４３３を第１の経路４３５に挿入した場合であっても、１つのＮＭＯＳトランジスタ４３４を第２の経路４３６に挿入すればよいため、半導体装置４０の回路規模が増大するのを抑制することができる。
また、図１に示す半導体装置において、ＮＭＯＳトランジスタ４３４のゲートに、制御信号Ｓｃｔｒｌを供給して、上述したような制御を行うようにしてもよい。
＜第２の実施形態＞
図６は、第２の実施形態に係る半導体装置を備えた電源システムの構成図である。なお、図１および図６における共通の符号は、同一の構成要素を示す。本実施形態では、第２のスイッチング素子としてのＰＭＯＳトランジスタ４３７のゲートに、制御信号Ｓｃｔｒｌ１を供給し、第３のスイッチング素子としてのＮＭＯＳトランジスタ４３８のゲートに、制御信号Ｓｃｔｒｌ２を供給している。
制御回路４７は、電源電圧ＶＤＤが所定の電圧に立ち上がるまでは、ＰＭＯＳトランジスタ４３７のゲートにＨレベルの制御信号Ｓｃｔｒｌ１を、ＮＭＯＳトランジスタ４３８のゲートにＬレベルの制御信号Ｓｃｔｒｌ２を供給する。そして、電源電圧ＶＤＤが所定の電圧になると、電圧検出回路４５の検出結果に応じて、ＨレベルまたはＬレベルの制御信号Ｓｃｔｒｌ１，Ｓｃｔｒｌ２を出力する。
具体的に、図７に示すように、電源電圧ＶＤＤが立ち上がってから所定の電圧になる時刻ｔ１まで、ＰＭＯＳトランジスタ４３７のゲート電圧はＨレベルであるため、ＰＭＯＳトランジスタ４３７はオフしている。また、ＮＭＯＳトランジスタ４３８のゲート電圧はＬレベルであるため、ＮＭＯＳトランジスタ４３８はオフしている。
時刻ｔ１以降、ＰＭＯＳトランジスタ４３７のゲート電圧は、電圧検出回路４５の検出結果に応じて、ＬレベルまたはＨレベルに制御される。また、ＮＭＯＳトランジスタ４３８のゲート電圧はＨレベルとなる。
以上、本実施形態によると、電源電圧ＶＤＤの立ち上がり期間において、ＰＭＯＳトランジスタ４３７およびＮＭＯＳトランジスタ４３８をそれぞれオフすることで、これらトランジスタのオン抵抗の影響を無視することができる。すなわち、電源電圧ＶＤＤの立ち上がり期間において、第１および第２の経路４３５，４３６の抵抗値は一定となるため、アナログ制御信号ＡＦＢ、および電源電圧ＶＤＤが歪むことなく、安定して上昇する。
そして、電源電圧ＶＤＤが所定の電圧になった後に、ＰＭＯＳトランジスタ４３７のオンオフにより、第１の経路４３５の抵抗値が調整できるため、電源電圧ＶＤＤの動的な制御が可能となる。
なお、電源電圧ＶＤＤが所定の電圧になってから、ＮＭＯＳトランジスタ４３８をオンオフして、第２の経路４３６の抵抗値を調整してもよい。
また、ＰＭＯＳトランジスタ４３７およびＮＭＯＳトランジスタ４３８を複数設けてもよく、その個数は任意である。
図８は、ＰＭＯＳトランジスタ４３７およびＮＭＯＳトランジスタ４３８を複数設けた場合の構成例である。
図８に示すように抵抗分圧回路４３を構成した場合、電源電圧ＶＤＤの立ち上がり期間において、ＰＭＯＳトランジスタ４３７＿１〜４３７＿ｎおよびＮＭＯＳトランジスタ４３８＿１〜４３８＿ｎを全てオフすればよい。そして、電源電圧ＶＤＤが所定の電圧になった後に、ＰＭＯＳトランジスタ４３７＿１〜４３７＿ｎ、およびＮＭＯＳトランジスタ４３８＿１〜４３８＿ｎの少なくとも１つをオンオフすればよい。
このように複数のトランジスタを用いることで第１および第２の経路４３５，４３６の抵抗値を細かく制御できるため、高分解能の電源制御を実現することができる。
なお、図６に示す半導体装置４０において、ＰＭＯＳトランジスタ４３７およびＮＭＯＳトランジスタ４３８のいずれか一方を省略してもよい。
具体的に、図９は、図６に示す半導体装置４０からＮＭＯＳトランジスタ４３８を省略した場合の構成例を示す。図９に示す半導体装置４０では、電源電圧ＶＤＤの立ち上がり期間において、第１のスイッチング素子としてのＰＭＯＳトランジスタ４３７をオフすればよい。
また、図１０は、図６に示す半導体装置４０からＰＭＯＳトランジスタ４３７を省略した場合の構成例を示す。図１０に示す半導体装置４０では、電源電圧ＶＤＤの立ち上がり期間において、第１のスイッチング素子としてのＮＭＯＳトランジスタ４３８をオフすればよい。
以上のように、図９および図１０に示す半導体装置４０では、制御するトランジスタの個数が少なくて済むため、半導体装置４０の回路面積を縮小することができる。
なお、上記各実施形態において、電源電圧ＶＤＤを立ち上げる場合について説明したが、電源電圧ＶＤＤを立ち下げるときに上述した制御を行ってもよい。
本発明に係る半導体装置では、電源電圧の安定した立ち上がりを実現しつつ、定常状態における動的な電源制御が可能であるため、当該半導体装置を用いた電源システムの高性能化に有用である。さらに、当該半導体装置は、回路面積が比較的小さくて済むため、小型化が求められる各種電子機器に有用である。
１０ 電源システム
３０ 電源装置
４０ 半導体装置
４１ 供給配線
４３ 抵抗分圧回路
４５ 電圧検出回路
４７ 制御回路
４３１ 抵抗素子（第１の抵抗素子）
４３２ 抵抗素子（第２の抵抗素子）
４３３，４３３＿２ ＰＭＯＳトランジスタ（第１のスイッチング素子）
４３４，４３４＿ｍ ＮＭＯＳトランジスタ（第２のスイッチング素子）
４３３＿１，４３３＿ｍ，４３３＿ｎ ＰＭＯＳトランジスタ（第３のスイッチング素子）
４３４＿１，４３４＿２，４３４＿ｎ ＮＭＯＳトランジスタ（第４のスイッチング素子）
４３７，４３７＿１〜４３７＿ｎ ＰＭＯＳトランジスタ（第１または第２のスイッチング素子）
４３８，４３８＿１〜４３８＿ｎ ＮＭＯＳトランジスタ（第１または第３のスイッチング素子）
ＡＦＢ アナログ制御信号
ＮＤ 出力ノード
Ｒｓｔ リセット信号
ＶＤＤ 電源電圧
坂本和秀、「第４回：小型と低電圧を両立，ＥＣＭ制御のスイッチング・レギュレータ」、日経エレクトロニクス、日経ＢＰ社、２００９年５月１８日、ｎｏ１００４、ｐ．１１２−１１７ Bob Bell and David Pace,'Buck Regulator Topologies for Wide Input/Output Voltage Differentials', [online]. National Semiconductor, 2006, [retrieved on 2011-08-29]. Retrieved from the Internet: <URL:http://www.national.com/assets/en/appnotes/national_power_designer111.pdf>.

Claims (11)

  1. アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体装置であって、
    前記電源電圧が供給される供給配線と、
    前記供給配線とグランドとの間に接続され、前記電源電圧を抵抗によって分圧し、当該分圧した電圧を前記アナログ制御信号として前記電源装置に出力する抵抗分圧回路と、
    前記抵抗分圧回路における分圧比を制御する制御回路とを備え、
    前記抵抗分圧回路は、
    前記供給配線と前記アナログ制御信号の出力ノードとを接続する少なくとも１つの第１の抵抗素子と、
    前記出力ノードと前記グランドとを接続する少なくとも１つの第２の抵抗素子と、
    前記第１の抵抗素子の少なくとも１つに並列に接続され、前記制御回路の出力を受けてオンオフ制御される少なくとも１つの第１のスイッチング素子と、
    前記第２の抵抗素子の少なくとも１つに並列に接続され、前記供給配線の電圧と同じ大きさの電圧を受けてオン制御される第２のスイッチング素子とを有するものであり、
    前記制御回路は、前記電源電圧が立ち上がってから所定の電圧になるまでは、前記第１のスイッチング素子の少なくとも１つをオン制御し、前記電源電圧が前記所定の電圧になった後に、前記第１のスイッチング素子のオンオフ制御を開始する
    ことを特徴とする半導体装置。
  2. 請求項１の半導体装置において、
    前記抵抗分圧回路は、
    前記第１の抵抗素子の少なくとも１つに並列に接続され、前記制御回路の出力を受けてオンオフ制御される第３のスイッチング素子と、
    前記第２の抵抗素子の少なくとも１つに並列に接続され、前記制御回路の出力を受けてオンオフ制御される第４のスイッチング素子とを有するものであり、
    前記制御回路は、前記電源電圧が立ち上がってから前記所定の電圧になるまでは、前記第３および第４のスイッチング素子をともにオフ制御し、前記電源電圧が前記所定の電圧になった後に、前記第３のスイッチング素子のオンオフ制御を開始する
    ことを特徴とする半導体装置。
  3. 請求項１の半導体装置において、
    前記供給配線の電圧を検出する電圧検出回路を備え、
    前記制御回路は、前記電圧検出回路の検出結果に基づいて前記第１のスイッチング素子をオンオフ制御する
    ことを特徴とする半導体装置。
  4. 請求項１の半導体装置において、
    前記制御回路は、前記電源電圧が立ち上がってから前記所定の電圧になるまではインアクティブであり、前記所定の電圧になるとアクティブになるリセット信号を受け、前記リセット信号がインアクティブであるとき、前記第１のスイッチング素子をオン制御する
    ことを特徴とする半導体装置。
  5. 請求項１の半導体装置において、
    前記第１のスイッチング素子のオン抵抗特性と、前記第２のスイッチング素子のオン抵抗特性とは等しい
    ことを特徴とする半導体装置。
  6. 請求項１の半導体装置において、
    前記第２のスイッチング素子は、ゲートが前記供給配線接続されたＮＭＯＳトランジスタである
    ことを特徴とする半導体装置。
  7. アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体装置であって、
    前記電源電圧が供給される供給配線と、
    前記供給配線とグランドとの間に接続され、前記電源電圧を抵抗によって分圧し、当該分圧した電圧を前記アナログ制御信号として前記電源装置に出力する抵抗分圧回路と、
    前記抵抗分圧回路における分圧比を制御する制御回路とを備え、
    前記抵抗分圧回路は、
    前記供給配線と前記アナログ制御信号の出力ノードとを接続する少なくとも１つの第１の抵抗素子と、
    前記出力ノードと前記グランドとを接続する少なくとも１つの第２の抵抗素子と、
    前記第１および第２の抵抗素子のいずれか一方の抵抗素子、またはそれぞれの抵抗素子の、少なくとも１つに並列に接続され、前記制御回路の出力を受けてオンオフ制御される少なくとも１つの第１のスイッチング素子とを有するものであり、
    前記制御回路は、前記電源電圧が立ち上がってから所定の電圧になるまでは、前記第１のスイッチング素子の全てをオフ制御し、前記電源電圧が前記所定の電圧になった後に、前記第１のスイッチング素子の少なくとも１つのオンオフ制御を開始する
    ことを特徴とする半導体装置。
  8. 請求項７の半導体装置において、
    前記抵抗分圧回路は、
    前記第１の抵抗素子の少なくとも１つに並列に接続され、前記制御回路の出力を受けてオンオフ制御される第２のスイッチング素子と、
    前記第２の抵抗素子の少なくとも１つに並列に接続され、前記制御回路の出力を受けてオンオフ制御される第３のスイッチング素子とを有しており、
    前記制御回路は、前記電源電圧が立ち上がってから所定の電圧になるまでは、前記第２および第３のスイッチング素子をともにオフ制御し、前記電源電圧が前記所定の電圧になった後に、前記第２および第３のスイッチング素子の少なくとも一方のオンオフ制御を開始する
    ことを特徴とする半導体装置。
  9. 請求項７の半導体装置において、
    前記供給配線の電圧を検出する電圧検出回路を備え、
    前記制御回路は、前記電圧検出回路の検出結果に基づいて前記第１のスイッチング素子をオンオフ制御する
    ことを特徴とする半導体装置。
  10. 請求項７の半導体装置において、
    前記制御回路は、前記電源電圧が立ち上がってから前記所定の電圧になるまではインアクティブであり、前記所定の電圧になるとアクティブになるリセット信号を受け、前記リセット信号がインアクティブであるとき、前記第１のスイッチング素子をオフ制御する
    ことを特徴とする半導体装置。
  11. 請求項１または７のうちいずれか１つの半導体装置と、
    前記電源装置とを備えている
    ことを特徴とする電源システム。
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