JPWO2007114379A1 - 可変遅延回路、試験装置および電子デバイス - Google Patents

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Abstract

入力信号を指定された遅延時間遅延させた出力信号を出力する可変遅延回路であって、遅延時間の設定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、電流制御用ＭＯＳトランジスタのソース−ドレインと並列に接続され、ドレイン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を当該可変遅延回路の出力端子との間に流すことにより、出力信号を出力電流に応じた時間遅延して出力する遅延素子とを備える可変遅延回路を提供する。

Description

本発明は、可変遅延回路、試験装置および電子デバイスに関する。特に本発明は、入力信号を指定された時間遅延させた出力信号を出力する可変遅延回路、当該可変遅延回路を備える試験装置および電子デバイスに関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００６−０９９３５９ 出願日 ２００６年３月３１日
従来、試験装置は、基準クロックを指定された時間遅延させたタイミング信号を出力する可変遅延回路を備える（例えば、特許文献１参照。）。特許文献１に開示された可変遅延回路は、例えばＭＯＳトランジスタによって遅延素子の電源電流を制御することにより、遅延時間を変更する。
国際公開第２００５／０６００９８号パンフレット
ところで、特許文献１に開示された可変遅延回路は、ＭＯＳトランジスタを飽和領域で動作させて、遅延素子の電源電流を制御するのが望ましい。これにより、可変遅延回路は、ＭＯＳトランジスタを電流源として動作させるので、遅延時間のリニアリティーを向上することができる。
ところが、近年、ＣＭＯＳ回路の電源電圧が低くなっているので、可変遅延回路は、ＭＯＳトランジスタのＶｄｓを大きくすることが困難となっている。また、可変遅延回路は、ＭＯＳトランジスタのＶｇｓを大きくしなければ、遅延素子に大電流を流すことができない。従って、低いＶｄｓにより遅延素子に大電流を流す場合、可変遅延回路は、ＭＯＳトランジスタを飽和領域で動作させることが困難となり、遅延時間のリニアリティーが低下する。
そこで本発明は、上記の課題を解決することのできる可変遅延回路、試験装置および電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第１形態においては、入力信号を指定された遅延時間遅延させた出力信号を出力する可変遅延回路であって、遅延時間の設定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、電流制御用ＭＯＳトランジスタのソース−ドレインと並列に接続され、ドレイン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を当該可変遅延回路の出力端子との間に流すことにより、出力信号を出力電流に応じた時間遅延して出力する遅延素子とを備える可変遅延回路を提供する。
遅延制御部は、遅延時間の設定値がより大きい場合により高くなる制御電圧である正側制御電圧と、遅延時間の設定値がより大きい場合により低くなる制御電圧である負側制御電圧とを出力し、ゲートに正側制御電圧を入力し、正側制御電圧に応じた正側ドレイン電流を出力する電流制御用ＭＯＳトランジスタである電流制御用ｐＭＯＳトランジスタと、ゲートに負側制御電圧を入力し、負側制御電圧に応じた負側ドレイン電流を出力する電流制御用ＭＯＳトランジスタである電流制御用ｎＭＯＳトランジスタと、電流制御用ｐＭＯＳトランジスタのソース−ドレインと並列に接続され、正側ドレイン電流の通常使用範囲内において、境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する正側補正電流を出力する補正部である正側補正部と、電流制御用ｎＭＯＳトランジスタのソース−ドレインと並列に接続され、負側ドレイン電流の通常使用範囲内において、境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する負側補正電流を出力する補正部である負側補正部とを備え、遅延素子は、入力信号に応じて出力信号の信号値を立ち上げる場合において、正側ドレイン電流に補正電流を加えた正側出力電流を当該可変遅延回路の出力端子から出力させることにより、出力信号の立ち上がりを正側出力電流に応じた時間遅延して出力し、入力信号に応じて出力信号の信号値を立ち下げる場合において、負側ドレイン電流に補正電流を加えた負側出力電流を当該可変遅延回路の出力端子から流入させることにより、出力信号の立ち下がりを負側出力電流に応じた時間遅延して出力してよい。
電流制御用ｐＭＯＳトランジスタは、ソースが正側の電源端子側に、ドレインが遅延素子の正側の電源入力端子側に接続され、電流制御用ｎＭＯＳトランジスタは、ソースが負側の電源端子側に、ドレインが遅延素子の負側の電源入力端子側に接続されてよい。電流制御用ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれは、ソースおよびドレインが遅延素子の出力端子と当該可変遅延回路の出力端子との間に接続されてよい。
可変遅延回路は、電流制御用ｐＭＯＳトランジスタのソース−ドレインと並列に接続され、電流制御用ｐＭＯＳトランジスタのドレイン側にゲートが接続されたダイオード接続型の追加ｐＭＯＳトランジスタと、電流制御用ｎＭＯＳトランジスタのソース−ドレインと並列に接続され、電流制御用ｎＭＯＳトランジスタのドレイン側にゲートが接続されたダイオード接続型の追加ｎＭＯＳトランジスタとを更に備えてよい。
正側補正部は、ソース−ドレインが互いに直列に接続され、一方のゲートに正側制御電圧が入力され他方のゲートに負側制御電圧が入力された２つのｐＭＯＳトランジスタを有し、直列に接続された２つのｐＭＯＳトランジスタと、電流制御用ｐＭＯＳトランジスタとが並列に接続されてよい。負側補正部は、ソース−ドレインが互いに直列に接続され、一方のゲートに負側制御電圧が入力され他方のゲートに正側制御電圧が入力された２つのｎＭＯＳトランジスタを有し、直列に接続された２つのｎＭＯＳトランジスタと、電流制御用ｎＭＯＳトランジスタとが並列に接続されてよい。
本発明の第２形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを成形して電子デバイスに供給する波形成形器と、波形成形器が、試験パターンを電子デバイスに供給するタイミングを制御するタイミング信号を出力するタイミング発生器とを備え、タイミング発生器は、試験パターンにより指定された、基準クロックを遅延させる遅延時間の指定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、電流制御用ＭＯＳトランジスタのソース−ドレインと並列に接続され、ドレイン電流の通常使用範囲内において、予め定められた境界電流より小さい範囲でドレイン電流が増加するにつれて単調増加し、境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を当該タイミング発生器の出力端子との間に流すことにより、基準クロックに対してタイミング信号を出力電流に応じた時間遅延して出力する遅延素子とを有する試験装置を提供する。
本発明の第３形態においては、電子デバイスであって、被試験回路と、被試験回路を試験する試験回路とを備え、試験回路は、被試験回路を試験するための試験パターンを生成するパターン発生器と、試験パターンを成形して被試験回路に供給する波形成形器と、波形成形器が、試験パターンを被試験回路に供給するタイミングを制御するタイミング信号を出力するタイミング発生器とを有し、タイミング発生器は、試験パターンにより指定された、基準クロックを遅延させる遅延時間の指定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、電流制御用ＭＯＳトランジスタのソース−ドレインと並列に接続され、ドレイン電流の通常使用範囲内において、予め定められた境界電流より小さい範囲でドレイン電流が増加するにつれて単調増加し、境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を当該タイミング発生器の出力端子との間に流すことにより、基準クロックに対してタイミング信号を出力電流に応じた時間遅延して出力する遅延素子とを含む電子デバイスを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係る試験装置１０の構成を電子デバイス１００とともに示す。 本発明の実施形態に係る可変遅延回路２０の構成の一例を示す。 可変遅延回路２０が入力する入力信号ＶＩＮおよび可変遅延回路２０が出力する出力信号ＶＯＵＴの一例を示す。 （Ａ）は電流制御用ＭＯＳトランジスタ３６の入力電圧（制御電圧ＢＰ、ＢＮ）および出力電流（ドレイン電流Ｉｄ）を示し、（Ｂ）は電流制御用ＭＯＳトランジスタ３６のソースドレイン間電圧Ｖｄｓ−ドレイン電流Ｉｄ特性および負荷直線の一例を示し、（Ｃ）は電流制御用ＭＯＳトランジスタ３６の制御電圧（ＢＰ、ＢＮ）−ドレイン電流Ｉｄ特性の一例を示す。 （Ａ）は正側補正部４６の構成の一例を電流制御用ｐＭＯＳトランジスタ４２とともに示し、（Ｂ）は負側補正部４８の構成の一例を電流制御用ｎＭＯＳトランジスタ４４とともに示す。 （Ａ）はドレイン電流Ｉｄに対する正側制御電圧ＢＰの変化およびドレイン電流Ｉｄに対する負側制御電圧ＢＮの変化の一例を示し、（Ｂ）は図５に示した正側補正部４６および負側補正部４８により流される補正電流Ｉｃの一例を示す。 制御電圧ＢＰ（ＢＮ）に対する遅延素子３０の出力電流（Ｉｄ＋Ｉｃ）の一例を示す。 （Ａ）は、可変遅延回路２０が補正部３８を備えない場合における、制御電圧（ＢＰ、ＢＮ）に対する遅延時間ｔｐｄの変化の一例を示し、（Ｂ）は、本実施形態の可変遅延回路２０における制御電圧（ＢＰ、ＢＮ）に対する遅延時間ｔｐｄの変化の一例を示す。 本実施形態の第１変形例に係る可変遅延回路２０の構成を示す。 追加ＭＯＳトランジスタ５２における、ソースドレイン間電圧Ｖｄｓ−電流Ｉｘ特性を示す。 第１変形例に係る電流制御用ＭＯＳトランジスタ３６および追加ＭＯＳトランジスタ５２の合成回路におけるソースドレイン間電圧Ｖｄｓ−電流（Ｉｄ＋Ｉｘ）特性および負荷直線の一例を示す。 本実施形態の第１変形例に係る可変遅延回路２０における制御電圧ＢＰに対する遅延時間ｔｐｄの一例を示す。 本実施形態の第２変形例に係る可変遅延回路２０の構成を示す。 本実施形態の第３変形例に係る可変遅延回路２０の構成を示す。
符号の説明
１０ 試験装置
１２ パターン発生器
１４ 波形成形器
１６ タイミング発生器
１８ 判定部
２０ 可変遅延回路
２２ 入力端子
２４ 出力端子
２６ 正側電源端子
２８ 負側電源端子
３０ 遅延素子
３２ コンデンサ
３４ 遅延制御部
３６ 電流制御用ＭＯＳトランジスタ
３８ 補正部
４２ 電流制御用ｐＭＯＳトランジスタ
４４ 電流制御用ｎＭＯＳトランジスタ
４６ 正側補正部
４８ 負側補正部
５２ 追加ＭＯＳトランジスタ
６２ 追加ｐＭＯＳトランジスタ
６４ 追加ｎＭＯＳトランジスタ
１００ 電子デバイス
１１２ 遅延素子入力端子
１１４ 遅延素子出力端子
１１６ 正側電源入力端子
１１８ 負側電源入力端子
１２２ 遅延用ｐＭＯＳトランジスタ
１２４ 遅延用ｎＭＯＳトランジスタ
１３２ 補正用第１ｐＭＯＳトランジスタ
１３４ 補正用第２ｐＭＯＳトランジスタ
１３６ 補正用第１ｎＭＯＳトランジスタ
１３８ 補正用第２ｎＭＯＳトランジスタ
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る試験装置１０の構成を電子デバイス１００とともに示す。試験装置１０は、例えば半導体素子等の電子デバイス１００を試験する。試験装置１０は、パターン発生器１２と、波形成形器１４と、タイミング発生器１６と、判定部１８を備える。
パターン発生器１２は、電子デバイス１００を試験するための試験パターンを生成し、波形成形器１４に供給する。波形成形器１４は、受け取った試験パターンを成形し、成形した試験信号をタイミング発生器１６から与えられるタイミングに応じて電子デバイス１００に供給する。タイミング発生器１６は、波形成形器１４が試験パターンを電子デバイス１００に供給するタイミングを制御するタイミング信号を、出力する。タイミング発生器１６は、可変遅延回路２０を含み、当該可変遅延回路２０により基準クロックを指定された遅延時間遅延させることによりタイミング信号を生成する。判定部１８は、電子デバイス１００が試験信号に応じて出力する出力信号と、パターン発生器１２から与えられる期待値信号とを比較して、電子デバイス１００の良否を判定する。
図２は、本実施形態に係る可変遅延回路２０の構成の一例を示す。可変遅延回路２０は、入力信号ＶＩＮを入力端子２２を介して入力し、当該入力信号ＶＩＮを指定された遅延時間ｔｐｄ遅延させた出力信号ＶＯＵＴを出力端子２４を介して出力する。可変遅延回路２０は、一例として、入力信号として基準クロックを入力し、出力信号をタイミング信号として出力する。また、可変遅延回路２０は、正側電源端子２６を介して正側電源電圧ＶＤＤを入力し、負側電源端子２８を介して負側電源電圧ＶＳＳを入力する。
可変遅延回路２０は、遅延素子３０と、コンデンサ３２と、遅延制御部３４と、電流制御用ＭＯＳトランジスタ３６と、補正部３８とを備える。遅延素子３０は、当該可変遅延回路２０が入力した入力信号ＶＩＮを遅延素子入力端子１１２を介して入力し、入力信号に応じて変化する出力信号ＶＯＵＴを遅延素子出力端子１１４を介して出力する。
遅延素子３０は、一例として、遅延用ｐＭＯＳトランジスタ１２２と、遅延用ｎＭＯＳトランジスタ１２４とを有し、入力信号ＶＩＮの論理レベルを反転した出力信号ＶＯＵＴを出力する反転回路であってよい。遅延用ｐＭＯＳトランジスタ１２２は、ゲートが遅延素子入力端子１１２に、ソースが正側電源電圧ＶＤＤ側から正側駆動電流を入力する正側電源入力端子１１６に、ドレインが遅延素子出力端子１１４に接続される。遅延用ｎＭＯＳトランジスタ１２４は、ゲートが遅延素子入力端子１１２に、ソースが負側電源電圧ＶＳＳからの負側駆動電流を入力する負側電源入力端子１１８に、ドレインが遅延素子出力端子１１４に接続される。
このような遅延素子３０は、入力信号ＶＩＮがＨ論理レベルである場合には、遅延用ｐＭＯＳトランジスタ１２２がオフおよび遅延用ｎＭＯＳトランジスタ１２４がオンとなる。従って、この場合において、遅延素子３０は、Ｌ論理レベルの出力信号ＶＯＵＴを遅延素子出力端子１１４を介して出力するとともに、遅延素子出力端子１１４から引き込んだ出力電流を負側電源入力端子１１８を介して負側電源電圧ＶＳＳ側に出力する。また、遅延素子３０は、入力信号ＶＩＮがＬ論理レベルである場合には、遅延用ｐＭＯＳトランジスタ１２２がオンおよび遅延用ｎＭＯＳトランジスタ１２４がオフとなる。従って、この場合において、遅延素子３０は、Ｈ論理レベルの出力信号ＶＯＵＴを遅延素子出力端子１１４を介して出力するとともに、負側電源入力端子１１８を介して正側電源電圧ＶＤＤ側から入力した出力電流を、遅延素子出力端子１１４を介して出力する。
コンデンサ３２は、出力端子２４と基準電位（例えば、グランド）との間に設けられる。なお、容量成分を有する負荷が出力端子２４に接続され、当該容量成分がコンデンサ３２の機能を果たす場合には、可変遅延回路２０は、コンデンサ３２を備えなくてよい。
遅延制御部３４は、遅延時間ｔｐｄの設定値に応じた制御電圧を出力する。遅延制御部３４は、一例として、遅延時間ｔｐｄの設定値がより大きい場合により高くなる制御電圧である正側制御電圧ＢＰと、遅延時間ｔｐｄの設定値がより大きい場合により低くなる制御電圧である負側制御電圧ＢＮとを出力してよい。
電流制御用ＭＯＳトランジスタ３６は、ゲートに遅延制御部３４から出力された制御電圧を入力し、制御電圧に応じたドレイン電流を出力する。すなわち、電流制御用ＭＯＳトランジスタ３６は、指定された遅延時間ｔｐｄの設定値に応じたドレイン電流を出力する。電流制御用ＭＯＳトランジスタ３６は、一例として、電流制御用ｐＭＯＳトランジスタ４２および電流制御用ｎＭＯＳトランジスタ４４であってよい。電流制御用ｐＭＯＳトランジスタ４２は、ゲートに正側制御電圧ＢＰを入力し、正側制御電圧ＢＰに応じた正側ドレイン電流を出力し、当該正側ドレイン電流を正側駆動電流として遅延素子３０に供給してよい。より具体的には、電流制御用ｐＭＯＳトランジスタ４２は、ソースが正側電源端子２６側に接続され、ドレインが遅延素子３０の正側電源入力端子１１６側に接続されてよい。また、電流制御用ｎＭＯＳトランジスタ４４は、ゲートに負側制御電圧ＢＮを入力し、負側制御電圧ＢＮに応じた負側ドレイン電流を出力し、当該負側ドレイン電流を負側駆動電流として遅延素子３０に供給してよい。より具体的には、電流制御用ｎＭＯＳトランジスタ４４は、ソースが負側電源端子２８側に接続され、ドレインが遅延素子３０の負側電源入力端子１１８側に接続されてよい。
補正部３８は、電流制御用ＭＯＳトランジスタ３６のソース−ドレインと並列に接続され、当該電流制御用ＭＯＳトランジスタ３６のドレイン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する。これに加えて、補正部３８は、予め定められた境界電流より小さい範囲でドレイン電流が増加するにつれて単調増加してもよい。そして、補正部３８は、補正電流を、電流制御用ＭＯＳトランジスタ３６から出力されたドレイン電流と同じ経路を介して出力する。これにより、補正部３８は、電流制御用ＭＯＳトランジスタ３６から出力されたドレイン電流に対して補正電流を加えることができる。
補正部３８は、一例として、正側補正部４６および負側補正部４８であってよい。正側補正部４６は、電流制御用ｐＭＯＳトランジスタ４２のソース−ドレインと並列に接続され、当該電流制御用ｐＭＯＳトランジスタ４２により出力される正側ドレイン電流の通常使用範囲内において、境界電流より小さい範囲で正側ドレイン電流が増加するにつれて単調増加し、境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する正側補正電流を出力する。正側補正部４６は、一例として、正側補正電流を、電流制御用ｐＭＯＳトランジスタ４２から出力された正側ドレイン電流とともに、正側駆動電流として遅延素子３０に供給してよい。負側補正部４８は、電流制御用ｎＭＯＳトランジスタ４４のソース−ドレインと並列に接続され、当該電流制御用ｎＭＯＳトランジスタ４４の負側ドレイン電流の通常使用範囲内において、境界電流より小さい範囲で負側ドレイン電流が増加するにつれて単調増加し、境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する負側補正電流を出力する。負側補正部４８は、一例として、負側補正電流を、電流制御用ｎＭＯＳトランジスタ４４から出力された負側ドレイン電流とともに、負側駆動電流として遅延素子３０に供給してよい。
このような構成の可変遅延回路２０は、遅延素子３０が出力した出力信号ＶＯＵＴを出力端子２４を介して外部に出力する。ここで、遅延素子３０は、入力信号ＶＩＮに応じて出力信号ＶＯＵＴの信号値を変化させる場合において、電流制御用ＭＯＳトランジスタ３６により出力されたドレイン電流に補正部３８により出力された補正電流を加えた出力電流を、当該可変遅延回路２０の出力端子２４との間に流すことにより、出力信号ＶＯＵＴを出力電流に応じた時間遅延して出力する。すなわち、遅延素子３０は、出力端子２４と基準電位との間に設けられたコンデンサ３２に出力電流を供給することによって（またはコンデンサ３２から出力電流を吸い出すことによって）出力信号ＶＯＵＴの応答を遅らせて、当該出力信号ＶＯＵＴを遅延する。さらに、遅延素子３０は、コンデンサ３２に供給される電流量（コンデンサ３２から吸い出される電流量）に応じて定まる遅延時間、出力信号ＶＯＵＴを遅延する。すなわち、遅延素子３０は、出力電流が大きい場合には遅延時間が小さく、出力電流が小さい場合には遅延時間が大きい出力信号ＶＯＵＴを出力する。
遅延素子３０は、一例として、入力信号ＶＩＮに応じて出力信号ＶＯＵＴの信号値を立ち上げる場合において、電流制御用ｐＭＯＳトランジスタ４２により出力された正側ドレイン電流に正側補正部４６により出力された補正電流を加えた正側出力電流を、当該可変遅延回路２０の出力端子２４から出力させることにより、出力信号ＶＯＵＴの立ち上がりを正側出力電流に応じた時間遅延して出力してよい。また、遅延素子３０は、一例として、入力信号ＶＩＮに応じて出力信号ＶＯＵＴの信号値を立ち下げる場合において、電流制御用ｎＭＯＳトランジスタ４４により出力された負側ドレイン電流に負側補正部４８により出力された補正電流を加えた負側出力電流を当該可変遅延回路２０の出力端子２４から流入させることにより、出力信号ＶＯＵＴの立ち下がりを負側出力電流に応じた時間遅延して出力してよい。
このような可変遅延回路２０によれば、入力信号ＶＩＮに対する出力信号ＶＯＵＴの応答の遅延時間を制御することができる。従って、可変遅延回路２０によれば、試験装置１０に備えられた場合に、基準クロックを所望の時間遅延したタイミング信号を生成することができる。さらに、可変遅延回路２０は、電流制御用ＭＯＳトランジスタ３６により出力されたドレイン電流に、補正部３８により出力された補正電流を加えた出力電流を出力する。これにより、可変遅延回路２０によれば、遅延時間の設定値に対する出力信号の遅延時間ｔｐｄのリニアリティーを向上することができる。
図３は、可変遅延回路２０が入力する入力信号ＶＩＮおよび可変遅延回路２０が出力する出力信号ＶＯＵＴの一例を示す。遅延制御部３４は、遅延時間の設定値に応じた制御電圧を発生することにより、電流制御用ＭＯＳトランジスタ３６のドレイン電流を制御する。遅延素子３０は、ドレイン電流に補正電流を加えた出力電流の電流量に応じた時間、出力信号ＶＯＵＴを遅延する。従って、遅延制御部３４は、遅延時間の設定値に応じて、出力信号ＶＯＵＴの遅延時間ｔｐｄの大きさを制御することができる。より詳しくは、遅延制御部３４は、ドレイン電流を多く流す方向に制御電圧を制御することにより出力信号ＶＯＵＴの遅延時間を小さくし、ドレイン電流を少なく流す方向に制御電圧を制御することにより出力信号ＶＯＵＴの遅延時間を大きくする。さらに、本実施形態においては、遅延制御部３４は、立下り時間および立上り時間を制御することで遅延を作り出す。遅延素子３０は、ドレイン電流が少ないと立下り時間および立上り時間が長くなり、特に高速パルスの場合にドレイン電流が少ないとセットリングをしなくなる。従って、遅延制御部３４は、より大きい電流量を基準にドレイン電流を制御して、すなわち、より多くのドレイン電流を流すように制御して、遅延素子３０を高速に動作させることが望ましい。
図４（Ａ）は電流制御用ＭＯＳトランジスタ３６の入力電圧（制御電圧ＢＰ、ＢＮ）および出力電流（ドレイン電流Ｉｄ）を示し、図４（Ｂ）は電流制御用ＭＯＳトランジスタ３６のソースドレイン間電圧Ｖｄｓ−ドレイン電流Ｉｄ特性および負荷直線（遅延素子３０の特性を近似した直線）の一例を示し、図４（Ｃ）は電流制御用ＭＯＳトランジスタ３６の制御電圧（ＢＰ、ＢＮ）−ドレイン電流Ｉｄ特性の一例を示す。電流制御用ＭＯＳトランジスタ３６は、図４（Ａ）に示すように、制御電圧（ＢＰ、ＢＮ）をゲートに入力するので、当該制御電圧（ＢＰ、ＢＮ）の大きさに応じてドレイン電流Ｉｄを増減する。電流制御用ＭＯＳトランジスタ３６は、図４（Ｂ）の静特性および負荷直線に示すように、制御電圧（ＢＰ、ＢＮ）が小さい場合、定電流領域（飽和領域：Ｖｄｓ＞（Ｖｇｓ−Ｖｔｈ））で動作し、制御電圧（ＢＰ、ＢＮ）が大きい場合、線形領域（Ｖｄｓ＜（Ｖｇｓ−Ｖｔｈ））で動作するように、設定される。すなわち、電流制御用ＭＯＳトランジスタ３６は、少ないドレイン電流Ｉｄを出力する場合、定電流領域（飽和領域）で動作し、多いドレイン電流Ｉｄを出力する場合、線形領域で動作する。
従って、電流制御用ＭＯＳトランジスタ３６は、図４（Ｃ）に示すように、定電流領域（飽和領域）においては、制御電圧（ＢＰ、ＢＮ）に対してドレインＩｄを一定の変化率で増減する。これに対して、電流制御用ＭＯＳトランジスタ３６は、線形領域においては、定電流領域（飽和領域）よりも小さい変化率で、制御電圧（ＢＰ、ＢＮ）に対してドレインＩｄを増減する。このように、電流制御用ＭＯＳトランジスタ３６は、飽和領域における制御電圧（ＢＰ、ＢＮ）に対するドレイン電流Ｉｄの変化よりも、線形領域における制御電圧（ＢＰ、ＢＮ）に対するドレイン電流Ｉｄの変化の方が小さい特性を有する。
図５（Ａ）は正側補正部４６の構成の一例を電流制御用ｐＭＯＳトランジスタ４２とともに示し、図５（Ｂ）は負側補正部４８の構成の一例を電流制御用ｎＭＯＳトランジスタ４４とともに示す。正側補正部４６は、図５（Ａ）に示すように、一例として、ソース−ドレインが互いに直列に接続され、一方のゲートに正側制御電圧ＢＰが入力され他方のゲートに負側制御電圧ＢＮが入力された２つの補正用第１ｐＭＯＳトランジスタ１３２および補正用第２ｐＭＯＳトランジスタ１３４を有してよい。この場合において、正側補正部４６は、正側制御電圧ＢＰをゲートに入力する補正用第１ｐＭＯＳトランジスタ１３２が電流制御用ｐＭＯＳトランジスタ４２のソース側に接続され、負側制御電圧ＢＮをゲートに入力する補正用第２ｐＭＯＳトランジスタ１３４が電流制御用ｐＭＯＳトランジスタ４２のドレイン側に接続されてよく、また、この逆に接続されてもよい。
負側補正部４８は、図５（Ｂ）に示すように、一例として、ソース−ドレインが互いに直列に接続され、一方のゲートに負側制御電圧ＢＮが入力され他方のゲートに正側制御電圧ＢＰが入力された２つの補正用第１ｎＭＯＳトランジスタ１３６および補正用第２ｎＭＯＳトランジスタ１３８を有してよい。この場合において、負側補正部４８は、負側制御電圧ＢＮをゲートに入力する補正用第１ｎＭＯＳトランジスタ１３６が電流制御用ｎＭＯＳトランジスタ４４のソース側に接続され、負側制御電圧ＢＰをゲートに入力する補正用第２ｎＭＯＳトランジスタ１３８が電流制御用ｎＭＯＳトランジスタ４４のドレイン側に接続されてよく、また、この逆に接続されてもよい。
図６（Ａ）はドレイン電流Ｉｄに対する正側制御電圧ＢＰの変化およびドレイン電流Ｉｄに対する負側制御電圧ＢＮの変化の一例を示し、図６（Ｂ）は図５に示した正側補正部４６および負側補正部４８により流される補正電流Ｉｃの一例を示す。遅延制御部３４は、図６（Ａ）に示すように、電流制御用ｐＭＯＳトランジスタ４２に流れるドレイン電流Ｉｄが増加するにつれて小さくなる正側制御電圧ＢＰを発生し、電流制御用ｎＭＯＳトランジスタ４４に流れるドレイン電流Ｉｄが増加するにつれて大きくなる負側制御電圧ＢＮを発生する。
図５に示した正側補正部４６および負側補正部４８は、ドレイン電流Ｉｄが非常に小さい状態（例えば図６（Ｂ）のＩｄ１）において、補正用第１ｐＭＯＳトランジスタ１３２および補正用第１ｎＭＯＳトランジスタ１３６がオフなので、補正電流Ｉｃを流さない。ドレイン電流Ｉｄが非常に小さい状態から大きくなっていくと、補正用第１ｐＭＯＳトランジスタ１３２および補正用第１ｎＭＯＳトランジスタ１３６は、オフから徐々にオンに遷移していき、反対に、補正用第２ｐＭＯＳトランジスタ１３４および補正用第２ｎＭＯＳトランジスタ１３８は、オンから徐々にオフに遷移していく。
従って、ドレイン電流Ｉｄが非常に小さい状態から徐々に大きくなる状態（例えば図６（Ｂ）のＩｄ２）において、正側補正部４６および負側補正部４８は、補正電流Ｉｃを徐々に増加する。次に、正側制御電圧ＢＰおよび負側制御電圧ＢＮが一致した状態（例えば図６（Ｂ）のＩｄ３）において、正側補正部４６および負側補正部４８は、最大の補正電流Ｉｃを出力する。次に、正側制御電圧ＢＰと負側制御電圧ＢＮとが一致した状態から更にドレイン電流Ｉｄが増加された状態（例えば図６（Ｂ）のＩｄ４）において、正側補正部４６および負側補正部４８は、補正電流Ｉｃを徐々に減少する。そして、ドレイン電流Ｉｄが非常に大きい状態に（例えば図６（Ｂ）のＩｄ５）おいて、正側補正部４６および負側補正部４８は、補正用第２ｐＭＯＳトランジスタ１３４および補正用第２ｎＭＯＳトランジスタ１３８がオフなので、補正電流Ｉｃを流さない。
このような正側補正部４６および負側補正部４８によれば、ドレイン電流Ｉｄが増加するにつれて、単調増加してその後単調減少する補正電流Ｉｃを、出力することができる。従って、このような正側補正部４６および負側補正部４８によれば、ドレイン電流Ｉｄの通常使用範囲内において予め定められた境界電流までの間で、ドレイン電流Ｉｄが増加するにつれて単調減少する補正電流Ｉｃを出力することができる。なお、正側補正部４６および負側補正部４８は、正側制御電圧ＢＰおよび負側制御電圧ＢＮを、ドレイン電流Ｉｄの通常使用範囲内において予め定められた境界電流までの間で、ドレイン電流Ｉｄが増加するにつれて単調減少するような補正電流Ｉｃを発生する電圧に変換する回路を介して、間接的に入力してよい。
図７は、制御電圧ＢＰ（ＢＮ）に対する遅延素子３０の出力電流（Ｉｄ＋Ｉｃ）の一例を示す。電流制御用ＭＯＳトランジスタ３６は、飽和領域よりも線形領域の方が、制御電圧（ＢＰ、ＢＮ）に対する変化が小さいドレイン電流Ｉｄを出力する。補正部３８は、ドレイン電流Ｉｄの通常使用範囲内において予め定められた境界電流までの間で、ドレイン電流Ｉｄが増加するにつれて単調減少する補正電流Ｉｃを出力する。そして、遅延素子３０は、ドレイン電流Ｉｄに補正電流Ｉｃを加えた出力電流（Ｉｄ＋Ｉｃ）を出力端子２４との間に流す。
ここで、補正部３８は、ドレイン電流Ｉｄの通常使用範囲内において、予め定められた境界電流を、例えば飽和領域と線形領域との間の略境界のドレイン電流Ｉｄとする。補正部３８は、例えば、遅延素子３０が信号を遅延するようなドレイン電流Ｉｄを流すことができる範囲内において、予め定められた境界電流を、飽和領域と線形領域との間の略境界のドレイン電流Ｉｄとする。これにより、遅延素子３０は、飽和領域におけるドレイン電流Ｉｄの変化率と線形領域におけるドレイン電流Ｉｄの変化率との違いを補正電流Ｉｃによって補正でき、この結果、ドレイン電流Ｉｄの変化率の小さい部分を広げることができる。
補正部３８は、一例として、ドレイン電流Ｉｄの通常使用範囲内における電流制御用ＭＯＳトランジスタ３６の飽和領域での制御電圧に対するドレイン電流Ｉｄの変化が、当該通常使用範囲内における電流制御用ＭＯＳトランジスタ３６の線形領域での制御電圧に対するドレイン電流Ｉｄの変化と線形に近づく補正電流Ｉｃを、出力してよい。これにより、遅延素子３０によれば、図７に示すように、飽和領域における線形領域に近い部分の変化率を線形領域における変化率に略一致させて、さらに、飽和領域と線形領域とを滑らかに接続した出力電流（Ｉｄ＋Ｉｃ）を出力することができる。従って、遅延素子３０によれば、ドレイン電流Ｉｄの変化率の小さい部分を広げることができる。
一例として、正側補正部４６は、正側ドレイン電流の通常使用範囲内における電流制御用ｐＭＯＳトランジスタ４２の飽和領域での正側制御電圧ＢＰに対する正側ドレイン電流の変化が、当該通常使用範囲内における電流制御用ｐＭＯＳトランジスタ４２の線形領域での正側制御電圧ＢＰに対する正側ドレイン電流の変化と線形に近づく正側補正電流を出力してよい。また、負側補正部４８は、負側ドレイン電流の通常使用範囲内における電流制御用ｎＭＯＳトランジスタ４４の飽和領域での負側制御電圧ＢＮに対する負側ドレイン電流の変化が、当該通常使用範囲内における電流制御用ｎＭＯＳトランジスタ４４の線形領域での負側制御電圧ＢＮに対する負側ドレイン電流の変化と線形に近づく負側補正電流を出力してよい。
図８（Ａ）は、可変遅延回路２０が補正部３８を備えない場合における、制御電圧（ＢＰ、ＢＮ）に対する遅延時間ｔｐｄの変化の一例を示し、図８（Ｂ）は、本実施形態の可変遅延回路２０における制御電圧（ＢＰ、ＢＮ）に対する遅延時間ｔｐｄの変化の一例を示す。
出力信号の遅延時間ｔｐｄは、コンデンサ３２に流れる電流に反比例する。従って、補正部３８を備えない可変遅延回路２０は、電流制御用ＭＯＳトランジスタ３６を飽和領域（定電流領域）で動作させている場合、制御電圧に対する遅延時間ｔｐｄを、双曲線状に制御できる。しかし、ソースドレイン間電圧Ｖｄｓを小さくしてゲート電圧Ｖｇｓを大きくした場合、補正部３８を備えない可変遅延回路２０は、制御電圧が大きい領域（ドレイン電流Ｉｄが大きい領域）において電流制御用ＭＯＳトランジスタ３６が線形領域で動作するので、飽和領域で動作する場合よりも減少したドレイン電流Ｉｄを出力する。従って、補正部３８を備えない可変遅延回路２０は、図８（Ａ）に示すように、制御電圧が大きい領域において、理想的な双曲線上よりも、遅延時間ｔｐｄを大きくする。
これに対して、本実施形態の可変遅延回路２０によれば、図８（Ｂ）に示すように、ドレイン電流Ｉｄに補正電流Ｉｃを加えるので、制御電圧が小さい領域（すなわち、ドレイン電流Ｉｄが小さい領域）における遅延時間ｔｐｄを減少することができる。例えば、本実施形態の可変遅延回路２０は、飽和領域での制御電圧に対するドレイン電流Ｉｄの変化が、線形領域での制御電圧に対するドレイン電流Ｉｄの変化と線形に近づくように補正電流Ｉｃを出力する。これにより、可変遅延回路２０によれば、大きい制御電圧から小さい制御電圧にわたる広い範囲において、遅延時間を直線的に変化させることができる。
図９は、本実施形態の第１変形例に係る可変遅延回路２０の構成を示す。本変形例に係る可変遅延回路２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。本変形例に係る可変遅延回路２０は、追加ＭＯＳトランジスタ５２を更に備える。追加ＭＯＳトランジスタ５２は、電流制御用ＭＯＳトランジスタ３６のソース−ドレインと並列に接続され、電流制御用ＭＯＳトランジスタ３６のドレイン側にゲートが接続されることにより、ダイオード接続型とされる。追加ＭＯＳトランジスタ５２は、一例として、電流制御用ｐＭＯＳトランジスタ４２のソース−ドレインと並列に接続され、電流制御用ｐＭＯＳトランジスタ４２のドレイン側にゲートが接続されたダイオード接続型の追加ｐＭＯＳトランジスタ６２、および、電流制御用ｎＭＯＳトランジスタ４４のソース−ドレインと並列に接続され、電流制御用ｎＭＯＳトランジスタ４４のドレイン側にゲートが接続されたダイオード接続型の追加ｎＭＯＳトランジスタ６４であってよい。
図１０は、第１変形例に係る追加ＭＯＳトランジスタ５２におけるソースドレイン間電圧Ｖｄｓ−電流Ｉｘ特性を示す。追加ＭＯＳトランジスタ５２は、ソードレイン間電圧Ｖｄｓがしきい値電圧（Ｖｔｈ）以下の場合には、ソースドレイン間に電流Ｉｘを流さない。追加ＭＯＳトランジスタ５２は、ソースドレイン間電圧Ｖｄｓがしきい値電圧（Ｖｔｈ）を超える場合には、ソースドレイン間電圧Ｖｄｓに比例した電流Ｉｘを流す。このように追加ＭＯＳトランジスタ５２によれば、ダイオードと同様の特性を有する。
図１１は、第１変形例に係る電流制御用ＭＯＳトランジスタ３６および追加ＭＯＳトランジスタ５２の合成回路におけるソースドレイン間電圧Ｖｄｓ−電流（Ｉｄ＋Ｉｘ）特性および負荷直線の一例を示す。電流制御用ＭＯＳトランジスタ３６に対して追加ＭＯＳトランジスタ５２を並列に設けて構成した合成回路は、追加ＭＯＳトランジスタ５２を設けていない場合と比べて、ソースドレイン間電圧Ｖｓがしきい値電圧（Ｖｔｈ）以上の場合において、ソースドレイン間電圧Ｖｄｓが増加するに伴い電流（Ｉｄ＋Ｉｘ）を、より増加する。そして、当該合成回路は、制御電圧が大きい場合（電流（Ｉｄ＋Ｉｘ）が大きい場合）、電流制御用ＭＯＳトランジスタ３６のドレイン電流Ｉｄとの差が少ない電流を出力し、制御電圧が小さい場合（電流（Ｉｄ＋Ｉｘ）が小さい場合）、電流制御用ＭＯＳトランジスタ３６のドレイン電流Ｉｄとの差が大きい電流を出力する。すなわち、本変形例に係る可変遅延回路２０は、制御電圧が小さい領域において増加率が大きい出力電流を出力する。
図１２は、第１変形例に係る可変遅延回路２０における、制御電圧に対する遅延時間ｔｐｄの変化の一例を示す。本変形例に係る可変遅延回路２０によれば、制御電圧が小さい領域において追加ＭＯＳトランジスタ５２の影響により出力電流が増加するので、制御電圧が小さい領域における遅延時間が減少する。これにより、本変形例に係る可変遅延回路２０によれば、制御電圧が小さい領域における制御電圧に対する遅延時間の傾きを、制御電圧が大きい領域における制御電圧に対する遅延時間の傾きにより近づけるので、制御電圧のより広い範囲にわたって、遅延時間を直線的に変化させることができる。
図１３は、本実施形態の第２変形例に係る可変遅延回路２０の構成を示す。本変形例に係る可変遅延回路２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。本変形例において、電流制御用ＭＯＳトランジスタ３６は、ソースおよびドレインが遅延素子３０の遅延素子出力端子１１４と当該可変遅延回路２０の出力端子２４との間に接続される。補正部３８も、同様に、遅延素子出力端子１１４と出力端子２４との間に接続される。一例として、電流制御用ｐＭＯＳトランジスタ４２および電流制御用ｎＭＯＳトランジスタ４４のそれぞれは、ソースおよびドレインが遅延素子３０の遅延素子出力端子１１４と当該可変遅延回路２０の出力端子２４との間に接続されてよい。また、一例として、正側補正部４６および負側補正部４８のそれぞれも、遅延素子出力端子１１４と出力端子２４との間に接続されてよい。このような第２変形例に係る可変遅延回路２０によれば、図２に示した回路と同様に、ドレイン電流Ｉｄに補正電流Ｉｃが加わった出力電流を出力するので、制御電圧の広い範囲にわたって、遅延時間を直線的に変化させることができる。
図１４は、本実施形態の第３変形例に係る可変遅延回路２０の構成を示す。本変形例に係る可変遅延回路２０は、図１３に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。本変形例に係る可変遅延回路２０は、追加ＭＯＳトランジスタ５２を更に備える。追加ＭＯＳトランジスタ５２は、電流制御用ＭＯＳトランジスタ３６のソース−ドレインと並列に接続され、遅延制御部３４のドレイン側にゲートが接続されることにより、ダイオード接続型とされる。追加ＭＯＳトランジスタ５２は、一例として、電流制御用ｐＭＯＳトランジスタ４２のソース−ドレインと並列に接続され、電流制御用ｐＭＯＳトランジスタ４２のソース側にゲートが接続されたダイオード接続型の追加ｐＭＯＳトランジスタ６２、および、電流制御用ｎＭＯＳトランジスタ４４のソース−ドレインと並列に接続され、電流制御用ｎＭＯＳトランジスタ４４のソース側にゲートが接続されたダイオード接続型の追加ｎＭＯＳトランジスタ６４であってよい。
このような第３変形例に係る可変遅延回路２０によれば、図１３に示した回路と比較して、制御電圧が小さい領域における制御電圧に対する遅延時間の傾きを、制御電圧が大きい領域における制御電圧に対する遅延時間の傾きにより近づけるので、制御電圧のより広い範囲にわたって、遅延時間を直線的に変化させることができる。
また、試験装置１０は、試験対象となる被試験回路と共に同一の電子デバイスに設けられた試験回路であってもよい。当該試験回路は、電子デバイスのＢＩＳＴ回路等として実現され、被試験回路を試験することにより電子デバイスの診断等を行う。これにより、当該試験回路は、被試験回路となる回路が、電子デバイスが本来目的とする通常動作を行うことができるかどうかをチェックすることができる。
また、試験装置１０は、試験対象となる被試験回路と同一のボード又は同一の装置内に設けられた試験回路であってもよい。このような試験回路も、上述したように被試験回路が本来目的とする通常動作を行うことができるかどうかをチェックすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (9)

  1. 入力信号を指定された遅延時間遅延させた出力信号を出力する可変遅延回路であって、
    前記遅延時間の設定値に応じた制御電圧を出力する遅延制御部と、
    ゲートに前記制御電圧を入力し、前記制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、
    前記電流制御用ＭＯＳトランジスタのソース−ドレインと並列に接続され、前記ドレイン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲で前記ドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、
    入力信号に応じて前記出力信号の信号値を変化させる場合において、前記ドレイン電流に前記補正電流を加えた出力電流を当該可変遅延回路の出力端子との間に流すことにより、前記出力信号を前記出力電流に応じた時間遅延して出力する遅延素子と
    を備える可変遅延回路。
  2. 前記遅延制御部は、前記遅延時間の設定値がより大きい場合により高くなる前記制御電圧である正側制御電圧と、前記遅延時間の設定値がより大きい場合により低くなる前記制御電圧である負側制御電圧とを出力し、
    ゲートに前記正側制御電圧を入力し、前記正側制御電圧に応じた正側ドレイン電流を出力する前記電流制御用ＭＯＳトランジスタである電流制御用ｐＭＯＳトランジスタと、
    ゲートに前記負側制御電圧を入力し、前記負側制御電圧に応じた負側ドレイン電流を出力する前記電流制御用ＭＯＳトランジスタである電流制御用ｎＭＯＳトランジスタと、
    前記電流制御用ｐＭＯＳトランジスタのソース−ドレインと並列に接続され、前記正側ドレイン電流の通常使用範囲内において、前記境界電流より大きい範囲で前記ドレイン電流が増加するにつれて単調減少する正側補正電流を出力する前記補正部である正側補正部と、
    前記電流制御用ｎＭＯＳトランジスタのソース−ドレインと並列に接続され、前記負側ドレイン電流の通常使用範囲内において、前記境界電流より大きい範囲で前記ドレイン電流が増加するにつれて単調減少する負側補正電流を出力する前記補正部である負側補正部と
    を備え、
    前記遅延素子は、
    入力信号に応じて前記出力信号の信号値を立ち上げる場合において、前記正側ドレイン電流に前記補正電流を加えた正側出力電流を当該可変遅延回路の前記出力端子から出力させることにより、前記出力信号の立ち上がりを前記正側出力電流に応じた時間遅延して出力し、
    入力信号に応じて前記出力信号の信号値を立ち下げる場合において、前記負側ドレイン電流に前記補正電流を加えた負側出力電流を当該可変遅延回路の前記出力端子から流入させることにより、前記出力信号の立ち下がりを前記負側出力電流に応じた時間遅延して出力する
    請求項１に記載の可変遅延回路。
  3. 前記電流制御用ｐＭＯＳトランジスタは、ソースが正側の電源端子側に、ドレインが前記遅延素子の正側の電源入力端子側に接続され、
    前記電流制御用ｎＭＯＳトランジスタは、ソースが負側の電源端子側に、ドレインが前記遅延素子の負側の電源入力端子側に接続される
    請求項２に記載の可変遅延回路。
  4. 前記電流制御用ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタのそれぞれは、ソースおよびドレインが前記遅延素子の出力端子と当該可変遅延回路の出力端子との間に接続される請求項２に記載の可変遅延回路。
  5. 前記電流制御用ｐＭＯＳトランジスタのソース−ドレインと並列に接続され、前記電流制御用ｐＭＯＳトランジスタのドレイン側にゲートが接続されたダイオード接続型の追加ｐＭＯＳトランジスタと、
    前記電流制御用ｎＭＯＳトランジスタのソース−ドレインと並列に接続され、前記電流制御用ｎＭＯＳトランジスタのドレイン側にゲートが接続されたダイオード接続型の追加ｎＭＯＳトランジスタと
    を更に備える請求項２に記載の可変遅延回路。
  6. 前記正側補正部は、
    ソース−ドレインが互いに直列に接続され、一方のゲートに前記正側制御電圧が入力され他方のゲートに前記負側制御電圧が入力された２つのｐＭＯＳトランジスタを有し、
    直列に接続された前記２つのｐＭＯＳトランジスタと、前記電流制御用ｐＭＯＳトランジスタとが並列に接続される
    請求項２に記載の可変遅延回路。
  7. 前記負側補正部は、
    ソース−ドレインが互いに直列に接続され、一方のゲートに前記負側制御電圧が入力され他方のゲートに前記正側制御電圧が入力された２つのｎＭＯＳトランジスタを有し、
    直列に接続された前記２つのｎＭＯＳトランジスタと、前記電流制御用ｎＭＯＳトランジスタとが並列に接続される
    請求項２に記載の可変遅延回路。
  8. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
    前記試験パターンを成形して前記電子デバイスに供給する波形成形器と、
    前記波形成形器が、前記試験パターンを前記電子デバイスに供給するタイミングを制御するタイミング信号を出力するタイミング発生器と
    を備え、
    前記タイミング発生器は、
    前記試験パターンにより指定された、基準クロックを遅延させる遅延時間の指定値に応じた制御電圧を出力する遅延制御部と、
    ゲートに前記制御電圧を入力し、前記制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、
    前記電流制御用ＭＯＳトランジスタのソース−ドレインと並列に接続され、前記ドレイン電流の通常使用範囲内において、予め定められた境界電流より小さい範囲で前記ドレイン電流が増加するにつれて単調増加し、前記境界電流より大きい範囲で前記ドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、
    入力信号に応じて出力信号の信号値を変化させる場合において、前記ドレイン電流に前記補正電流を加えた出力電流を当該タイミング発生器の出力端子との間に流すことにより、前記基準クロックに対して前記タイミング信号を前記出力電流に応じた時間遅延して出力する遅延素子と
    を有する試験装置。
  9. 電子デバイスであって、
    被試験回路と、
    前記被試験回路を試験する試験回路とを備え、
    前記試験回路は、
    前記被試験回路を試験するための試験パターンを生成するパターン発生器と、
    前記試験パターンを成形して前記被試験回路に供給する波形成形器と、
    前記波形成形器が、前記試験パターンを前記被試験回路に供給するタイミングを制御するタイミング信号を出力するタイミング発生器と
    を有し、
    前記タイミング発生器は、
    前記試験パターンにより指定された、基準クロックを遅延させる遅延時間の指定値に応じた制御電圧を出力する遅延制御部と、
    ゲートに前記制御電圧を入力し、前記制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、
    前記電流制御用ＭＯＳトランジスタのソース−ドレインと並列に接続され、前記ドレイン電流の通常使用範囲内において、予め定められた境界電流より小さい範囲で前記ドレイン電流が増加するにつれて単調増加し、前記境界電流より大きい範囲で前記ドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、
    入力信号に応じて出力信号の信号値を変化させる場合において、前記ドレイン電流に前記補正電流を加えた出力電流を当該タイミング発生器の出力端子との間に流すことにより、前記基準クロックに対して前記タイミング信号を前記出力電流に応じた時間遅延して出力する遅延素子と
    を含む電子デバイス。
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