WO2007114379A1 - 可変遅延回路、試験装置および電子デバイス - Google Patents

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Takuya Hasumi
Masakatsu Suda
Satoshi Sudou
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Advantest Corporation
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Definitions

  • Variable delay circuit test apparatus and electronic device
  • the present invention relates to a variable delay circuit, a test apparatus, and an electronic device.
  • the present invention relates to a variable delay circuit, a test apparatus, and an electronic device.
  • the present invention relates to a variable delay circuit, a test apparatus, and an electronic device.
  • the present invention relates to a variable delay circuit for outputting an output signal obtained by delaying an input signal for a specified time, a test apparatus including the variable delay circuit, and an electronic device.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a test apparatus includes a variable delay circuit that outputs a timing signal obtained by delaying a reference clock for a specified time (see, for example, Patent Document 1).
  • the variable delay circuit disclosed in Patent Document 1 is For example, the delay time is changed by controlling the power supply current of the delay element by a MOS transistor.
  • Patent Document 1 International Publication No. 2005Z060098 Pamphlet
  • variable delay circuit disclosed in Patent Document 1 controls the power supply current of the delay element by operating the MOS transistor in the saturation region.
  • the variable delay circuit operates using the MOS transistor as a current source, so that the linearity of the delay time can be improved.
  • an object of the present invention is to provide a variable delay circuit, a test apparatus, and an electronic device that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. Further, the dependent claims define further advantageous specific examples of the present invention.
  • variable delay circuit that outputs an output signal obtained by delaying an input signal by a specified delay time, and that corresponds to a set value of the delay time.
  • a delay control unit that outputs the control voltage, a current control MOS transistor that inputs a control voltage to the gate and outputs a drain current corresponding to the control voltage, and a source and drain of the current control MOS transistor, Within the normal use range of the drain current, a correction unit that outputs a correction current that monotonously decreases as the drain current increases in a range larger than a predetermined boundary current, and changes the signal value of the output signal according to the input signal In this case, the output signal is made to correspond to the output current by flowing an output current obtained by adding the correction current to the drain current between the output terminal of the variable delay circuit.
  • a variable delay circuit including a delay element that outputs after a time delay.
  • the delay control unit is a positive control voltage that is higher when the delay time setting value is larger, and a negative control voltage that is lower control voltage when the delay time setting value is larger.
  • Current control pMOS transistor that is a MOS transistor for current control that outputs a positive drain current corresponding to the positive control voltage, and a negative control voltage to the gate.
  • the positive correction is a correction unit that outputs a positive correction current that monotonously decreases as the drain current increases in a range larger than the boundary current. Is connected in parallel with the source and drain of the current control nMOS transistor, and outputs a negative-side correction current that monotonously decreases as the drain current increases in a range larger than the boundary current within the normal use range of the negative-side drain current.
  • a negative correction unit that is a correction unit, and the delay element is positive when the signal value of the output signal is raised according to the input signal.
  • the negative output current which is the negative drain current plus the correction current, flows from the output terminal of the variable delay circuit, so that the output signal falls negatively.
  • the output may be delayed with respect to the current.
  • the current control pMOS transistor has a source connected to the positive power supply terminal side, a drain connected to the positive power supply input terminal side of the delay element, and the current control nMOS transistor has a negative source power supply On the terminal side, the drain may be connected to the negative power supply input terminal side of the delay element.
  • Each of the pMOS transistor for current control and the nMOS transistor may have a source and a drain connected between the output terminal of the delay element and the output terminal of the variable delay circuit.
  • variable delay circuit is connected in parallel with the source and drain of the current control pMOS transistor, and has a diode-connected force-up MOS transistor in which the gate is connected to the drain side of the current control pMOS transistor. It may further include a diode-connected additional nMOS transistor connected in parallel with the source and drain of the nMOS transistor and having a gate connected to the drain side of the current controlling nMOS transistor.
  • the positive side correction unit has two pMOS transistors in which the source and drain are connected in series, the positive side control voltage is input to one gate, and the negative side control voltage is input to the other gate. Two pMOS transistors connected in series and a pMOS transistor for current control may be connected in parallel.
  • the negative-side correction unit has two nMOS transistors with their source and drain connected in series, a negative control voltage input to one gate and a positive control voltage input to the other gate, and connected in series. Two nMOS transistors and a current control nMOS transistor may be connected in parallel.
  • a test apparatus that tests an electronic device, a pattern generator that generates a test pattern for testing the electronic device, and a test pattern that is formed and supplied to the electronic device. And a waveform generator that outputs a timing signal that controls the timing at which the test pattern is supplied to the electronic device.
  • the timing generator includes a delay control unit that outputs a control voltage corresponding to a specified delay time value that delays the reference clock specified by the test pattern, and inputs the control voltage to the gate.
  • the current control MOS transistor that outputs the drain current according to the control voltage and the source / drain of the current control MOS transistor are connected in parallel, and within the normal use range of the drain current,
  • a correction unit that outputs a correction current that monotonously increases as the drain current increases in a small range and monotonously decreases as the drain current increases in a range larger than the boundary current, and changes the signal value of the output signal according to the input signal In this case, an output current obtained by adding a correction current to a drain current is allowed to flow between the output terminal of the timing generator, Providing test device having a delay element and outputting the time delay corresponding to the timing signal against the reference clock to the output current.
  • an electronic device in a third aspect of the present invention, includes a circuit under test and a test circuit for testing the circuit under test, and the test circuit is a test battery for testing the circuit under test.
  • a pattern generator that generates a test pattern, a waveform shaper that forms a test pattern and supplies it to the circuit under test, and a timing at which the waveform shaper outputs a timing signal that controls the timing at which the test pattern is supplied to the circuit under test
  • the timing generator has a delay control unit that outputs a control voltage corresponding to a specified value of a delay time for delaying the reference clock, which is specified by the test pattern, and inputs the control voltage to the gate.
  • the current control MOS transistor that outputs the drain current according to the control voltage and the source and drain of the current control MOS transistor are connected in parallel, and the drain current is normally used.
  • Correction that outputs a correction current that monotonically increases as the drain current increases within a range that is smaller than the predetermined boundary current and monotonously decreases as the drain current increases within a range that is larger than the boundary current.
  • the output current with the correction current added to the drain current is allowed to flow between the output terminal of the timing generator and the reference clock.
  • An electronic device including a delay element that outputs a timing signal with a time delay corresponding to an output current is provided.
  • FIG. 1 shows a configuration of a test apparatus 10 according to an embodiment of the present invention together with an electronic device 100.
  • 2 Shows an example of a configuration of a variable delay circuit 20 according to an embodiment of the present invention.
  • FIG. 4 shows the input voltage (control voltage BP, BN) and output current (drain current Id) of the current control MOS transistor 36, and (B) shows the source-drain voltage of the current control MOS transistor 36.
  • An example of the Vds drain current Id characteristic and load line is shown.
  • (C) shows an example of the control voltage (BP, BN) drain current Id characteristic of the MOS transistor 36 for current control.
  • FIG. 5 shows an example of the configuration of the positive side correction unit 46 together with the pMOS transistor 42 for current control, and (B) shows an example of the configuration of the negative side correction unit 48 with the nMOS transistor 44 for current control. Also shown.
  • FIG. 6 shows an example of the change in the positive side control voltage BP with respect to the drain current Id and the change in the negative side control voltage BN with respect to the drain current Id.
  • (B) shows the positive side correction unit 46 shown in FIG.
  • An example of the correction current Ic supplied by the negative side correction unit 48 is shown.
  • FIG. 7 shows an example of the output current (Id + Ic) of the delay element 30 with respect to the control voltage BP (BN).
  • FIG. 8] shows the control voltage (BP when the variable delay circuit 20 does not include the correction unit 38.
  • variable delay circuit 20 shows an example of a change in the delay time tpd
  • (B) shows an example of a change in the delay time tpd with respect to the control voltage (BP, BN) in the variable delay circuit 20 of the present embodiment.
  • FIG. 10 This shows the source-drain voltage Vds current Ix characteristics of the additional MOS transistor 52.
  • FIG. 11 shows an example of a source-drain voltage Vds current (Id + Ix) characteristic and a load line in a combined circuit of the current control MOS transistor 36 and the additional MOS transistor 52 according to the first modification.
  • FIG. 13 shows the configuration of a variable delay circuit 20 according to a second modification of the present embodiment.
  • FIG. 14 shows the configuration of the variable delay circuit 20 according to the third modification of the present embodiment.
  • FIG. 1 shows a configuration of a test apparatus 10 according to this embodiment together with an electronic device 100.
  • the test apparatus 10 tests an electronic device 100 such as a semiconductor element.
  • the test apparatus 10 includes a no-turn generator 12, a waveform shaper 14, a timing generator 16, and a determination unit 18.
  • the no-turn generator 12 generates a test pattern for testing the electronic device 100 and supplies it to the waveform shaper 14.
  • the waveform shaper 14 shapes the received test pattern and supplies the shaped test signal to the electronic device 100 according to the timing given from the timing generator 16.
  • the timing generator 16 outputs a timing signal that controls the timing at which the waveform shaper 14 supplies the test pattern to the electronic device 100.
  • the timing generator 16 includes a variable delay circuit 20, and generates a timing signal by delaying the reference clock by a specified delay time by the variable delay circuit 20.
  • the determination unit 18 compares the output signal output from the electronic device 100 according to the test signal and the expected value signal provided from the pattern generator 12 to determine whether the electronic device 100 is good or bad.
  • FIG. 2 shows an example of the configuration of the variable delay circuit 20 according to the present embodiment.
  • the variable delay circuit 20 inputs the input signal V via the input terminal 22 and inputs the input signal V to the designated delay.
  • Output signal V delayed by the extension time tpd is output via output terminal 24.
  • the path 20 receives a reference clock as an input signal and outputs an output signal as a timing signal. Further, the variable delay circuit 20 inputs the positive power supply voltage V through the positive power supply terminal 26 and inputs the negative power supply voltage V through the negative power supply terminal 28.
  • the variable delay circuit 20 includes a delay element 30, a capacitor 32, a delay control unit 34, a current control MOS transistor 36, and a correction unit 38.
  • the delay element 30 inputs the input signal V input by the variable delay circuit 20 via the delay element input terminal 112, and outputs it as an input signal.
  • the output signal V that changes in response is output via the delay element output terminal 114.
  • the delay element 30 includes a delay pMOS transistor 122 and a delay nMOS transistor 124, and outputs an output signal V obtained by inverting the logic level of the input signal V.
  • the delay pMOS transistor 122 the gate is input to the delay element input terminal 112, and the source is a positive-side power source that inputs a positive-side drive current from the positive-side power supply voltage V side.
  • the drain is connected to the source input terminal 116 and the delay element output terminal 114.
  • the delay nMOS transistor 124 has a gate connected to the delay element input terminal 112 and a source connected to the negative power supply voltage V
  • the drain is connected to the negative power supply input terminal 118 for inputting the negative negative drive current and the delay element output terminal 114.
  • Such a delay element 30 is used for delay p when the input signal V power 3 ⁇ 4 logic level.
  • the MOS transistor 122 is turned off and the delay nMOS transistor 124 is turned on. Therefore, in this case, the delay element 30 outputs the output signal V of L logic level to the delay element.
  • the output current is output via the output terminal 114 and the output current drawn from the delay element output terminal 114 is output to the negative power supply voltage V side via the negative power supply input terminal 118. Also slow
  • the extension element 30 When the input element V power is at a logic level, the extension element 30 has a delay pMOS transistor.
  • the star 122 is turned on and the delay nMOS transistor 124 is turned off. Therefore, in this case, the delay element 30 outputs the output signal V of the H logic level to the delay element output terminal 114.
  • the input output current is output via the delay element output terminal 114.
  • the capacitor 32 is provided between the output terminal 24 and a reference potential (for example, ground).
  • variable delay circuit 20 does not have to include the capacitor 32 when the function of the memory 32 is performed.
  • the delay control unit 34 outputs a control voltage corresponding to the set value of the delay time tpd.
  • the delay control unit 34 includes a positive control voltage BP that is a higher control voltage when the set value of the delay time tpd is larger, and a lower control voltage when the set value of the delay time tpd is larger.
  • the negative control voltage BN that is
  • the current control MOS transistor 36 inputs the control voltage output from the delay control unit 34 to the gate, and outputs a drain current corresponding to the control voltage. That is, the current control MOS transistor 36 outputs a drain current corresponding to the set value of the designated delay time tpd.
  • the current control MOS transistor 36 may be a current control pMOS transistor 42 and a current control nMOS transistor 44.
  • the pMOS transistor 42 for current control inputs the positive side control voltage BP to the gate, outputs the positive side drain current corresponding to the positive side control voltage BP, and uses the positive side drain current as the positive side drive current as the delay element 30. May be supplied.
  • the current control pMOS transistor 42 may have a source connected to the positive power supply terminal 26 side and a drain connected to the positive power supply input terminal 116 side of the delay element 30.
  • the current control nMOS transistor 44 inputs a negative control voltage BN to the gate, outputs a negative drain current according to the negative control voltage BN, and delays the negative drain current as a negative drive current. It may be supplied to the element 30. More specifically, the current control nMOS transistor 44 may have a source connected to the negative power supply terminal 28 side and a drain connected to the negative power supply input terminal 118 side of the delay element 30.
  • the correction unit 38 is connected in parallel with the source and drain of the current control MOS transistor 36, and within a normal use range of the drain current of the current control MOS transistor 36, from a predetermined boundary current. A correction current that monotonously decreases as the drain current increases over a large range is output. In addition to this, the correction unit 38 may monotonously increase as the drain current increases in a range smaller than a predetermined boundary current. Then, the correction unit 38 outputs the correction current via the same path as the drain current output from the current control MOS transistor 36. As a result, the correction unit 38 can cover the correction current for the drain current output from the current control MOS transistor 36.
  • the correction unit 38 is, for example, a positive side correction unit 46 and a negative side correction unit 48.
  • the positive side correction unit 46 is connected in parallel with the source and drain of the current control pMOS transistor 42, and within the normal use range of the positive side drain current output by the current control pMOS transistor 42, is a range smaller than the boundary current.
  • a positive correction current that monotonously increases as the positive drain current increases and monotonously decreases as the drain current increases in a range larger than the boundary current is output.
  • the positive side correction unit 46 may supply the positive side correction current to the delay element 30 as a positive side drive current together with the positive side drain current output from the current control pMOS transistor 42.
  • the negative side correction unit 48 is connected in parallel with the source and drain of the current control nMOS transistor 44, and is within the normal use range of the negative side drain current of the current control nMOS transistor 44 within the range smaller than the boundary current.
  • a negative correction current that monotonously increases as the drain current increases and monotonously decreases as the drain current increases in a range larger than the boundary current is output.
  • the negative side correction unit 48 may supply the negative side correction current to the delay element 30 as a negative side drive current together with the negative side drain current output from the current control nMOS transistor 44.
  • variable delay circuit 20 having such a configuration outputs the output signal V output from the delay element 30.
  • the delay element 30 depends on the input signal V.
  • the output signal V is delayed for a delay time determined according to the amount of current supplied (current drawn from the capacitor 32). That is, the delay element 30 is used when the output current is large.
  • the delay element 30 sets the signal value of the output signal V according to the input signal V.
  • the positive output current obtained by adding the correction current output from the positive correction unit 46 to the positive drain current output from the current control pMOS transistor 42 is output from the output terminal 24 of the variable delay circuit 20. Output signal V rising.
  • the force S may be output with a time delay corresponding to the positive output current.
  • the delay element 30 is used when the signal value of the output signal V falls according to the input signal V.
  • the negative output current obtained by adding the correction current output from the negative correction unit 48 to the negative drain current output from the current control nMOS transistor 44 is caused to flow from the output terminal 24 of the variable delay circuit 20. , The falling edge of the output signal V to the negative output current
  • a corresponding time delay may be output.
  • the delay time can be controlled. Therefore, according to the variable delay circuit 20, when the test apparatus 10 is provided, a timing signal obtained by delaying the reference clock by a desired time can be generated. Further, the variable delay circuit 20 outputs an output current obtained by adding the correction current output from the correction unit 38 to the drain current output from the current control MOS transistor 36. Thereby, according to the variable delay circuit 20, the linearity of the delay time tpd of the output signal with respect to the set value of the delay time can be improved.
  • FIG. 3 shows the input signal V input by the variable delay circuit 20 and the output of the variable delay circuit 20.
  • the delay control unit 34 controls the delay time according to the set value.
  • the delay control unit 34 sets the delay time to the set value.
  • the delay time tpd of the output signal V can be controlled. More details
  • the delay control unit 34 reduces the delay time of the output signal V by controlling the control voltage in a direction in which a large drain current flows, and controls the control voltage in a direction in which a small drain current flows.
  • the delay control unit 34 creates a delay by controlling the fall time and the rise time.
  • the delay element 30 has a long fall time and a long rise time when the drain current is small.
  • the delay element 30 does not perform settling when the drain current is small. Therefore It is desirable that the delay control unit 34 controls the drain current based on a larger amount of current, that is, controls the flow of a larger amount of drain current to operate the delay element 30 at a high speed.
  • FIG. 4 (A) shows the input voltage (control voltages BP, BN) and output current (drain current Id) of the current control MOS transistor 36
  • FIG. 4 (B) shows the source voltage of the current control MOS transistor 36
  • Fig. 4 (C) shows the control voltage (BP, BN) drain current of the MOS transistor 36 for current control.
  • An example of an Id characteristic is shown.
  • the current control MOS transistor 36 inputs the control voltage (BP, BN) to the gate, so that the drain current Id is set according to the magnitude of the control voltage (BP, BN). Increase or decrease.
  • the current control MOS transistor 36 has a constant current region (saturation region: Vds> (Vgs— Vth) when the control voltage (BP, BN) force S is small. ))
  • Vds saturated region
  • the control voltage (BP, BN) is large, it is set to operate in the linear region (Vds ⁇ (Vgs— Vth)). That is, the current control MOS transistor 36 operates in a constant current region (saturation region) when outputting a small drain current Id, and operates in a linear region when outputting a large drain current Id.
  • the current control MOS transistor 36 has a constant change rate of the drain Id with respect to the control voltage (BP, BN) in the constant current region (saturation region). Increase or decrease with.
  • the current control MOS transistor 36 increases or decreases the drain Id with respect to the control voltage (BP, BN) at a change rate smaller than that in the constant current region (saturation region) in the linear region.
  • the current control MOS transistor 36 has a change in the drain current Id with respect to the control voltage (BP, BN) in the linear region rather than the change in the drain current Id with respect to the control voltage (BP, BN) in the saturation region. Has small characteristics.
  • FIG. 5 (A) shows an example of the configuration of the positive side correction unit 46 together with the current control pMOS transistor 42
  • FIG. 5 (B) shows an example of the configuration of the negative side correction unit 48. Shown with transistor 44.
  • the positive side correction unit 46 has, for example, a source and a drain connected in series with each other, a positive side control voltage BP is input to one gate, and a negative side control voltage is input to the other gate.
  • Two correction lpMOS transistors 132 and BN input A correction second pMOS transistor 134 may be provided.
  • the correction first lpMOS transistor 132 that inputs the positive side control voltage BP to the gate is connected to the source side of the current control pMOS transistor 42, and the negative side control voltage BN is input to the gate.
  • the correcting second pMOS transistor 134 may be connected to the drain side of the current control pMOS transistor 42, or vice versa.
  • the negative side correction unit 48 has, for example, a source and a drain connected in series, a negative control voltage BN is input to one gate, and a positive is applied to the other gate.
  • the negative side correction unit 48 includes a correction InMOS transistor 136 that inputs the negative side control voltage BN to the gate, connected to the source side of the current control nM OS transistor 44, and gates the negative side control voltage BP.
  • the correction second nMOS transistor 138 that is input to the nMOS transistor 138 may be connected to the drain side of the current control nMOS transistor 44, or vice versa.
  • FIG. 6 (A) shows an example of the change in the positive control voltage BP with respect to the drain current Id and the change in the negative control voltage BN with respect to the drain current Id.
  • FIG. 6 (B) shows the positive side shown in FIG. An example of the correction current Ic supplied by the correction unit 46 and the negative side correction unit 48 is shown.
  • the delay control unit 34 generates a positive side control voltage BP that decreases as the drain current Id flowing through the current control pMOS transistor 42 increases, and the current control nMOS transistor 44 A negative control voltage BN is generated that increases as the flowing drain current Id increases.
  • the positive-side correction unit 46 and the negative-side correction unit 48 shown in FIG. 5 have the correction first lpMOS transistor 132 and the correction unit when the drain current Id is very small (for example, Idl in FIG. 6B). Since the first InMOS transistor 136 is off, the correction current Ic does not flow. When the drain current Id increases from a very small state, the correction first lpMOS transistor 132 and the correction first InMOS transistor 136 gradually change from off to on, and conversely, the correction second pMOS transistor. 134 and the second nMOS transistor for correction 138 gradually change from on to off.
  • the drain current Id is a very small state force.
  • Id2 the positive side correction unit 46 and the negative side correction unit 48 gradually increase the correction current Ic.
  • the positive side correction unit 46 and the negative side correction unit 48 generate the maximum correction current Ic.
  • the positive side correction unit 46 and the negative side correction unit 46 gradually decreases the correction current Ic.
  • the positive side correction unit 46 and the negative side correction unit 48 are connected to the correction second pMOS transistor 134 and the correction second nMOS. Since the transistor 13 8 is off, the correction current Ic does not flow.
  • the positive side correction unit 46 and the negative side correction unit 48 it is possible to output the correction current Ic that monotonously increases and then monotonously decreases as the drain current Id increases. Therefore, according to the positive side correction unit 46 and the negative side correction unit 48 as described above, the drain current Id increases monotonously as the drain current Id increases up to a predetermined boundary current within the normal use range of the drain current Id.
  • the correction current Ic to be output can be output.
  • the positive-side correction unit 46 and the negative-side correction unit 48 are configured so that the positive-side control voltage BP and the negative-side control voltage BN are drained up to a predetermined boundary current within the normal use range of the drain current Id. It may be input indirectly through a circuit that converts a correction current Ic that monotonously decreases as the current Id increases into a voltage that generates the correction current Ic.
  • FIG. 7 shows an example of the output current (Id + Ic) of the delay element 30 with respect to the control voltage BP (BN).
  • the current control MOS transistor 36 outputs a drain current Id having a smaller change with respect to the control voltage (BP, BN) in the linear region than in the saturation region.
  • the correction unit 38 outputs a correction current Ic that monotonously decreases as the drain current Id increases up to a predetermined boundary current within the normal use range of the drain current Id. Then, the delay element 30 causes an output current (Id + Ic) obtained by adding the correction current Ic to the drain current Id to flow between the output terminal 24.
  • the correction unit 38 sets the predetermined boundary current as, for example, the drain current Id at a substantially boundary between the saturation region and the linear region within the normal use range of the drain current Id.
  • the correction unit 38 allows the drain current Id to flow so that the delay element 30 delays the signal.
  • the predetermined boundary current is defined as the drain current Id at the substantial boundary between the saturation region and the linear region.
  • the delay element 30 can correct the difference between the change rate of the drain current Id in the saturation region and the change rate of the drain current Id in the linear region by the correction current Ic. As a result, the change rate of the drain current Id is small. Can expand the part.
  • the correction unit 38 is configured so that the change of the drain current Id with respect to the control voltage in the saturation region of the current control MOS transistor 36 within the normal use range of the drain current Id is the current control within the normal use range.
  • the correction current Ic that approximates the change in the drain current Id with respect to the control voltage in the linear region of the MOS transistor 36 may be output.
  • the delay element 30 as shown in FIG. 7, the rate of change in the portion close to the linear region in the saturation region is substantially matched to the rate of change in the linear region, and further, the saturation region and the linear region Output current (Id + Ic) can be output. Therefore, according to the delay element 30, it is possible to expand a portion where the rate of change of the drain current Id is small.
  • the positive side correction unit 46 indicates that the change of the positive side drain current relative to the positive side control voltage BP in the saturation region of the current control pMOS transistor 42 within the normal use range of the positive side drain current is A positive-side correction current that is close to linear with the change of the positive-side drain current with respect to the positive-side control voltage BP in the linear region of the current control pMOS transistor 42 within the normal use range may be output.
  • the negative side correction unit 48 shows that the change of the negative side drain current with respect to the negative side control voltage BN in the saturation region of the current control nMOS transistor 44 within the normal use range of the negative side drain current is within the normal use range. In the linear region of the current controlling nMOS transistor 44 in FIG. 4, the negative side correction current may be output in line with the change of the negative side drain current with respect to the negative side control voltage BN.
  • FIG. 8 (A) shows an example of a change in the delay time tpd with respect to the control voltage (BP, BN) when the variable delay circuit 20 does not include the correction unit 38.
  • FIG. 8 (B) An example of a change in the delay time tpd with respect to the control voltage (BP, BN) in the variable delay circuit 20 of the embodiment is shown.
  • the output signal delay time tpd is inversely proportional to the current flowing through the capacitor 32. Therefore, the variable delay circuit 20 that does not include the correction unit 38 saturates the current control MOS transistor 36.
  • the delay time tpd with respect to the control voltage can be controlled in a hyperbolic shape.
  • the variable delay circuit 20 not provided with the correction unit 38 has a current in a region where the control voltage is large (the drain current Id is large and the region). Since the control MOS transistor 36 operates in the linear region, it outputs a drain current Id that is smaller than that in the saturation region. Therefore, as shown in FIG. 8A, the variable delay circuit 20 that does not include the correction unit 38 makes the delay time tpd larger than that on an ideal hyperbola in a region where the control voltage is large.
  • the variable delay circuit 20 of the present embodiment as shown in FIG. 8 (B), the correction current Ic is added to the drain current Id. That is, the delay time tpd in the region where the drain current Id is small) can be reduced.
  • the variable delay circuit 20 of the present embodiment outputs the correction current Ic so that the change of the drain current Id with respect to the control voltage in the saturation region becomes linear with the change of the drain current Id with respect to the control voltage in the linear region. .
  • the delay time can be linearly changed in a wide range from a large control voltage to a small control voltage.
  • FIG. 9 shows a configuration of the variable delay circuit 20 according to the first modification example of the present embodiment. Since the variable delay circuit 20 according to the present modification employs substantially the same configuration and function as the members having the same reference numerals shown in FIG. 2, the description thereof will be omitted except for the following differences.
  • the variable delay circuit 20 according to this modification further includes an additional MOS transistor 52.
  • the additional MOS transistor 52 is connected in parallel to the source and drain of the current control MOS transistor 36, and is connected to the drain side of the current control MOS transistor 36, thereby forming a diode connection type.
  • the additional MOS transistor 52 is connected in parallel with the source and drain of the current control pMOS transistor 42, and is connected to the drain side of the current control pMOS transistor 42.
  • 62, and a diode-connected additional nMOS transistor 64 that is connected in parallel with the source and drain of the current control nMOS transistor 44 and has a gate connected to the drain side of the current control nMOS transistor 44!
  • FIG. 10 shows the source-drain voltage in the additional MOS transistor 52 according to the first modification.
  • Vds Shows the current Ix characteristics.
  • the additional MOS transistor 52 does not pass the current Ix between the source and drain when the source-drain voltage Vds is equal to or lower than the threshold voltage (Vth).
  • the additional MOS transistor 52 flows a current Ix proportional to the source-drain voltage Vds when the source-drain voltage Vds exceeds the threshold voltage (Vth).
  • the additional MOS transistor 52 has the same characteristics as the diode.
  • FIG. 11 shows an example of a source-drain voltage Vds—current (Id + Ix) characteristic and a load line in a combined circuit of the current control MOS transistor 36 and the additional MOS transistor 52 according to the first modification.
  • the source-drain voltage Vs becomes the threshold voltage and the value voltage ( In the case of Vth) or higher, the current (Id + Ix) is further increased as the source-drain voltage Vds increases.
  • the composite circuit outputs a current with a small difference from the drain current Id of the current control MOS transistor 36, and the control voltage is If small! / (When current (Id + Ix) is small), a current having a large difference from the drain current Id of the MOS transistor 36 for current control is output. That is, the variable delay circuit 20 according to this modification outputs an output current having a small control voltage and a large increase rate in a region.
  • FIG. 12 shows an example of a change in the delay time tpd with respect to the control voltage in the variable delay circuit 20 according to the first modification.
  • the variable delay circuit 20 according to this modification since the output current increases due to the influence of the additional MOS transistor 52 in the region where the control voltage force S is small, the delay time in the region where the control voltage is small decreases. .
  • the slope of the delay time with respect to the control voltage in the region where the control voltage is small is closer to the slope of the delay time with respect to the control voltage in the region where the control voltage is large 1.
  • the delay time can be varied linearly over a wider range of control voltages.
  • FIG. 13 shows a configuration of the variable delay circuit 20 according to the second modification example of the present embodiment. Since the variable delay circuit 20 according to this modification employs substantially the same configuration and function as the members having the same reference numerals shown in FIG. 2, the description thereof will be omitted except for the following differences.
  • the current control MOS transistor 36 has a delay element output terminal of which the source and drain are the delay elements 30. It is connected between 114 and the output terminal 24 of the variable delay circuit 20.
  • the correction unit 38 is connected between the delay element output terminal 114 and the output terminal 24.
  • each of the current control pMOS transistor 42 and the current control nMOS transistor 44 has its source and drain connected between the delay element output terminal 114 of the delay element 30 and the output terminal 24 of the variable delay circuit 20. It's okay.
  • each of the positive side correction unit 46 and the negative side correction unit 48 may be connected between the delay element output terminal 114 and the output terminal 24.
  • FIG. 14 shows a configuration of the variable delay circuit 20 according to the third modification example of the present embodiment. Since the variable delay circuit 20 according to this modification employs substantially the same configuration and function as the members having the same reference numerals shown in FIG. 13, the description thereof will be omitted except for the following differences.
  • the variable delay circuit 20 according to this modification further includes an additional MOS transistor 52.
  • the additional MOS transistor 52 is connected in parallel to the source and drain of the current control MOS transistor 36, and is connected to the drain side of the delay control unit 34, so that the additional MOS transistor 52 is of a diode connection type.
  • the additional MOS transistor 52 is connected in parallel with the source and drain of the current control pMOS transistor 42, and is connected to the source side of the current control pMOS transistor 42.
  • variable delay circuit 20 According to the variable delay circuit 20 according to the third modified example, compared to the circuit shown in Fig. 13, the slope of the delay time with respect to the control voltage in the region where the control voltage is small is Since it is closer to the slope of the delay time with respect to the control voltage in a large region, the delay time can be changed linearly over a wider range of the control voltage.
  • the test apparatus 10 may be a test circuit provided in the same electronic device together with a circuit under test to be tested.
  • the test circuit is realized as a BIST circuit of an electronic device, and the electronic device is diagnosed by testing the circuit under test. to this Thus, the test circuit can check whether the circuit to be tested can perform the normal operation intended by the electronic device.
  • the test apparatus 10 may be the same board as the circuit under test to be tested or a test circuit provided in the same apparatus. Such a test circuit can also check whether the circuit under test can perform the intended normal operation as described above.

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Abstract

　入力信号を指定された遅延時間遅延させた出力信号を出力する可変遅延回路であって、遅延時間の設定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用ＭＯＳトランジスタと、電流制御用ＭＯＳトランジスタのソース－ドレインと並列に接続され、ドレイン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を当該可変遅延回路の出力端子との間に流すことにより、出力信号を出力電流に応じた時間遅延して出力する遅延素子とを備える可変遅延回路を提供する。

Description

明 細 書
可変遅延回路、試験装置および電子デバイス
技術分野
[0001] 本発明は、可変遅延回路、試験装置および電子デバイスに関する。特に本発明は
、入力信号を指定された時間遅延させた出力信号を出力する可変遅延回路、当該 可変遅延回路を備える試験装置および電子デバイスに関する。本出願は、下記の日 本出願に関連する。文献の参照による組み込みが認められる指定国については、下 記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
1.特願 2006— 099359 出願日 2006年 3月 31日
背景技術
[0002] 従来、試験装置は、基準クロックを指定された時間遅延させたタイミング信号を出力 する可変遅延回路を備える (例えば、特許文献 1参照。 ) o特許文献 1に開示された 可変遅延回路は、例えば MOSトランジスタによって遅延素子の電源電流を制御する ことにより、遅延時間を変更する。
特許文献 1：国際公開第 2005Z060098号パンフレット
発明の開示
発明が解決しょうとする課題
[0003] ところで、特許文献 1に開示された可変遅延回路は、 MOSトランジスタを飽和領域 で動作させて、遅延素子の電源電流を制御するのが望ましい。これにより、可変遅延 回路は、 MOSトランジスタを電流源として動作させるので、遅延時間のリニアリティー を向上することができる。
[0004] ところが、近年、 CMOS回路の電源電圧が低くなつているので、可変遅延回路は、 MOSトランジスタの Vdsを大きくすることが困難となっている。また、可変遅延回路は 、 MOSトランジスタの Vgsを大きくしなければ、遅延素子に大電流を流すことができ ない。従って、低い Vdsにより遅延素子に大電流を流す場合、可変遅延回路は、 M OSトランジスタを飽和領域で動作させることが困難となり、遅延時間のリニアリティー が低下する。 [0005] そこで本発明は、上記の課題を解決することのできる可変遅延回路、試験装置およ び電子デバイスを提供することを目的とする。この目的は請求の範囲における独立 項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利 な具体例を規定する。
課題を解決するための手段
[0006] 上記課題を解決するために、本発明の第 1形態においては、入力信号を指定され た遅延時間遅延させた出力信号を出力する可変遅延回路であって、遅延時間の設 定値に応じた制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御 電圧に応じたドレイン電流を出力する電流制御用 MOSトランジスタと、電流制御用 MOSトランジスタのソース ドレインと並列に接続され、ドレイン電流の通常使用範 囲内において、予め定められた境界電流より大きい範囲でドレイン電流が増加する につれて単調減少する補正電流を出力する補正部と、入力信号に応じて出力信号 の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出力電流を 当該可変遅延回路の出力端子との間に流すことにより、出力信号を出力電流に応じ た時間遅延して出力する遅延素子とを備える可変遅延回路を提供する。
[0007] 遅延制御部は、遅延時間の設定値がより大きい場合により高くなる制御電圧である 正側制御電圧と、遅延時間の設定値がより大きい場合により低くなる制御電圧である 負側制御電圧とを出力し、ゲートに正側制御電圧を入力し、正側制御電圧に応じた 正側ドレイン電流を出力する電流制御用 MOSトランジスタである電流制御用 pMOS トランジスタと、ゲートに負側制御電圧を入力し、負側制御電圧に応じた負側ドレイン 電流を出力する電流制御用 MOSトランジスタである電流制御用 nMOSトランジスタ と、電流制御用 pMOSトランジスタのソース ドレインと並列に接続され、正側ドレイ ン電流の通常使用範囲内において、境界電流より大きい範囲でドレイン電流が増加 するにつれて単調減少する正側補正電流を出力する補正部である正側補正部と、 電流制御用 nMOSトランジスタのソース ドレインと並列に接続され、負側ドレイン電 流の通常使用範囲内において、境界電流より大きい範囲でドレイン電流が増加する につれて単調減少する負側補正電流を出力する補正部である負側補正部とを備え 、遅延素子は、入力信号に応じて出力信号の信号値を立ち上げる場合において、正 側ドレイン電流に補正電流を加えた正側出力電流を当該可変遅延回路の出力端子 力 出力させることにより、出力信号の立ち上がりを正側出力電流に応じた時間遅延 して出力し、入力信号に応じて出力信号の信号値を立ち下げる場合において、負側 ドレイン電流に補正電流を加えた負側出力電流を当該可変遅延回路の出力端子か ら流入させることにより、出力信号の立ち下がりを負側出力電流に応じた時間遅延し て出力してよい。
[0008] 電流制御用 pMOSトランジスタは、ソースが正側の電源端子側に、ドレインが遅延 素子の正側の電源入力端子側に接続され、電流制御用 nMOSトランジスタは、ソー スが負側の電源端子側に、ドレインが遅延素子の負側の電源入力端子側に接続さ れてよい。電流制御用 pMOSトランジスタおよび nMOSトランジスタのそれぞれは、ソ ースおよびドレインが遅延素子の出力端子と当該可変遅延回路の出力端子との間に 接続されてよい。
[0009] 可変遅延回路は、電流制御用 pMOSトランジスタのソース ドレインと並列に接続 され、電流制御用 pMOSトランジスタのドレイン側にゲートが接続されたダイオード接 続型の追力 UpMOSトランジスタと、電流制御用 nMOSトランジスタのソース ドレイン と並列に接続され、電流制御用 nMOSトランジスタのドレイン側にゲートが接続され たダイオード接続型の追加 nMOSトランジスタとを更に備えてよい。
[0010] 正側補正部は、ソース ドレインが互いに直列に接続され、一方のゲートに正側制 御電圧が入力され他方のゲートに負側制御電圧が入力された 2つの pMOSトランジ スタを有し、直列に接続された 2つの pMOSトランジスタと、電流制御用 pMOSトラン ジスタとが並列に接続されてよい。負側補正部は、ソース ドレインが互いに直列に 接続され、一方のゲートに負側制御電圧が入力され他方のゲートに正側制御電圧が 入力された 2つの nMOSトランジスタを有し、直列に接続された 2つの nMOSトランジ スタと、電流制御用 nMOSトランジスタとが並列に接続されてよい。
[0011] 本発明の第 2形態においては、電子デバイスを試験する試験装置であって、電子 デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターン を成形して電子デバイスに供給する波形成形器と、波形成形器が、試験パターンを 電子デバイスに供給するタイミングを制御するタイミング信号を出力するタイミング発 生器とを備え、タイミング発生器は、試験パターンにより指定された、基準クロックを遅 延させる遅延時間の指定値に応じた制御電圧を出力する遅延制御部と、ゲートに制 御電圧を入力し、制御電圧に応じたドレイン電流を出力する電流制御用 MOSトラン ジスタと、電流制御用 MOSトランジスタのソース ドレインと並列に接続され、ドレイ ン電流の通常使用範囲内において、予め定められた境界電流より小さい範囲でドレ イン電流が増加するにつれて単調増加し、境界電流より大きい範囲でドレイン電流が 増加するにつれて単調減少する補正電流を出力する補正部と、入力信号に応じて 出力信号の信号値を変化させる場合において、ドレイン電流に補正電流を加えた出 力電流を当該タイミング発生器の出力端子との間に流すことにより、基準クロックに対 してタイミング信号を出力電流に応じた時間遅延して出力する遅延素子とを有する試 験装置を提供する。
[0012] 本発明の第 3形態においては、電子デバイスであって、被試験回路と、被試験回路 を試験する試験回路とを備え、試験回路は、被試験回路を試験するための試験バタ ーンを生成するパターン発生器と、試験パターンを成形して被試験回路に供給する 波形成形器と、波形成形器が、試験パターンを被試験回路に供給するタイミングを 制御するタイミング信号を出力するタイミング発生器とを有し、タイミング発生器は、試 験パターンにより指定された、基準クロックを遅延させる遅延時間の指定値に応じた 制御電圧を出力する遅延制御部と、ゲートに制御電圧を入力し、制御電圧に応じた ドレイン電流を出力する電流制御用 MOSトランジスタと、電流制御用 MOSトランジス タのソース ドレインと並列に接続され、ドレイン電流の通常使用範囲内にお 、て、 予め定められた境界電流より小さい範囲でドレイン電流が増加するにつれて単調増 加し、境界電流より大きい範囲でドレイン電流が増加するにつれて単調減少する補 正電流を出力する補正部と、入力信号に応じて出力信号の信号値を変化させる場 合において、ドレイン電流に補正電流をカ卩えた出力電流を当該タイミング発生器の 出力端子との間に流すことにより、基準クロックに対してタイミング信号を出力電流に 応じた時間遅延して出力する遅延素子とを含む電子デバイスを提供する。
[0013] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。 図面の簡単な説明
[図 1]本発明の実施形態に係る試験装置 10の構成を電子デバイス 100とともに示す 圆 2]本発明の実施形態に係る可変遅延回路 20の構成の一例を示す。
圆 3]可変遅延回路 20が入力する入力信号 V および可変遅延回路 20が出力する
IN
出力信号 V の一例を示す。
OUT
[図 4] (A)は電流制御用 MOSトランジスタ 36の入力電圧（制御電圧 BP、 BN)および 出力電流（ドレイン電流 Id)を示し、 (B)は電流制御用 MOSトランジスタ 36のソースド レイン間電圧 Vds ドレイン電流 Id特性および負荷直線の一例を示し、 (C)は電流 制御用 MOSトランジスタ 36の制御電圧（BP、 BN) ドレイン電流 Id特性の一例を示 す。
[図 5] (A)は正側補正部 46の構成の一例を電流制御用 pMOSトランジスタ 42ととも に示し、（B)は負側補正部 48の構成の一例を電流制御用 nMOSトランジスタ 44とと もに示す。
[図 6] (A)はドレイン電流 Idに対する正側制御電圧 BPの変化およびドレイン電流 Id に対する負側制御電圧 BNの変化の一例を示し、 (B)は図 5に示した正側補正部 46 および負側補正部 48により流される補正電流 Icの一例を示す。
[図 7]制御電圧 BP (BN)に対する遅延素子 30の出力電流 (Id+Ic)の一例を示す。
[図 8] (A)は、可変遅延回路 20が補正部 38を備えない場合における、制御電圧 (BP
、 BN)に対する遅延時間 tpdの変化の一例を示し、 (B)は、本実施形態の可変遅延 回路 20における制御電圧 (BP、 BN)に対する遅延時間 tpdの変化の一例を示す。 圆 9]本実施形態の第 1変形例に係る可変遅延回路 20の構成を示す。
[図 10]追加 MOSトランジスタ 52における、ソースドレイン間電圧 Vds 電流 Ix特性を 示す。
[図 11]第 1変形例に係る電流制御用 MOSトランジスタ 36および追加 MOSトランジス タ 52の合成回路におけるソースドレイン間電圧 Vds 電流 (Id+Ix)特性および負荷 直線の一例を示す。
圆 12]本実施形態の第 1変形例に係る可変遅延回路 20における制御電圧 BPに対 する遅延時間 tpdの一例を示す。
[図 13]本実施形態の第 2変形例に係る可変遅延回路 20の構成を示す, [図 14]本実施形態の第 3変形例に係る可変遅延回路 20の構成を示す, 符号の説明
10 試験装置
12 パターン発生器
14 波形成形器
16 タイミング発生器
18 判定部
20 可変遅延回路
22 入力端子
24 出力端子
26 正側電源端子
28 負側電源端子
30 遅延素子
32 コンデンサ
34 遅延制御部
36 電流制御用 MOSトランジスタ
38 補正部
2 電流制御用 pMOSトランジスタ
4 電流制御用 nMOSトランジスタ
6 正側補正部
8 負側補正部
52 追加 MOSトランジスタ
2 追カロ pMOSトランジスタ
4 追加 nMOSトランジスタ
100 電子デバイス
112 遅延素子入力端子 114 遅延素子出力端子
116 正側電源入力端子
118 負側電源入力端子
122 遅延用 pMOSトランジスタ
124 遅延用 nMOSトランジスタ
132 補正用第 lpMOSトランジスタ
134 補正用第 2pMOSトランジスタ
136 補正用第 InMOSトランジスタ
138 補正用第 2nMOSトランジスタ
発明を実施するための最良の形態
[0016] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0017] 図 1は、本実施形態に係る試験装置 10の構成を電子デバイス 100とともに示す。試 験装置 10は、例えば半導体素子等の電子デバイス 100を試験する。試験装置 10は 、ノターン発生器 12と、波形成形器 14と、タイミング発生器 16と、判定部 18を備える
[0018] ノターン発生器 12は、電子デバイス 100を試験するための試験パターンを生成し 、波形成形器 14に供給する。波形成形器 14は、受け取った試験パターンを成形し、 成形した試験信号をタイミング発生器 16から与えられるタイミングに応じて電子デバ イス 100に供給する。タイミング発生器 16は、波形成形器 14が試験パターンを電子 デバイス 100に供給するタイミングを制御するタイミング信号を、出力する。タイミング 発生器 16は、可変遅延回路 20を含み、当該可変遅延回路 20により基準クロックを 指定された遅延時間遅延させることによりタイミング信号を生成する。判定部 18は、 電子デバイス 100が試験信号に応じて出力する出力信号と、パターン発生器 12から 与えられる期待値信号とを比較して、電子デバイス 100の良否を判定する。
[0019] 図 2は、本実施形態に係る可変遅延回路 20の構成の一例を示す。可変遅延回路 2 0は、入力信号 V を入力端子 22を介して入力し、当該入力信号 V を指定された遅 延時間 tpd遅延させた出力信号 V を出力端子 24を介して出力する。可変遅延回
OUT
路 20は、一例として、入力信号として基準クロックを入力し、出力信号をタイミング信 号として出力する。また、可変遅延回路 20は、正側電源端子 26を介して正側電源電 圧 V を入力し、負側電源端子 28を介して負側電源電圧 V を入力する。
DD SS
[0020] 可変遅延回路 20は、遅延素子 30と、コンデンサ 32と、遅延制御部 34と、電流制御 用 MOSトランジスタ 36と、補正部 38とを備える。遅延素子 30は、当該可変遅延回路 20が入力した入力信号 V を遅延素子入力端子 112を介して入力し、入力信号に
IN
応じて変化する出力信号 V を遅延素子出力端子 114を介して出力する。
OUT
[0021] 遅延素子 30は、一例として、遅延用 pMOSトランジスタ 122と、遅延用 nMOSトラ ンジスタ 124とを有し、入力信号 V の論理レベルを反転した出力信号 V を出力
IN OUT
する反転回路であってよい。遅延用 pMOSトランジスタ 122は、ゲートが遅延素子入 力端子 112に、ソースが正側電源電圧 V 側から正側駆動電流を入力する正側電
DD
源入力端子 116に、ドレインが遅延素子出力端子 114に接続される。遅延用 nMOS トランジスタ 124は、ゲートが遅延素子入力端子 112に、ソースが負側電源電圧 V
SS
力 の負側駆動電流を入力する負側電源入力端子 118に、ドレインが遅延素子出力 端子 114に接続される。
[0022] このような遅延素子 30は、入力信号 V 力 ¾論理レベルである場合には、遅延用 p
IN
MOSトランジスタ 122がオフおよび遅延用 nMOSトランジスタ 124がオンとなる。従 つて、この場合にお 、て、遅延素子 30は、 L論理レベルの出力信号 V を遅延素子
OUT
出力端子 114を介して出力するとともに、遅延素子出力端子 114から引き込んだ出 力電流を負側電源入力端子 118を介して負側電源電圧 V 側に出力する。また、遅
SS
延素子 30は、入力信号 V 力 論理レベルである場合には、遅延用 pMOSトランジ
IN
スタ 122がオンおよび遅延用 nMOSトランジスタ 124がオフとなる。従って、この場合 において、遅延素子 30は、 H論理レベルの出力信号 V を遅延素子出力端子 114
OUT
を介して出力するとともに、負側電源入力端子 118を介して正側電源電圧 V 側カゝら
DD
入力した出力電流を、遅延素子出力端子 114を介して出力する。
[0023] コンデンサ 32は、出力端子 24と基準電位 (例えば、グランド）との間に設けられる。
なお、容量成分を有する負荷が出力端子 24に接続され、当該容量成分がコンデン サ 32の機能を果たす場合には、可変遅延回路 20は、コンデンサ 32を備えなくてよ い。
[0024] 遅延制御部 34は、遅延時間 tpdの設定値に応じた制御電圧を出力する。遅延制 御部 34は、一例として、遅延時間 tpdの設定値がより大きい場合により高くなる制御 電圧である正側制御電圧 BPと、遅延時間 tpdの設定値がより大きい場合により低くな る制御電圧である負側制御電圧 BNとを出力してよい。
[0025] 電流制御用 MOSトランジスタ 36は、ゲートに遅延制御部 34から出力された制御電 圧を入力し、制御電圧に応じたドレイン電流を出力する。すなわち、電流制御用 MO Sトランジスタ 36は、指定された遅延時間 tpdの設定値に応じたドレイン電流を出力 する。電流制御用 MOSトランジスタ 36は、一例として、電流制御用 pMOSトランジス タ 42および電流制御用 nMOSトランジスタ 44であってよい。電流制御用 pMOSトラ ンジスタ 42は、ゲートに正側制御電圧 BPを入力し、正側制御電圧 BPに応じた正側 ドレイン電流を出力し、当該正側ドレイン電流を正側駆動電流として遅延素子 30に 供給してよい。より具体的には、電流制御用 pMOSトランジスタ 42は、ソースが正側 電源端子 26側に接続され、ドレインが遅延素子 30の正側電源入力端子 116側に接 続されてよい。また、電流制御用 nMOSトランジスタ 44は、ゲートに負側制御電圧 B Nを入力し、負側制御電圧 BNに応じた負側ドレイン電流を出力し、当該負側ドレイ ン電流を負側駆動電流として遅延素子 30に供給してよい。より具体的には、電流制 御用 nMOSトランジスタ 44は、ソースが負側電源端子 28側に接続され、ドレインが 遅延素子 30の負側電源入力端子 118側に接続されてよい。
[0026] 補正部 38は、電流制御用 MOSトランジスタ 36のソース—ドレインと並列に接続さ れ、当該電流制御用 MOSトランジスタ 36のドレイン電流の通常使用範囲内におい て、予め定められた境界電流より大きい範囲でドレイン電流が増加するにつれて単 調減少する補正電流を出力する。これに加えて、補正部 38は、予め定められた境界 電流より小さい範囲でドレイン電流が増加するにつれて単調増加してもよい。そして、 補正部 38は、補正電流を、電流制御用 MOSトランジスタ 36から出力されたドレイン 電流と同じ経路を介して出力する。これにより、補正部 38は、電流制御用 MOSトラン ジスタ 36から出力されたドレイン電流に対して補正電流をカ卩えることができる。 [0027] 補正部 38は、一例として、正側補正部 46および負側補正部 48であってょ 、。正側 補正部 46は、電流制御用 pMOSトランジスタ 42のソース ドレインと並列に接続さ れ、当該電流制御用 pMOSトランジスタ 42により出力される正側ドレイン電流の通常 使用範囲内において、境界電流より小さい範囲で正側ドレイン電流が増加するにつ れて単調増加し、境界電流より大きい範囲でドレイン電流が増加するにつれて単調 減少する正側補正電流を出力する。正側補正部 46は、一例として、正側補正電流を 、電流制御用 pMOSトランジスタ 42から出力された正側ドレイン電流とともに、正側 駆動電流として遅延素子 30に供給してよい。負側補正部 48は、電流制御用 nMOS トランジスタ 44のソース ドレインと並列に接続され、当該電流制御用 nMOSトラン ジスタ 44の負側ドレイン電流の通常使用範囲内において、境界電流より小さい範囲 で負側ドレイン電流が増加するにつれて単調増加し、境界電流より大きい範囲でドレ イン電流が増加するにつれて単調減少する負側補正電流を出力する。負側補正部 4 8は、一例として、負側補正電流を、電流制御用 nMOSトランジスタ 44から出力され た負側ドレイン電流とともに、負側駆動電流として遅延素子 30に供給してよい。
[0028] このような構成の可変遅延回路 20は、遅延素子 30が出力した出力信号 V を出
OUT
力端子 24を介して外部に出力する。ここで、遅延素子 30は、入力信号 V に応じて
IN
出力信号 V の信号値を変化させる場合において、電流制御用 MOSトランジスタ 3
OUT
6により出力されたドレイン電流に補正部 38により出力された補正電流をカ卩えた出力 電流を、当該可変遅延回路 20の出力端子 24との間に流すことにより、出力信号 V
OU
Tを出力電流に応じた時間遅延して出力する。すなわち、遅延素子 30は、出力端子 2
4と基準電位との間に設けられたコンデンサ 32に出力電流を供給することによって（ またはコンデンサ 32から出力電流を吸い出すことによって）出力信号 V の応答を
OUT
遅らせて、当該出力信号 V を遅延する。さらに、遅延素子 30は、コンデンサ 32に
OUT
供給される電流量 (コンデンサ 32から吸い出される電流量）に応じて定まる遅延時間 、出力信号 V を遅延する。すなわち、遅延素子 30は、出力電流が大きい場合に
OUT
は遅延時間が小さぐ出力電流が小さい場合には遅延時間が大きい出力信号 V
OUT
を出力する。
[0029] 遅延素子 30は、一例として、入力信号 V に応じて出力信号 V の信号値を立ち 上げる場合において、電流制御用 pMOSトランジスタ 42により出力された正側ドレイ ン電流に正側補正部 46により出力された補正電流を加えた正側出力電流を、当該 可変遅延回路 20の出力端子 24から出力させることにより、出力信号 V の立ち上
OUT
力 Sりを正側出力電流に応じた時間遅延して出力してよい。また、遅延素子 30は、一 例として、入力信号 V に応じて出力信号 V の信号値を立ち下げる場合において
IN OUT
、電流制御用 nMOSトランジスタ 44により出力された負側ドレイン電流に負側補正部 48により出力された補正電流を加えた負側出力電流を当該可変遅延回路 20の出 力端子 24から流入させることにより、出力信号 V の立ち下がりを負側出力電流に
OUT
応じた時間遅延して出力してよい。
[0030] このような可変遅延回路 20によれば、入力信号 V に対する出力信号 V の応答
IN OUT
の遅延時間を制御することができる。従って、可変遅延回路 20によれば、試験装置 1 0に備えられた場合に、基準クロックを所望の時間遅延したタイミング信号を生成する ことができる。さらに、可変遅延回路 20は、電流制御用 MOSトランジスタ 36により出 力されたドレイン電流に、補正部 38により出力された補正電流を加えた出力電流を 出力する。これにより、可変遅延回路 20によれば、遅延時間の設定値に対する出力 信号の遅延時間 tpdのリニアリティーを向上することができる。
[0031] 図 3は、可変遅延回路 20が入力する入力信号 V および可変遅延回路 20が出力
IN
する出力信号 V の一例を示す。遅延制御部 34は、遅延時間の設定値に応じた制
OUT
御電圧を発生することにより、電流制御用 MOSトランジスタ 36のドレイン電流を制御 する。遅延素子 30は、ドレイン電流に補正電流をカ卩えた出力電流の電流量に応じた 時間、出力信号 V を遅延する。従って、遅延制御部 34は、遅延時間の設定値に
OUT
応じて、出力信号 V の遅延時間 tpdの大きさを制御することができる。より詳しくは
OUT
、遅延制御部 34は、ドレイン電流を多く流す方向に制御電圧を制御することにより出 力信号 V の遅延時間を小さくし、ドレイン電流を少なく流す方向に制御電圧を制
OUT
御することにより出力信号 V の遅延時間を大きくする。さらに、本実施形態におい
OUT
ては、遅延制御部 34は、立下り時間および立上り時間を制御することで遅延を作り 出す。遅延素子 30は、ドレイン電流が少ないと立下り時間および立上り時間が長くな り、特に高速パルスの場合にドレイン電流が少ないとセットリングをしなくなる。従って 、遅延制御部 34は、より大きい電流量を基準にドレイン電流を制御して、すなわち、 より多くのドレイン電流を流すように制御して、遅延素子 30を高速に動作させることが 望ましい。
[0032] 図 4 (A)は電流制御用 MOSトランジスタ 36の入力電圧（制御電圧 BP、 BN)および 出力電流（ドレイン電流 Id)を示し、図 4 (B)は電流制御用 MOSトランジスタ 36のソー スドレイン間電圧 Vds ドレイン電流 Id特性および負荷直線 (遅延素子 30の特性を 近似した直線)の一例を示し、図 4 (C)は電流制御用 MOSトランジスタ 36の制御電 圧（BP、 BN) ドレイン電流 Id特性の一例を示す。電流制御用 MOSトランジスタ 36 は、図 4 (A)に示すように、制御電圧 (BP、 BN)をゲートに入力するので、当該制御 電圧 (BP、 BN)の大きさに応じてドレイン電流 Idを増減する。電流制御用 MOSトラン ジスタ 36は、図 4 (B)の静特性および負荷直線に示すように、制御電圧 (BP、 BN) 力 S小さい場合、定電流領域 (飽和領域: Vds > (Vgs— Vth) )で動作し、制御電圧 (B P、 BN)が大きい場合、線形領域 (Vds< (Vgs— Vth) )で動作するように、設定され る。すなわち、電流制御用 MOSトランジスタ 36は、少ないドレイン電流 Idを出力する 場合、定電流領域 (飽和領域)で動作し、多いドレイン電流 Idを出力する場合、線形 領域で動作する。
[0033] 従って、電流制御用 MOSトランジスタ 36は、図 4 (C)に示すように、定電流領域（ 飽和領域）においては、制御電圧 (BP、 BN)に対してドレイン Idを一定の変化率で 増減する。これに対して、電流制御用 MOSトランジスタ 36は、線形領域においては 、定電流領域 (飽和領域)よりも小さい変化率で、制御電圧 (BP、 BN)に対してドレイ ン Idを増減する。このように、電流制御用 MOSトランジスタ 36は、飽和領域における 制御電圧 (BP、 BN)に対するドレイン電流 Idの変化よりも、線形領域における制御電 圧 (BP、 BN)に対するドレイン電流 Idの変化の方が小さい特性を有する。
[0034] 図 5 (A)は正側補正部 46の構成の一例を電流制御用 pMOSトランジスタ 42ととも に示し、図 5 (B)は負側補正部 48の構成の一例を電流制御用 nMOSトランジスタ 44 とともに示す。正側補正部 46は、図 5 (A)に示すように、一例として、ソース ドレイン が互いに直列に接続され、一方のゲートに正側制御電圧 BPが入力され他方のゲー トに負側制御電圧 BNが入力された 2つの補正用第 lpMOSトランジスタ 132および 補正用第 2pMOSトランジスタ 134を有してよい。この場合において、正側補正部 46 は、正側制御電圧 BPをゲートに入力する補正用第 lpMOSトランジスタ 132が電流 制御用 pMOSトランジスタ 42のソース側に接続され、負側制御電圧 BNをゲートに入 力する補正用第 2pMOSトランジスタ 134が電流制御用 pMOSトランジスタ 42のドレ イン側に接続されてよぐまた、この逆に接続されてもよい。
[0035] 負側補正部 48は、図 5 (B)に示すように、一例として、ソース ドレインが互いに直 列に接続され、一方のゲートに負側制御電圧 BNが入力され他方のゲートに正側制 御電圧 BPが入力された 2つの補正用第 InMOSトランジスタ 136および補正用第 2n MOSトランジスタ 138を有してよい。この場合において、負側補正部 48は、負側制 御電圧 BNをゲートに入力する補正用第 InMOSトランジスタ 136が電流制御用 nM OSトランジスタ 44のソース側に接続され、負側制御電圧 BPをゲートに入力する補正 用第 2nMOSトランジスタ 138が電流制御用 nMOSトランジスタ 44のドレイン側に接 続されてよぐまた、この逆に接続されてもよい。
[0036] 図 6 (A)はドレイン電流 Idに対する正側制御電圧 BPの変化およびドレイン電流 Id に対する負側制御電圧 BNの変化の一例を示し、図 6 (B)は図 5に示した正側補正 部 46および負側補正部 48により流される補正電流 Icの一例を示す。遅延制御部 34 は、図 6 (A)に示すように、電流制御用 pMOSトランジスタ 42に流れるドレイン電流 Id が増加するにつれて小さくなる正側制御電圧 BPを発生し、電流制御用 nMOSトラン ジスタ 44に流れるドレイン電流 Idが増加するにつれて大きくなる負側制御電圧 BNを 発生する。
[0037] 図 5に示した正側補正部 46および負側補正部 48は、ドレイン電流 Idが非常に小さ い状態（例えば図 6 (B)の Idl)において、補正用第 lpMOSトランジスタ 132および 補正用第 InMOSトランジスタ 136がオフなので、補正電流 Icを流さない。ドレイン電 流 Idが非常に小さい状態から大きくなつていくと、補正用第 lpMOSトランジスタ 132 および補正用第 InMOSトランジスタ 136は、オフから徐々にオンに遷移していき、 反対に、補正用第 2pMOSトランジスタ 134および補正用第 2nMOSトランジスタ 13 8は、オンから徐々にオフに遷移していく。
[0038] 従って、ドレイン電流 Idが非常に小さい状態力 徐々に大きくなる状態 (例えば図 6 (B)の Id2)において、正側補正部 46および負側補正部 48は、補正電流 Icを徐々に 増加する。次に、正側制御電圧 BPおよび負側制御電圧 BNがー致した状態 (例えば 図 6 (B)の W3)において、正側補正部 46および負側補正部 48は、最大の補正電流 Icを出力する。次に、正側制御電圧 BPと負側制御電圧 BNとが一致した状態から更 にドレイン電流 Idが増加された状態 (例えば図 6 (B)の W4)において、正側補正部 4 6および負側補正部 48は、補正電流 Icを徐々に減少する。そして、ドレイン電流 Idが 非常に大き 、状態に（例えば図 6 (B)の W5)ぉ 、て、正側補正部 46および負側補正 部 48は、補正用第 2pMOSトランジスタ 134および補正用第 2nMOSトランジスタ 13 8がオフなので、補正電流 Icを流さない。
[0039] このような正側補正部 46および負側補正部 48によれば、ドレイン電流 Idが増加す るにつれて、単調増加してその後単調減少する補正電流 Icを、出力することができる 。従って、このような正側補正部 46および負側補正部 48によれば、ドレイン電流 Idの 通常使用範囲内において予め定められた境界電流までの間で、ドレイン電流 Idが増 加するにつれて単調減少する補正電流 Icを出力することができる。なお、正側補正 部 46および負側補正部 48は、正側制御電圧 BPおよび負側制御電圧 BNを、ドレイ ン電流 Idの通常使用範囲内において予め定められた境界電流までの間で、ドレイン 電流 Idが増加するにつれて単調減少するような補正電流 Icを発生する電圧に変換 する回路を介して、間接的に入力してよい。
[0040] 図 7は、制御電圧 BP (BN)に対する遅延素子 30の出力電流 (Id+Ic)の一例を示 す。電流制御用 MOSトランジスタ 36は、飽和領域よりも線形領域の方が、制御電圧 (BP、 BN)に対する変化が小さいドレイン電流 Idを出力する。補正部 38は、ドレイン 電流 Idの通常使用範囲内において予め定められた境界電流までの間で、ドレイン電 流 Idが増加するにつれて単調減少する補正電流 Icを出力する。そして、遅延素子 3 0は、ドレイン電流 Idに補正電流 Icをカ卩えた出力電流 (Id+Ic)を出力端子 24との間 に流す。
[0041] ここで、補正部 38は、ドレイン電流 Idの通常使用範囲内において、予め定められた 境界電流を、例えば飽和領域と線形領域との間の略境界のドレイン電流 Idとする。補 正部 38は、例えば、遅延素子 30が信号を遅延するようなドレイン電流 Idを流すことが できる範囲内において、予め定められた境界電流を、飽和領域と線形領域との間の 略境界のドレイン電流 Idとする。これにより、遅延素子 30は、飽和領域におけるドレイ ン電流 Idの変化率と線形領域におけるドレイン電流 Idの変化率との違いを補正電流 Icによって補正でき、この結果、ドレイン電流 Idの変化率の小さい部分を広げることが できる。
[0042] 補正部 38は、一例として、ドレイン電流 Idの通常使用範囲内における電流制御用 MOSトランジスタ 36の飽和領域での制御電圧に対するドレイン電流 Idの変化が、当 該通常使用範囲内における電流制御用 MOSトランジスタ 36の線形領域での制御 電圧に対するドレイン電流 Idの変化と線形に近づく補正電流 Icを、出力してよい。こ れにより、遅延素子 30によれば、図 7に示すように、飽和領域における線形領域に近 い部分の変化率を線形領域における変化率に略一致させて、さらに、飽和領域と線 形領域とを滑らかに接続した出力電流 (Id+Ic)を出力することができる。従って、遅 延素子 30によれば、ドレイン電流 Idの変化率の小さい部分を広げることができる。
[0043] 一例として、正側補正部 46は、正側ドレイン電流の通常使用範囲内における電流 制御用 pMOSトランジスタ 42の飽和領域での正側制御電圧 BPに対する正側ドレイ ン電流の変化が、当該通常使用範囲内における電流制御用 pMOSトランジスタ 42 の線形領域での正側制御電圧 BPに対する正側ドレイン電流の変化と線形に近づく 正側補正電流を出力してよい。また、負側補正部 48は、負側ドレイン電流の通常使 用範囲内における電流制御用 nMOSトランジスタ 44の飽和領域での負側制御電圧 BNに対する負側ドレイン電流の変化が、当該通常使用範囲内における電流制御用 nMOSトランジスタ 44の線形領域での負側制御電圧 BNに対する負側ドレイン電流 の変化と線形に近づく負側補正電流を出力してよい。
[0044] 図 8 (A)は、可変遅延回路 20が補正部 38を備えない場合における、制御電圧 (B P、 BN)に対する遅延時間 tpdの変化の一例を示し、図 8 (B)は、本実施形態の可変 遅延回路 20における制御電圧 (BP、 BN)に対する遅延時間 tpdの変化の一例を示 す。
[0045] 出力信号の遅延時間 tpdは、コンデンサ 32に流れる電流に反比例する。従って、 補正部 38を備えない可変遅延回路 20は、電流制御用 MOSトランジスタ 36を飽和 領域 (定電流領域)で動作させている場合、制御電圧に対する遅延時間 tpdを、双曲 線状に制御できる。しかし、ソースドレイン間電圧 Vdsを小さくしてゲート電圧 Vgsを 大きくした場合、補正部 38を備えない可変遅延回路 20は、制御電圧が大きい領域（ ドレイン電流 Idが大き 、領域）にお 、て電流制御用 MOSトランジスタ 36が線形領域 で動作するので、飽和領域で動作する場合よりも減少したドレイン電流 Idを出力する 。従って、補正部 38を備えない可変遅延回路 20は、図 8 (A)に示すように、制御電 圧が大きい領域において、理想的な双曲線上よりも、遅延時間 tpdを大きくする。
[0046] これに対して、本実施形態の可変遅延回路 20によれば、図 8 (B)に示すように、ド レイン電流 Idに補正電流 Icをカ卩えるので、制御電圧が小さい領域 (すなわち、ドレイ ン電流 Idが小さい領域）における遅延時間 tpdを減少することができる。例えば、本 実施形態の可変遅延回路 20は、飽和領域での制御電圧に対するドレイン電流 Idの 変化が、線形領域での制御電圧に対するドレイン電流 Idの変化と線形に近づくように 補正電流 Icを出力する。これにより、可変遅延回路 20によれば、大きい制御電圧か ら小さい制御電圧にわたる広い範囲において、遅延時間を直線的に変化させること ができる。
[0047] 図 9は、本実施形態の第 1変形例に係る可変遅延回路 20の構成を示す。本変形例 に係る可変遅延回路 20は、図 2に示した同一符号の部材と略同一の構成および機 能を採るので、以下相違点を除き説明を省略する。本変形例に係る可変遅延回路 2 0は、追加 MOSトランジスタ 52を更に備える。追加 MOSトランジスタ 52は、電流制 御用 MOSトランジスタ 36のソース ドレインと並列に接続され、電流制御用 MOSト ランジスタ 36のドレイン側にゲートが接続されることにより、ダイオード接続型とされる 。追加 MOSトランジスタ 52は、一例として、電流制御用 pMOSトランジスタ 42のソー ス一ドレインと並列に接続され、電流制御用 pMOSトランジスタ 42のドレイン側にゲ ートが接続されたダイオード接続型の追加 pMOSトランジスタ 62、および、電流制御 用 nMOSトランジスタ 44のソース ドレインと並列に接続され、電流制御用 nMOSト ランジスタ 44のドレイン側にゲートが接続されたダイオード接続型の追加 nMOSトラ ンジスタ 64であってよ!、。
[0048] 図 10は、第 1変形例に係る追加 MOSトランジスタ 52におけるソースドレイン間電圧 Vds—電流 Ix特性を示す。追加 MOSトランジスタ 52は、ソードレイン間電圧 Vdsがし きい値電圧 (Vth)以下の場合には、ソースドレイン間に電流 Ixを流さない。追加 MO Sトランジスタ 52は、ソースドレイン間電圧 Vdsがしきい値電圧 (Vth)を超える場合に は、ソースドレイン間電圧 Vdsに比例した電流 Ixを流す。このように追加 MOSトラン ジスタ 52によれば、ダイオードと同様の特性を有する。
[0049] 図 11は、第 1変形例に係る電流制御用 MOSトランジスタ 36および追加 MOSトラン ジスタ 52の合成回路におけるソースドレイン間電圧 Vds—電流 (Id+Ix)特性および 負荷直線の一例を示す。電流制御用 MOSトランジスタ 36に対して追加 MOSトラン ジスタ 52を並列に設けて構成した合成回路は、追加 MOSトランジスタ 52を設けてい な 、場合と比べて、ソースドレイン間電圧 Vsがしき 、値電圧 (Vth)以上の場合にお いて、ソースドレイン間電圧 Vdsが増加するに伴い電流 (Id + Ix)を、より増加する。そ して、当該合成回路は、制御電圧が大きい場合 (電流 (Id + Ix)が大きい場合）、電流 制御用 MOSトランジスタ 36のドレイン電流 Idとの差が少ない電流を出力し、制御電 圧が小さ!/、場合 (電流 (Id+Ix)が小さ 、場合）、電流制御用 MOSトランジスタ 36の ドレイン電流 Idとの差が大きい電流を出力する。すなわち、本変形例に係る可変遅延 回路 20は、制御電圧が小さ 、領域にぉ 、て増加率が大きい出力電流を出力する。
[0050] 図 12は、第 1変形例に係る可変遅延回路 20における、制御電圧に対する遅延時 間 tpdの変化の一例を示す。本変形例に係る可変遅延回路 20によれば、制御電圧 力 S小さ 、領域にぉ 、て追加 MOSトランジスタ 52の影響により出力電流が増加するの で、制御電圧が小さい領域における遅延時間が減少する。これにより、本変形例に 係る可変遅延回路 20によれば、制御電圧が小さい領域における制御電圧に対する 遅延時間の傾きを、制御電圧が大き 1、領域における制御電圧に対する遅延時間の 傾きにより近づけるので、制御電圧のより広い範囲にわたって、遅延時間を直線的に 変ィ匕させることができる。
[0051] 図 13は、本実施形態の第 2変形例に係る可変遅延回路 20の構成を示す。本変形 例に係る可変遅延回路 20は、図 2に示した同一符号の部材と略同一の構成および 機能を採るので、以下相違点を除き説明を省略する。本変形例において、電流制御 用 MOSトランジスタ 36は、ソースおよびドレインが遅延素子 30の遅延素子出力端子 114と当該可変遅延回路 20の出力端子 24との間に接続される。補正部 38も、同様 に、遅延素子出力端子 114と出力端子 24との間に接続される。一例として、電流制 御用 pMOSトランジスタ 42および電流制御用 nMOSトランジスタ 44のそれぞれは、 ソースおよびドレインが遅延素子 30の遅延素子出力端子 114と当該可変遅延回路 2 0の出力端子 24との間に接続されてよい。また、一例として、正側補正部 46および負 側補正部 48のそれぞれも、遅延素子出力端子 114と出力端子 24との間に接続され てよい。このような第 2変形例に係る可変遅延回路 20によれば、図 2に示した回路と 同様に、ドレイン電流 Idに補正電流 Icが加わった出力電流を出力するので、制御電 圧の広い範囲にわたって、遅延時間を直線的に変化させることができる。
[0052] 図 14は、本実施形態の第 3変形例に係る可変遅延回路 20の構成を示す。本変形 例に係る可変遅延回路 20は、図 13に示した同一符号の部材と略同一の構成および 機能を採るので、以下相違点を除き説明を省略する。本変形例に係る可変遅延回路 20は、追加 MOSトランジスタ 52を更に備える。追加 MOSトランジスタ 52は、電流制 御用 MOSトランジスタ 36のソース ドレインと並列に接続され、遅延制御部 34のド レイン側にゲートが接続されることにより、ダイオード接続型とされる。追加 MOSトラン ジスタ 52は、一例として、電流制御用 pMOSトランジスタ 42のソース ドレインと並列 に接続され、電流制御用 pMOSトランジスタ 42のソース側にゲートが接続されたダイ オード接続型の追加 pMOSトランジスタ 62、および、電流制御用 nMOSトランジスタ 44のソース ドレインと並列に接続され、電流制御用 nMOSトランジスタ 44のソース 側にゲートが接続されたダイオード接続型の追加 nMOSトランジスタ 64であってよい
[0053] このような第 3変形例に係る可変遅延回路 20によれば、図 13に示した回路と比較 して、制御電圧が小さい領域における制御電圧に対する遅延時間の傾きを、制御電 圧が大きい領域における制御電圧に対する遅延時間の傾きにより近づけるので、制 御電圧のより広い範囲にわたって、遅延時間を直線的に変化させることができる。
[0054] また、試験装置 10は、試験対象となる被試験回路と共に同一の電子デバイスに設 けられた試験回路であってもよい。当該試験回路は、電子デバイスの BIST回路等と して実現され、被試験回路を試験することにより電子デバイスの診断等を行う。これに より、当該試験回路は、被試験回路となる回路が、電子デバイスが本来目的とする通 常動作を行うことができるかどうかをチェックすることができる。
[0055] また、試験装置 10は、試験対象となる被試験回路と同一のボード又は同一の装置 内に設けられた試験回路であってもよい。このような試験回路も、上述したように被試 験回路が本来目的とする通常動作を行うことができるかどうかをチェックすることがで きる。
[0056] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。

Claims

請求の範囲
[1] 入力信号を指定された遅延時間遅延させた出力信号を出力する可変遅延回路で あって、
前記遅延時間の設定値に応じた制御電圧を出力する遅延制御部と、
ゲートに前記制御電圧を入力し、前記制御電圧に応じたドレイン電流を出力する電 流制御用 MOSトランジスタと、
前記電流制御用 MOSトランジスタのソース ドレインと並列に接続され、前記ドレ イン電流の通常使用範囲内において、予め定められた境界電流より大きい範囲で前 記ドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、 入力信号に応じて前記出力信号の信号値を変化させる場合において、前記ドレイ ン電流に前記補正電流を加えた出力電流を当該可変遅延回路の出力端子との間に 流すことにより、前記出力信号を前記出力電流に応じた時間遅延して出力する遅延 素子と
を備える可変遅延回路。
[2] 前記遅延制御部は、前記遅延時間の設定値がより大きい場合により高くなる前記 制御電圧である正側制御電圧と、前記遅延時間の設定値がより大きい場合により低 くなる前記制御電圧である負側制御電圧とを出力し、
ゲートに前記正側制御電圧を入力し、前記正側制御電圧に応じた正側ドレイン電 流を出力する前記電流制御用 MOSトランジスタである電流制御用 pMOSトランジス タと、
ゲートに前記負側制御電圧を入力し、前記負側制御電圧に応じた負側ドレイン電 流を出力する前記電流制御用 MOSトランジスタである電流制御用 nMOSトランジス タと、
前記電流制御用 pMOSトランジスタのソース ドレインと並列に接続され、前記正 側ドレイン電流の通常使用範囲内において、前記境界電流より大きい範囲で前記ド レイン電流が増加するにつれて単調減少する正側補正電流を出力する前記補正部 である正側補正部と、
前記電流制御用 nMOSトランジスタのソース ドレインと並列に接続され、前記負 側ドレイン電流の通常使用範囲内において、前記境界電流より大きい範囲で前記ド レイン電流が増加するにつれて単調減少する負側補正電流を出力する前記補正部 である負側補正部と
を備え、
前記遅延素子は、
入力信号に応じて前記出力信号の信号値を立ち上げる場合において、前記正側ド レイン電流に前記補正電流を加えた正側出力電流を当該可変遅延回路の前記出力 端子から出力させることにより、前記出力信号の立ち上がりを前記正側出力電流に 応じた時間遅延して出力し、
入力信号に応じて前記出力信号の信号値を立ち下げる場合において、前記負側ド レイン電流に前記補正電流を加えた負側出力電流を当該可変遅延回路の前記出力 端子力 流入させることにより、前記出力信号の立ち下がりを前記負側出力電流に 応じた時間遅延して出力する
請求項 1に記載の可変遅延回路。
[3] 前記電流制御用 pMOSトランジスタは、ソースが正側の電源端子側に、ドレインが 前記遅延素子の正側の電源入力端子側に接続され、
前記電流制御用 nMOSトランジスタは、ソースが負側の電源端子側に、ドレインが 前記遅延素子の負側の電源入力端子側に接続される
請求項 2に記載の可変遅延回路。
[4] 前記電流制御用 pMOSトランジスタおよび前記 nMOSトランジスタのそれぞれは、 ソースおよびドレインが前記遅延素子の出力端子と当該可変遅延回路の出力端子と の間に接続される請求項 2に記載の可変遅延回路。
[5] 前記電流制御用 pMOSトランジスタのソース—ドレインと並列に接続され、前記電 流制御用 pMOSトランジスタのドレイン側にゲートが接続されたダイオード接続型の 追カロ pMOSトランジスタと、
前記電流制御用 nMOSトランジスタのソース ドレインと並列に接続され、前記電 流制御用 nMOSトランジスタのドレイン側にゲートが接続されたダイオード接続型の 追カロ nMOSトランジスタと を更に備える請求項 2に記載の可変遅延回路。
[6] 前記正側補正部は、
ソース ドレインが互いに直列に接続され、一方のゲートに前記正側制御電圧が 入力され他方のゲートに前記負側制御電圧が入力された 2つの pMOSトランジスタ を有し、
直列に接続された前記 2つの pMOSトランジスタと、前記電流制御用 pMOSトラン ジスタとが並列に接続される
請求項 2に記載の可変遅延回路。
[7] 前記負側補正部は、
ソース ドレインが互いに直列に接続され、一方のゲートに前記負側制御電圧が 入力され他方のゲートに前記正側制御電圧が入力された 2つの nMOSトランジスタ を有し、
直列に接続された前記 2つの nMOSトランジスタと、前記電流制御用 nMOSトラン ジスタとが並列に接続される
請求項 2に記載の可変遅延回路。
[8] 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、 前記試験パターンを成形して前記電子デバイスに供給する波形成形器と、 前記波形成形器が、前記試験パターンを前記電子デバイスに供給するタイミングを 制御するタイミング信号を出力するタイミング発生器と
を備え、
前記タイミング発生器は、
前記試験パターンにより指定された、基準クロックを遅延させる遅延時間の指定値 に応じた制御電圧を出力する遅延制御部と、
ゲートに前記制御電圧を入力し、前記制御電圧に応じたドレイン電流を出力する電 流制御用 MOSトランジスタと、
前記電流制御用 MOSトランジスタのソース ドレインと並列に接続され、前記ドレ イン電流の通常使用範囲内において、予め定められた境界電流より小さい範囲で前 記ドレイン電流が増加するにつれて単調増加し、前記境界電流より大きい範囲で前 記ドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、 入力信号に応じて出力信号の信号値を変化させる場合において、前記ドレイン電 流に前記補正電流を加えた出力電流を当該タイミング発生器の出力端子との間に流 すことにより、前記基準クロックに対して前記タイミング信号を前記出力電流に応じた 時間遅延して出力する遅延素子と
を有する試験装置。
電子デバイスであって、
被試験回路と、
前記被試験回路を試験する試験回路とを備え、
前記試験回路は、
前記被試験回路を試験するための試験パターンを生成するパターン発生器と、 前記試験パターンを成形して前記被試験回路に供給する波形成形器と、 前記波形成形器が、前記試験パターンを前記被試験回路に供給するタイミングを 制御するタイミング信号を出力するタイミング発生器と
を有し、
前記タイミング発生器は、
前記試験パターンにより指定された、基準クロックを遅延させる遅延時間の指定値 に応じた制御電圧を出力する遅延制御部と、
ゲートに前記制御電圧を入力し、前記制御電圧に応じたドレイン電流を出力する電 流制御用 MOSトランジスタと、
前記電流制御用 MOSトランジスタのソース ドレインと並列に接続され、前記ドレ イン電流の通常使用範囲内において、予め定められた境界電流より小さい範囲で前 記ドレイン電流が増加するにつれて単調増加し、前記境界電流より大きい範囲で前 記ドレイン電流が増加するにつれて単調減少する補正電流を出力する補正部と、 入力信号に応じて出力信号の信号値を変化させる場合において、前記ドレイン電 流に前記補正電流を加えた出力電流を当該タイミング発生器の出力端子との間に流 すことにより、前記基準クロックに対して前記タイミング信号を前記出力電流に応じた 時間遅延して出力する遅延素子と を含む電子デバイス。
1/12 07/114379 PCT/JP2007/057240
Figure imgf000027_0001
2/12
WO 2007/114379 PCT/JP2007/057240
[図 2]
Figure imgf000028_0001
3/12
WO 2007/114379 PCT/JP2007/057240
[図 3]
入力信号 VIN
Figure imgf000029_0001
Figure imgf000029_0002
間
4/12
WO 2007/114379 PCT/JP2007/057240
[図 4]
Figure imgf000030_0001
5/12
WO 2007/114379 PCT/JP2007/057240
[図 5]
Figure imgf000031_0001
Figure imgf000031_0002
6/12
Figure imgf000032_0001
7/12
WO 2007/114379 PCT/JP2007/057240
[図 7]
I
Figure imgf000033_0001
制御電圧 BP (BN)
(Idを多く流す方向)
8/12
WO 2007/114379 PCT/JP2007/057240
[図 8]
(A)
遅延時間 tpd
Figure imgf000034_0001
制御電圧 BP (BN)
(Idを多く流す方向)
(B)
遅延時間 tpd
変化量
Figure imgf000034_0002
制御電圧
(Idを多く流す方向） 9/12
WO 2007/114379 PCT/JP2007/057240
[図 9]
Figure imgf000035_0001
10/12
WO 2007/114379 PCT/JP2007/057240 圆 10]
Figure imgf000036_0001
Vth Vds 圆 11]
ld+ln
Figure imgf000036_0002
破線：追加 MOSトランジスタ 52がない場合（Id)
実線：追加 M0Sトランジスタ 52がある場合（ld+ln) 11/12
WO 2007/114379 PCT/JP2007/057240 圆 12] 遅延時間 tpd
変化量
Figure imgf000037_0001
制御電圧
(Idを多く流す方向）
[図 13]
20
Figure imgf000037_0002
12/12
WO 2007/114379 PCT/JP2007/057240 14]
20
Figure imgf000038_0001
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