JP2007122156A - ボルテージレギュレータ - Google Patents
ボルテージレギュレータ Download PDFInfo
- Publication number
- JP2007122156A JP2007122156A JP2005309949A JP2005309949A JP2007122156A JP 2007122156 A JP2007122156 A JP 2007122156A JP 2005309949 A JP2005309949 A JP 2005309949A JP 2005309949 A JP2005309949 A JP 2005309949A JP 2007122156 A JP2007122156 A JP 2007122156A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- regulator
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
【課題】高耐圧のトランジスタを使用することなく、高電圧から1つ以上の任意の電圧を生成することができるボルテージレギュレータを得る。
【解決手段】外部電源電圧VDDeを第1レギュレータ回路REGで降圧して内部電源電圧VDDiを生成し、第2レギュレータ回路REG2及び第3レギュレータ回路REG3は、内部電源電圧VDDiを電源にしてそれぞれ作動し、外部電源電圧VDDeを電圧降下素子を用いて降圧し、該降圧した電圧を入力電圧とする電圧制御用ドライバ素子を用いて所定の定電圧である出力電圧Vo1及びVo2をそれぞれ生成して出力するようにした。
【選択図】図1
【解決手段】外部電源電圧VDDeを第1レギュレータ回路REGで降圧して内部電源電圧VDDiを生成し、第2レギュレータ回路REG2及び第3レギュレータ回路REG3は、内部電源電圧VDDiを電源にしてそれぞれ作動し、外部電源電圧VDDeを電圧降下素子を用いて降圧し、該降圧した電圧を入力電圧とする電圧制御用ドライバ素子を用いて所定の定電圧である出力電圧Vo1及びVo2をそれぞれ生成して出力するようにした。
【選択図】図1
Description
本発明は、単一電源から1つ以上の電源電圧を生成して出力するボルテージレギュレータに関し、特に、高耐圧のトランジスタを使用することなく、高電圧から1つ以上の任意の電圧を生成して出力するボルテージレギュレータに関する。
半導体の製造工程が微細化になるに従って、IC内部の動作電圧は、例えば、1.3V〜1.8Vというように益々低下している。一方、IC外部とのインタフェース信号の電圧レベルは、IC内部と比較して低電圧化の推移が遅く、例えば3Vというようにまだまだ高いレベルにある。このため、ICで使用する電源は、複数の電圧が必要であった(例えば、特許文献1参照。)。また、ICを使用するシステムでは、更に高電圧の電源が使用され、該システムにICを組み込む場合、ICで使用する電源を用意するために複数のボルテージレギュレータ等の電圧変換器が必要であった。このことは、システムのコストアップ及び使用する回路面積の増加を生んでいた。この問題の回避策としては、IC内部に電圧変換器であるボルテージレギュレータ(例えば、特許文献2参照。)を取り込むという対策があった。
図14は、従来のボルテージレギュレータの回路例を示した図である。
図14のボルテージレギュレータは、シリーズレギュレータをなしており、少なくとも、電圧の変換が行われるPMOSトランジスタ、該PMOSトランジスタのゲート電圧を制御する差動増幅回路、出力電圧レベルをフィードバックさせる2つ以上の抵抗、及び出力電圧の基準となる基準電圧から構成されている。供給される電源が高電圧である場合、電圧変換が行われるPMOSトランジスタや、該PMOSトランジスタのゲート電圧を制御する差動増幅回路等の、高電圧の電源ラインから電源が供給されるトランジスタは、高耐圧のトランジスタを使用する必要があった。
特開2005−33530号公報
特許第3643043号公報
図14のボルテージレギュレータは、シリーズレギュレータをなしており、少なくとも、電圧の変換が行われるPMOSトランジスタ、該PMOSトランジスタのゲート電圧を制御する差動増幅回路、出力電圧レベルをフィードバックさせる2つ以上の抵抗、及び出力電圧の基準となる基準電圧から構成されている。供給される電源が高電圧である場合、電圧変換が行われるPMOSトランジスタや、該PMOSトランジスタのゲート電圧を制御する差動増幅回路等の、高電圧の電源ラインから電源が供給されるトランジスタは、高耐圧のトランジスタを使用する必要があった。
このように、微細プロセスにて高電圧の電源から任意の電圧を生成するためには、高電圧に耐えうる高耐圧トランジスタを使用する必要があるが、高耐圧トランジスタを使用することはIC単体のコストアップに繋がるという問題があった。また、高耐圧のトランジスタを製造オプションとして用意している製造ラインも少なく、製造ラインの限定にも繋がり、製造ラインの選択の自由度が失われ、このことは、IC単体のコストアップにも繋がっていた。
本発明は、上記のような問題を解決するためになされたものであり、高耐圧のトランジスタを使用することなく、高電圧から1つ以上の任意の電圧を生成することができるボルテージレギュレータを得ることを目的とする。
この発明に係るボルテージレギュレータは、外部から入力される外部電源電圧から1つ以上の所定の定電圧を生成して出力するボルテージレギュレータにおいて、
前記外部電源電圧から所定の内部電源電圧を生成して出力する第1レギュレータ回路部と、
該内部電源電圧を電源にして作動し、前記外部電源電圧を降圧して前記所定の定電圧を生成して出力する1つ以上の第2レギュレータ回路部と、
を備え、
前記第1レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第1降圧回路を有し、該第1降圧回路を使用して前記外部電源電圧から所定の内部電源電圧を生成し、前記第2レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第2降圧回路を有し、該第2降圧回路で降圧された電圧から前記所定の定電圧を生成するものである。
前記外部電源電圧から所定の内部電源電圧を生成して出力する第1レギュレータ回路部と、
該内部電源電圧を電源にして作動し、前記外部電源電圧を降圧して前記所定の定電圧を生成して出力する1つ以上の第2レギュレータ回路部と、
を備え、
前記第1レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第1降圧回路を有し、該第1降圧回路を使用して前記外部電源電圧から所定の内部電源電圧を生成し、前記第2レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第2降圧回路を有し、該第2降圧回路で降圧された電圧から前記所定の定電圧を生成するものである。
具体的には、前記第1降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなるようにした。
また、前記第1降圧回路の電圧降下素子は、ダイオードからなるようにしてもよい。
また具体的には、前記第2降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなるようにした。
また、前記第2降圧回路の電圧降下素子は、ダイオードからなるようにしてもよい。
また、前記第1レギュレータ回路部は、前記外部電源電圧を分圧して前記第1降圧回路のトランジスタの制御電極に出力する第1分圧回路を備えるようにした。
また、前記第2レギュレータ回路部は、前記外部電源電圧を分圧して前記第2降圧回路のトランジスタの制御電極に出力する第2分圧回路を備えるようにした。
また、前記内部電源電圧を電源にして作動し、内部電源電圧の電圧に応じて前記第2レギュレータ回路部の作動開始を制御する駆動制御回路部を備えるようにした。
本発明のボルテージレギュレータによれば、前記第1レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第1降圧回路を有し、該第1降圧回路を使用して前記外部電源電圧から所定の内部電源電圧を生成し、前記第2レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第2降圧回路を有し、該第2降圧回路で降圧された電圧から前記所定の定電圧を生成するようにした。このことから、高耐圧の素子を使用することなく、高電圧の外部電源電圧から1つ以上の任意の定電圧を生成することができる。また、製造ラインで高耐圧の素子を別途用意する必要がなく、製造ラインの選択の幅が広がる。
また、第2レギュレータ回路部は内部電源電圧を電源にして作動するようにしたことから、外部電源電圧の電圧ばらつきに左右されることなく精度のよい定電圧を供給することができ、外部電源電圧は電圧精度のよいものを使用する必要がなくシステムのコストをより低く抑えることができる。
また、内部電源電圧の電圧に応じて第2レギュレータ回路部の作動開始を制御する駆動制御回路部を備えることにより、出力する定電圧の立ち上がりタイミングを制御することができるため、該定電圧を電源とする負荷における、電源立ち上げ時の貫通電流等の不要な突入電流を抑えることができる。
また、内部電源電圧の電圧に応じて第2レギュレータ回路部の作動開始を制御する駆動制御回路部を備えることにより、出力する定電圧の立ち上がりタイミングを制御することができるため、該定電圧を電源とする負荷における、電源立ち上げ時の貫通電流等の不要な突入電流を抑えることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるボルテージレギュレータの構成例を示したブロック図である。なお、図1では、異なる2つの定電圧を生成して出力する場合を例にして示している。
図1において、ボルテージレギュレータ1は、外部から供給される外部電源電圧VDDeを降圧して内部電源電圧VDDiを生成し出力端OUT1から出力する第1レギュレータ回路REG1と、所定の基準電圧Vrefを生成して出力する基準電圧発生回路2と、内部電源電圧VDDiで作動し外部電源電圧VDDeを降圧して所定の出力電圧Vo1を生成し出力端OUT2から負荷7に出力する第2レギュレータ回路REG2と、内部電源電圧VDDiで作動し外部電源電圧VDDeを降圧して所定の出力電圧Vo2を生成し出力端OUT3から負荷8に出力する第3レギュレータ回路REG3とを備えている。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるボルテージレギュレータの構成例を示したブロック図である。なお、図1では、異なる2つの定電圧を生成して出力する場合を例にして示している。
図1において、ボルテージレギュレータ1は、外部から供給される外部電源電圧VDDeを降圧して内部電源電圧VDDiを生成し出力端OUT1から出力する第1レギュレータ回路REG1と、所定の基準電圧Vrefを生成して出力する基準電圧発生回路2と、内部電源電圧VDDiで作動し外部電源電圧VDDeを降圧して所定の出力電圧Vo1を生成し出力端OUT2から負荷7に出力する第2レギュレータ回路REG2と、内部電源電圧VDDiで作動し外部電源電圧VDDeを降圧して所定の出力電圧Vo2を生成し出力端OUT3から負荷8に出力する第3レギュレータ回路REG3とを備えている。
例えば、第1レギュレータ回路REG1は、外部電源電圧VDDeを電源にして作動し、5Vの外部電源電圧VDDeを降圧して約3Vの内部電源電圧VDDiを生成する。第2レギュレータ回路REG2は、該内部電源電圧VDDiを電源にして作動し、5Vの外部電源電圧VDDeを1.8Vに降圧してロジック回路等の負荷7に電源として供給する。また、第3レギュレータ回路REG3は、内部電源電圧VDDiを電源にして作動し、5Vの外部電源電圧VDDeを3.3Vに降圧して外部インタフェース回路や入出力バッファ回路等の負荷8に電源として供給する。内部電源電圧VDDiは、使用するトランジスタの耐圧に合わせた電圧にすればよい。なお、第1レギュレータ回路REG1は第1レギュレータ回路部を、基準電圧発生回路2及び第2レギュレータ回路REG2と、基準電圧発生回路2及び第3レギュレータ回路REG3はそれぞれ第2レギュレータ回路部をなす。
内部電源電圧VDDiに接続される回路での消費電流は非常に小さく、かつ接続される回路は簡素であるため、内部電源電圧VDDiの電圧範囲は大きめに設定することができる。このため、第1レギュレータ回路REG1は、出力電圧の電圧精度を必要としない簡素な回路で構成することができる。
第2レギュレータ回路REG2は、出力電圧Vo1が所定値で一定になるように出力素子の制御を行う制御回路CON2を備え、制御回路CON2は、出力電圧Vo1に比例した電圧を生成し、該比例電圧が基準電圧Vrefになるように該出力素子の制御を行う。同様に、第3レギュレータ回路REG3は、出力電圧Vo2が所定値で一定になるように出力素子の制御を行う制御回路CON3を備え、制御回路CON3は、出力電圧Vo2に比例した電圧を生成し、該比例電圧が基準電圧Vrefになるように該出力素子の制御を行う。
また、基準電圧発生回路2、制御回路CON2及びCON3は、それぞれ内部電源電圧VDDiを電源にして作動する。なお、ボルテージレギュレータ1は、1つのICに集積されるようにしてもよい。
第2レギュレータ回路REG2は、出力電圧Vo1が所定値で一定になるように出力素子の制御を行う制御回路CON2を備え、制御回路CON2は、出力電圧Vo1に比例した電圧を生成し、該比例電圧が基準電圧Vrefになるように該出力素子の制御を行う。同様に、第3レギュレータ回路REG3は、出力電圧Vo2が所定値で一定になるように出力素子の制御を行う制御回路CON3を備え、制御回路CON3は、出力電圧Vo2に比例した電圧を生成し、該比例電圧が基準電圧Vrefになるように該出力素子の制御を行う。
また、基準電圧発生回路2、制御回路CON2及びCON3は、それぞれ内部電源電圧VDDiを電源にして作動する。なお、ボルテージレギュレータ1は、1つのICに集積されるようにしてもよい。
図2は、第1レギュレータ回路REG1の回路構成例を示した図である。
図2において、第1レギュレータ回路REG1は、外部電源電圧VDDeを内部電源電圧VDDiに降圧するためのPMOSトランジスタからなる電圧降下素子M1,M2と、電流源i1と、電圧降下素子M1及びM2の動作制御を行う制御回路CON1とで構成されている。なお、電圧降下素子M1,M2及び電流源i1は第1降圧回路を、制御回路CON1は第1分圧回路をそれぞれなす。
外部電源電圧VDDeと出力端OUT1との間に、電圧降下素子M1及びM2が直列に接続され、出力端OUT1と接地電圧GNDとの間に電流源i1が接続されている。制御回路CON1は外部電源電圧VDDeで作動し、電圧降下素子M1及びM2の各ゲートに所定の電圧をそれぞれ供給する。電圧降下素子M1において、サブストレートゲートはソースに接続され、同様に電圧降下素子M2において、サブストレートゲートはソースに接続されている。
図2において、第1レギュレータ回路REG1は、外部電源電圧VDDeを内部電源電圧VDDiに降圧するためのPMOSトランジスタからなる電圧降下素子M1,M2と、電流源i1と、電圧降下素子M1及びM2の動作制御を行う制御回路CON1とで構成されている。なお、電圧降下素子M1,M2及び電流源i1は第1降圧回路を、制御回路CON1は第1分圧回路をそれぞれなす。
外部電源電圧VDDeと出力端OUT1との間に、電圧降下素子M1及びM2が直列に接続され、出力端OUT1と接地電圧GNDとの間に電流源i1が接続されている。制御回路CON1は外部電源電圧VDDeで作動し、電圧降下素子M1及びM2の各ゲートに所定の電圧をそれぞれ供給する。電圧降下素子M1において、サブストレートゲートはソースに接続され、同様に電圧降下素子M2において、サブストレートゲートはソースに接続されている。
このような構成において、耐圧が問題となるのは電圧降下素子M1及びM2である。そこで、電圧降下素子M1及びM2において、ゲートと、ソース、ドレイン及びサブストレートゲートとの各電圧差がそれぞれ耐圧内の値になるように各ゲート電圧を制御することにより、電圧降下素子M1及びM2の破壊を防ぐことができる。また、第1レギュレータ回路REG1は、供給する電流が例えば0.1mAと非常に小さいことと、基準電圧発生回路2、制御回路CON2及びCON3が、精度のよい電源電圧を求めないことにより、供給する電流量による電圧降下も精度よく制御する必要がない。このような理由により、制御回路CON1に関しても、電圧降下素子M1及びM2が耐えうる電圧範囲で、電圧降下素子M1及びM2の各ゲート電圧を制御すればよい。
図3は、図2の第1レギュレータ回路REG1における電流源i1及び制御回路CON1の回路例を示した図である。
図3において、電流源i1は抵抗R1からなり、制御回路CON1は抵抗R2〜R4で形成されている。出力端OUT1と接地電圧GNDとの間に抵抗R1が接続され、外部電源電圧VDDeと接地電圧GNDとの間に、抵抗R2〜R4が直列に接続されている。抵抗R2とR3との接続部は電圧降下素子M1のゲートに接続され、抵抗R3とR4との接続部は電圧降下素子M2のゲートに接続されている。
このような構成において、電圧降下素子M1及びM2の各ゲート電圧が、ソース、ドレイン及びサブストレートゲートとの各電圧差が耐圧内の値になるように抵抗R2〜R4の各抵抗値を設定する。このようにすることにより、電圧降下素子M1及びM2の破壊を防ぐことができる。
図3において、電流源i1は抵抗R1からなり、制御回路CON1は抵抗R2〜R4で形成されている。出力端OUT1と接地電圧GNDとの間に抵抗R1が接続され、外部電源電圧VDDeと接地電圧GNDとの間に、抵抗R2〜R4が直列に接続されている。抵抗R2とR3との接続部は電圧降下素子M1のゲートに接続され、抵抗R3とR4との接続部は電圧降下素子M2のゲートに接続されている。
このような構成において、電圧降下素子M1及びM2の各ゲート電圧が、ソース、ドレイン及びサブストレートゲートとの各電圧差が耐圧内の値になるように抵抗R2〜R4の各抵抗値を設定する。このようにすることにより、電圧降下素子M1及びM2の破壊を防ぐことができる。
なお、図3では、抵抗R2〜R4を用いて外部電源電圧VDDeを分圧することにより電圧降下素子M1及びM2の各ゲート電圧を決定していたが、抵抗R2〜R4の代わりに、トランジスタ、ダイオード又は電圧降下の望める素子を直列に接続するようにしてもよい。また、図2の電流源i1は、内部電源電圧VDDiでの消費電流がない場合、内部電源電圧VDDiが大きくなることを防ぐ役割を果たしている。内部電源電圧VDDiに接続される回路群によって電流源i1で消費する電流と同等以上の電流が消費される場合は、該回路群が電流源i1をなすため、改めて抵抗等の電流源を用意する必要はない。
一方、図2及び図3では、電圧変換にPMOSトランジスタを使用した場合を例にして示したが、図4及び図5で示すように、電圧降下素子M1及びM2の代わりにダイオードを使用するようにしてもよい。図4は、3つのダイオードを直列に接続した場合を例にして示しており、図5では、2つのダイオードを直列に接続した場合を例にして示している。供給される外部電源電圧VDDeと生成した内部電源電圧VDDiとの電圧差によって、ダイオードの段数を決めるようにすればよい。また、図4及び図5においても、出力端OUT1と接地電圧GNDとの間に電流源i1として抵抗R1を接続するようにしたが、この場合も、出力端OUT1に接続される回路群が、電流源i1で消費する電流と同等以上の電流を消費する場合は、電流源i1をなすため改めて抵抗等からなる電流源を用意する必要はない。図1では、外部電源電圧VDDeを内部電源電圧VDDiに降圧する回路を第1レギュレータ回路REG1としてひとまとめにして示しているが、内部電源電圧VDDiを使用する回路ごとに、外部電源電圧VDDeを内部電源電圧VDDiに降圧する専用の回路を有するようにした場合と同等であることは言うまでもない。
次に、図6は、図1の第2レギュレータ回路REG2の回路例を示した図である。
図6において、第2レギュレータ回路REG2は、外部電源電圧VDDeを降圧させるPMOSトランジスタからなる電圧降下素子M11,M12と、該電圧降下素子M11及びM12によって降圧された電圧を入力電圧としゲートに入力された信号に応じた電流を出力するPMOSトランジスタからなる電圧制御用ドライバ素子M13と、出力電圧Vo1が所定値で一定になるように電圧制御用ドライバ素子M13の動作制御を行う制御回路CON2と、電圧降下素子M11及びM12の各制御電極にそれぞれ所定の電圧を入力する抵抗R11〜R13とを備えている。なお、電圧降下素子M11及びM12は第2降圧回路をなし、抵抗R11〜R13は第2分圧回路をなす。
図6において、第2レギュレータ回路REG2は、外部電源電圧VDDeを降圧させるPMOSトランジスタからなる電圧降下素子M11,M12と、該電圧降下素子M11及びM12によって降圧された電圧を入力電圧としゲートに入力された信号に応じた電流を出力するPMOSトランジスタからなる電圧制御用ドライバ素子M13と、出力電圧Vo1が所定値で一定になるように電圧制御用ドライバ素子M13の動作制御を行う制御回路CON2と、電圧降下素子M11及びM12の各制御電極にそれぞれ所定の電圧を入力する抵抗R11〜R13とを備えている。なお、電圧降下素子M11及びM12は第2降圧回路をなし、抵抗R11〜R13は第2分圧回路をなす。
外部電源電圧VDDeと接地電圧GNDとの間には、抵抗R11〜R13が直列に接続され、外部電源電圧VDDeと出力電圧Vo1を出力する出力端OUT2との間には電圧降下素子M11,M12及び電圧制御用ドライバ素子M13が直列に接続されている。抵抗R11とR12との接続部は電圧降下素子M11のゲートに接続され、抵抗R12とR13との接続部は電圧降下素子M12のゲートに接続されている。制御回路CON2は、出力電圧Vo1が入力され、該出力電圧Vo1が所定値で一定になるように電圧制御用ドライバ素子M13の動作制御を行う。電圧降下素子M11,M12及び電圧制御用ドライバ素子M13において、各サブストレートゲートはそれぞれのソースに接続されている。
このような構成において、電圧降下素子M11及びM12の各ゲート電圧が、ソース、ドレイン及びサブストレートゲートとの各電圧差がそれぞれ耐圧内の値になるように抵抗R11〜R13の各抵抗値を設定する。このようにすることにより、電圧降下素子M11及びM12の破壊を防ぐことができる。電圧制御用ドライバ素子M13のソースには、外部電源電圧VDDeを電圧降下素子M11及びM12で降圧させた電圧が入力されていることから、低耐圧の電圧制御用ドライバ素子M13の破壊を防ぐことができる。また、制御回路CON2は、内部電源電圧VDDiを電源にして作動し、出力電圧Vo1に比例した電圧を生成し、該比例電圧が前記基準電圧Vrefになるように電圧制御用ドライバ素子M13の動作制御を行う。
電圧降下素子としてトランジスタを使用する場合、該トランジスタのゲート電圧を制御するため、別途ゲート電圧制御回路が必要となる。供給する電流量とトランジスタサイズとの兼ね合いで、電圧降下素子としてトランジスタのゲート電圧を制御回路CON2で制御することも必要となるが、図6では、最も基本となる抵抗での分圧方法による制御方法を示している。
一方、図6では、電圧降下素子にトランジスタを使用したが、図7で示すように、電圧降下素子M11及びM12にそれぞれダイオードを使用してもよい。この場合、図6の抵抗R11〜R13は不要になる。
一方、図6では、電圧降下素子にトランジスタを使用したが、図7で示すように、電圧降下素子M11及びM12にそれぞれダイオードを使用してもよい。この場合、図6の抵抗R11〜R13は不要になる。
図6及び図7で示した制御回路CON2の最も基本的な回路構成を図8に示す。
図8において、制御回路CON2は、誤差増幅回路A1と抵抗R15,R16で構成されている。
出力端OUT1と接地電圧GNDとの間には、抵抗R15及びR16が直列に接続されており、抵抗R15とR16との接続部は誤差増幅回路A1の非反転入力端に接続されている。誤差増幅回路A1は、内部電源電圧VDDiを電源として作動しており、反転入力端に基準電圧Vrefが入力され、出力端は電圧制御用ドライバ素子M13のゲートに接続されている。
図8において、制御回路CON2は、誤差増幅回路A1と抵抗R15,R16で構成されている。
出力端OUT1と接地電圧GNDとの間には、抵抗R15及びR16が直列に接続されており、抵抗R15とR16との接続部は誤差増幅回路A1の非反転入力端に接続されている。誤差増幅回路A1は、内部電源電圧VDDiを電源として作動しており、反転入力端に基準電圧Vrefが入力され、出力端は電圧制御用ドライバ素子M13のゲートに接続されている。
このような構成において、抵抗R15及びR16によって出力電圧Vo1を分圧して生成された分圧電圧Vfbが、誤差増幅回路A1の非反転入力端に入力される。誤差増幅回路A1は、分圧電圧Vfbが基準電圧Vrefになるように電圧制御用ドライバ素子M13の動作制御を行う。なお、制御回路CON2に短絡保護回路を備えた場合、図8は図9のようになる。
一方、基準電圧発生回路2は、内部電源電圧VDDiの電圧変動による影響を受けにくいように、例えば定電圧回路で形成されている。但し、基準電圧Vrefが内部電源電圧VDDiの電圧変動と同様に変動しても問題ない場合は、基準電圧発生回路2は、内部電源電圧VDDiを分圧する抵抗で形成するようにしてもよい。
一方、基準電圧発生回路2は、内部電源電圧VDDiの電圧変動による影響を受けにくいように、例えば定電圧回路で形成されている。但し、基準電圧Vrefが内部電源電圧VDDiの電圧変動と同様に変動しても問題ない場合は、基準電圧発生回路2は、内部電源電圧VDDiを分圧する抵抗で形成するようにしてもよい。
次に、第2レギュレータ回路REG2及び第3レギュレータ回路REG3における、電圧制御用ドライバ素子の動作制御を行う各制御回路CON2,CON3を駆動制御する駆動制御回路11を備えるようにしてもよく、この場合、図1は図10のようになる。なお、図10では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図10において、ボルテージレギュレータ1は、第1レギュレータ回路REG1と、基準電圧発生回路2と、第2レギュレータ回路REG2と、第3レギュレータ回路REG3と、第2レギュレータ回路REG2及び第3レギュレータ回路REG3の動作開始を制御する駆動制御回路11とを備えている。基準電圧発生回路2、制御回路CON2,CON3及び駆動制御回路11は、それぞれ内部電源電圧VDDiを電源にして作動する。第1レギュレータ回路REG1は、供給する電流が例えば0.1mAと非常に小さいことと、基準電圧発生回路2、制御回路CON2,CON3及び駆動制御回路11が、精度のよい電源電圧を求めないことにより、供給する電流量による電圧降下も精度よく制御する必要がない。なお、駆動制御回路11は駆動制御回路部をなす。
図10において、ボルテージレギュレータ1は、第1レギュレータ回路REG1と、基準電圧発生回路2と、第2レギュレータ回路REG2と、第3レギュレータ回路REG3と、第2レギュレータ回路REG2及び第3レギュレータ回路REG3の動作開始を制御する駆動制御回路11とを備えている。基準電圧発生回路2、制御回路CON2,CON3及び駆動制御回路11は、それぞれ内部電源電圧VDDiを電源にして作動する。第1レギュレータ回路REG1は、供給する電流が例えば0.1mAと非常に小さいことと、基準電圧発生回路2、制御回路CON2,CON3及び駆動制御回路11が、精度のよい電源電圧を求めないことにより、供給する電流量による電圧降下も精度よく制御する必要がない。なお、駆動制御回路11は駆動制御回路部をなす。
また、図10の第2レギュレータ回路REG2及び駆動制御回路11は図11のようになる。なお、第3レギュレータ回路REG3においても第2レギュレータ回路REG2と同様であるのでその説明を省略する。
図11において、駆動制御回路11は、制御信号Sleepを制御することによって、制御回路CON2の動作開始を制御することができ、内部電源電圧VDDiが立ち上がって安定するまで、第2レギュレータ回路REG2が作動しないようにする。
図11において、駆動制御回路11は、制御信号Sleepを制御することによって、制御回路CON2の動作開始を制御することができ、内部電源電圧VDDiが立ち上がって安定するまで、第2レギュレータ回路REG2が作動しないようにする。
図12は、図10の駆動制御回路11及び第2レギュレータ回路REG2の回路例を示した図である。
図12において、駆動制御回路11は、抵抗R21、コンデンサC1及びインバータINV1で構成されている。また、図12の場合、制御回路CON2は、誤差増幅回路A1、抵抗R15,R16及びNMOSトランジスタM21で構成されている。
内部電源電圧VDDiと接地電圧GNDとの間には、抵抗R21及びコンデンサC1が直列に接続され、抵抗R21とコンデンサC1との接続部がインバータINV1の入力端に接続されている。また、インバータINV1の出力端は誤差増幅回路A1の制御信号入力端及びNMOSトランジスタM21のゲートにそれぞれ接続されている。出力端OUT2と接地電圧GNDとの間には、NMOSトランジスタM21が接続され、NMOSトランジスタM21のサブストレートゲートは接地電圧GNDに接続されている。
図12において、駆動制御回路11は、抵抗R21、コンデンサC1及びインバータINV1で構成されている。また、図12の場合、制御回路CON2は、誤差増幅回路A1、抵抗R15,R16及びNMOSトランジスタM21で構成されている。
内部電源電圧VDDiと接地電圧GNDとの間には、抵抗R21及びコンデンサC1が直列に接続され、抵抗R21とコンデンサC1との接続部がインバータINV1の入力端に接続されている。また、インバータINV1の出力端は誤差増幅回路A1の制御信号入力端及びNMOSトランジスタM21のゲートにそれぞれ接続されている。出力端OUT2と接地電圧GNDとの間には、NMOSトランジスタM21が接続され、NMOSトランジスタM21のサブストレートゲートは接地電圧GNDに接続されている。
このような構成において、インバータINV1の出力端から制御信号sleepが出力され、内部電源電圧VDDiの電圧が上昇すると、抵抗R21及びコンデンサC1の時定数に応じた速さでインバータINV1の入力端の電圧が上昇し、該電圧がインバータINV1のしきい値を超えるとインバータINV1の出力端から出力される制御信号sleepはローレベルに立ち下がる。制御信号sleepがハイレベルのときには、誤差増幅回路A1は動作を停止して出力端がハイレベルになり、電圧制御用ドライバ素子M13はオフする。同時に、NMOSトランジスタM21がオンして出力端OUT2は接地電圧GNDに接続される。制御信号sleepがローレベルになると、誤差増幅回路A1は作動開始し、NMOSトランジスタM21はオフして遮断状態になる。
なお、図12では、駆動制御回路11において、ロジック回路としてはインバータのみを使用しているが、複数のロジック回路を使用して制御回路CON2を制御することも可能である。更に、複雑なタイミングでの制御を行う場合は、図13に示すように、負荷7をなす内部ロジック回路が立ち上がるまでは、駆動制御回路11からの制御信号sleepで、該内部ロジック回路が立ち上がった後は、内部ロジック回路からの制御信号で第3レギュレータ回路REG3の動作を制御するようにしてもよい。
また、前記説明では、第2レギュレータ回路REG2及び第3レギュレータ回路REG3の2つのレギュレータ回路を有している場合を例にして説明したが、ICの構成によっては1つ以上のレギュレータ回路を有する場合があるが、すべて前記したものと同じ基本構成で実現することができる。
また、前記説明では、第2レギュレータ回路REG2及び第3レギュレータ回路REG3の2つのレギュレータ回路を有している場合を例にして説明したが、ICの構成によっては1つ以上のレギュレータ回路を有する場合があるが、すべて前記したものと同じ基本構成で実現することができる。
このように、本第1の実施の形態におけるボルテージレギュレータは、外部電源電圧VDDeを第1レギュレータ回路REGで降圧して内部電源電圧VDDiを生成し、第2レギュレータ回路REG2及び第3レギュレータ回路REG3は、内部電源電圧VDDiを電源にしてそれぞれ作動し、外部電源電圧VDDeを電圧降下素子を用いて降圧し、該降圧した電圧を入力電圧とする電圧制御用ドライバ素子を用いて所定の定電圧である出力電圧Vo1及びVo2をそれぞれ生成して出力するようにした。このことから、高耐圧のトランジスタを使用することなく、高電圧から1つ以上の任意の定電圧を生成することができる。
1 ボルテージレギュレータ
2 基準電圧発生回路
7,8 負荷
11 駆動制御回路
15 切換回路
REG1 第1レギュレータ回路
REG2 第2レギュレータ回路
REG3 第3レギュレータ回路
CON1〜CON3 制御回路
M1,M2,M11,M12 電圧降下素子
M13 電圧制御用ドライバ素子
i1 電流源
R1〜R4,R11〜R13 抵抗
D1〜D5,D11,D12 ダイオード
2 基準電圧発生回路
7,8 負荷
11 駆動制御回路
15 切換回路
REG1 第1レギュレータ回路
REG2 第2レギュレータ回路
REG3 第3レギュレータ回路
CON1〜CON3 制御回路
M1,M2,M11,M12 電圧降下素子
M13 電圧制御用ドライバ素子
i1 電流源
R1〜R4,R11〜R13 抵抗
D1〜D5,D11,D12 ダイオード
Claims (8)
- 外部から入力される外部電源電圧から1つ以上の所定の定電圧を生成して出力するボルテージレギュレータにおいて、
前記外部電源電圧から所定の内部電源電圧を生成して出力する第1レギュレータ回路部と、
該内部電源電圧を電源にして作動し、前記外部電源電圧を降圧して前記所定の定電圧を生成して出力する1つ以上の第2レギュレータ回路部と、
を備え、
前記第1レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第1降圧回路を有し、該第1降圧回路を使用して前記外部電源電圧から所定の内部電源電圧を生成し、前記第2レギュレータ回路部は、1つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第2降圧回路を有し、該第2降圧回路で降圧された電圧から前記所定の定電圧を生成することを特徴とするボルテージレギュレータ。 - 前記第1降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなることを特徴とする請求項1記載のボルテージレギュレータ。
- 前記第1降圧回路の電圧降下素子は、ダイオードからなることを特徴とする請求項1記載のボルテージレギュレータ。
- 前記第2降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなることを特徴とする請求項1、2又は3記載のボルテージレギュレータ。
- 前記第2降圧回路の電圧降下素子は、ダイオードからなることを特徴とする請求項1、2又は3記載のボルテージレギュレータ。
- 前記第1レギュレータ回路部は、前記外部電源電圧を分圧して前記第1降圧回路のトランジスタの制御電極に出力する第1分圧回路を備えることを特徴とする請求項2記載のボルテージレギュレータ。
- 前記第2レギュレータ回路部は、前記外部電源電圧を分圧して前記第2降圧回路のトランジスタの制御電極に出力する第2分圧回路を備えることを特徴とする請求項4記載のボルテージレギュレータ。
- 前記内部電源電圧を電源にして作動し、内部電源電圧の電圧に応じて前記第2レギュレータ回路部の作動開始を制御する駆動制御回路部を備えることを特徴とする請求項1、2、3、4、5、6又は7記載のボルテージレギュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005309949A JP2007122156A (ja) | 2005-10-25 | 2005-10-25 | ボルテージレギュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005309949A JP2007122156A (ja) | 2005-10-25 | 2005-10-25 | ボルテージレギュレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007122156A true JP2007122156A (ja) | 2007-05-17 |
Family
ID=38145972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005309949A Pending JP2007122156A (ja) | 2005-10-25 | 2005-10-25 | ボルテージレギュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007122156A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
CN110097849A (zh) * | 2018-01-30 | 2019-08-06 | 拉碧斯半导体株式会社 | 显示器驱动装置 |
-
2005
- 2005-10-25 JP JP2005309949A patent/JP2007122156A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
CN110097849A (zh) * | 2018-01-30 | 2019-08-06 | 拉碧斯半导体株式会社 | 显示器驱动装置 |
US10580357B2 (en) | 2018-01-30 | 2020-03-03 | Lapis Semiconductor Co., Ltd. | Display driving device |
US11011111B2 (en) | 2018-01-30 | 2021-05-18 | Lapis Semiconductor Co., Ltd. | Display driving device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5516320B2 (ja) | レギュレータ用半導体集積回路 | |
US7482798B2 (en) | Regulated internal power supply and method | |
US7573152B2 (en) | Power sequencing circuit | |
KR100666977B1 (ko) | 다전원 공급 회로 및 다전원 공급 방법 | |
JP2007243178A (ja) | 調整可能なトランジスタボディバイアス回路網 | |
JP2008295009A (ja) | 定電流駆動回路 | |
JP2009201175A (ja) | 電源回路 | |
JP5640562B2 (ja) | 多出力電源装置 | |
JP5361614B2 (ja) | 降圧回路 | |
US9454165B2 (en) | Semiconductor device and current control method that controls amount of current used for voltage generation based on connection state of external capacitor | |
EP1644783A1 (en) | Semiconductor device with high-breakdown-voltage regulator | |
TWI672572B (zh) | 電壓調節器 | |
JP5123679B2 (ja) | 基準電圧生成回路及びその起動制御方法 | |
US20050127984A1 (en) | Power supply circuit having a plurality of voltage conversion circuits | |
TW201427279A (zh) | 半導體裝置 | |
JP4937078B2 (ja) | 定電圧電源回路 | |
JP4922882B2 (ja) | 電圧可変レギュレータ | |
US7479767B2 (en) | Power supply step-down circuit and semiconductor device | |
JP4328290B2 (ja) | 電源回路、半導体集積回路装置、電子機器及び電源回路の制御方法 | |
TWI244825B (en) | Oscillator circuit for semiconductor device | |
JP2006277760A (ja) | 電源回路及び電源電圧供給方法 | |
JP2008083850A (ja) | レギュレータ回路 | |
JP3817569B2 (ja) | 電源回路 | |
JP4082708B2 (ja) | 低電圧出力レギュレータic及びその回路を用いたリニアレギュレータic、スイッチングレギュレータic、複合レギュレータic | |
JP2007122156A (ja) | ボルテージレギュレータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Effective date: 20080131 Free format text: JAPANESE INTERMEDIATE CODE: A7423 |