JP4558649B2 - 遅延回路、及び試験装置 - Google Patents

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Description

本発明は、入力信号を所望の時間遅延させる遅延回路、所望のタイミングを発生するタイミング発生器、及び電子デバイスを試験する試験装置に関する。特に、本発明は、可変遅延量が小さくリニアライズメモリを必要としない、回路規模の小さい遅延回路に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００３−４２１６１７ 出願日 平成１５年１２月１８日
従来、半導体デバイス等の電子デバイスを試験する試験装置は、信号を所望のタイミングで半導体デバイスに供給する。例えば、試験装置は、当該タイミングを規定するためのタイミング信号を生成するタイミング発生器を備える。
図１１は、従来の試験装置が備えるタイミング発生器３００の構成の一例を示す図である。タイミング発生器３００は、カウンタ３１０、タイミングメモリ３１２、排他的論理和回路３１４、論理積回路３１６、リニアライズメモリ３１８、及び可変遅延回路３２０を有する。
カウンタ３１０、排他的論理和回路３１４、及び論理積回路３１６は、与えられる基準クロックRef Clkの周期の整数倍の遅延を生成する。すなわち、カウンタ３１０は、基準クロックRef clkを受け取り、基準クロックのパルス数を計数した計数値を出力する。タイミングメモリ３１２は、タイミング発生器３００が発生するべきタイミング信号のタイミングを示すタイミングセット信号TSを受け取り、当該タイミングセット信号の上位ビットに応じた制御信号を排他論理和回路３１４に出力する。
例えば、タイミングセット信号は、基準クロックを遅延させるべき遅延量を示すデータであって、タイミングメモリ３１２は、当該遅延量を基準クロックの周期で除算した商を、排他的論理和回路３１４に出力する。排他的論理和回路３１４は、カウンタ３１０から与えられる計数値が、タイミングメモリ３１２から与えられる値と一致した場合に、Ｈ論理の信号を出力する。そして、論理積回路３１６は、排他的論理和回路３１４から与えられる信号と、基準クロックとの論理積を出力する。
また、タイミングメモリ３１２は、タイミングセット信号の下位ビットに応じた制御信号をリニアライズメモリ３１８に出力する。例えば、タイミングメモリ３１２は、タイミング信号で示される遅延量を基準クロックの周期で除算した余りに対応する遅延設定データを、リニアライズメモリ３１８に供給する。
リニアライズメモリ３１８は、与えられる遅延設定データに基づいて、可変遅延回路３２０における遅延量を制御する。可変遅延回路３２０は、論理積回路３１６が出力する信号を遅延させ、タイミング信号として外部に出力する。
リニアライズメモリ３１８は、微小可変遅延回路３２０における遅延設定データ線形化に対応した制御データを格納する。
図１２は、従来の可変遅延回路３２０の構成を示す図である。可変遅延回路３２０は、複数のバッファ３２４、マルチプレクサ３２２、及び微小遅延部３３０を有する。複数のバッファ３２４は、直列に接続され、論理積回路３１６が出力する信号を順次遅延させる。マルチプレクサ３２２は、リニアライズメモリ３１８から与えられる制御データに基づいて、いずれかのバッファ３２４が出力する信号を選択し、微小遅延部３３０に出力する。これにより、バッファ３２４における遅延量の整数倍の遅延を生成する。
微小遅延部３３０は、バッファ３２４における遅延よりも遅延ステップが小さい遅延であって、最大遅延がバッファ３２４一段分の遅延とほぼ等しい遅延を生成する。このとき、微小遅延部３３０の最大遅延量は、バッファ３２４一段分の遅延に対して、製造バラツキ等を吸収できるように、冗長に設計されることが好ましい。微小遅延部３３０は、例えばバッファ３２６及び可変容量３２８から構成され、可変容量における容量を制御データに応じて変化させることにより、所望の微小遅延を生成する。
従来の微小遅延部３３０における遅延時間は、バッファ３２６が可変容量３２８を充放電する電流、及び可変容量３２８の容量により定まる。ここで、プロセスバラツキ、電圧又は温度の変動により、充放電電流及び容量は変動する。このため、微小遅延部３３０における遅延量に誤差が生じる場合がある。
図１３は、リニアライズメモリ３１８が微小遅延部３３０に与える制御データに対する、微小遅延部３３０における遅延量を示す図である。上述した要因により、微小遅延部３３０における遅延量は、ティピカル値に対して、０．６倍〜１．５倍程度変動する。このような場合、遅延量の変動の最大値と最小値との比は、２〜３倍程度となり、遅延量の変動は無視できない。
このような遅延量の変動に対して、プロセスや、電圧、温度等の値毎に、微小遅延部３３０における遅延量を実測し、リニアライズメモリ３１８に与えられる遅延設定データと、実際の遅延量とが等しくなるように、遅延設定データと制御データとを対応付けてリニアライズメモリ３１８に格納する場合がある。しかし、前述したように遅延量の変動の最大値と最小値との比は、２〜３倍程度であるため、リニアライズメモリ３１８が格納する制御データのビット数は、遅延設定データと比べて数ビット増大する。このため、リニアライズメモリ３１８は、プロセスバラツキ、電圧又は温度の変動を補償する分のデータを多く格納する必要がある。
例えば、基準クロックの周期が４ｎＳ、微小遅延部３３０における遅延分解能が０．９８ｐｓ（＝４ｎＳ／２＾１２）である場合、リニアライズメモリ３１８のアドレスは１２ｂｉｔ（４０９６ｗｏｒｄ）であるのに対して、制御データは当該変動を補正するためにビット数が増大し、１５ｂｉｔ程度必要となる。つまり、リニアライズメモリ３１８は、４０９６ｗ×１５ｂｉｔ程度の記憶領域が必要となり、タイミング発生器３００の回路規模の大半を占めてしまう。
このため本発明は、上述した課題を解決することのできる遅延回路、及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第１の形態においては、入力信号を所望の遅延時間設定に応じて遅延させて出力する遅延回路であって、与えられる供給電流に基づく遅延時間、入力信号を遅延させて出力する遅延素子と、供給電流を生成する電流供給部と、遅延時間設定に応じた基本電圧を生成する電圧生成部と、電流供給部に供給電流を発生させるべく、電流供給部の特性に応じて、基本電圧を制御電圧に変換し、電流供給部に供給する制御部とを備える遅延回路を提供する。
電流供給部は、所定の導電特性を有し、ドレイン電流を供給電流として遅延素子に供給する第１のＭＯＳトランジスタを有し、制御部は、第１のＭＯＳトランジスタが飽和領域で動作する第１の制御電圧を生成し、第１のＭＯＳトランジスタのゲート端子に供給してもよい。
制御部は、制御部が発生する制御電流の大きさを、基本電圧に基づいて制御する第３のＭＯＳトランジスタを有し、制御部は、制御電流に基づいて第１の制御電圧を生成してもよい。
遅延素子は、入力信号に応じて出力容量を充放電することにより、入力信号を遅延させて出力するインバータであって、第１のＭＯＳトランジスタは、インバータの出力容量を充電するための充電電流をインバータに供給し、電流供給部は、インバータの出力容量を放電するための放電電流をインバータに供給する第２のＭＯＳトランジスタを更に有し、制御部は、制御電流に基づいて、第２のＭＯＳトランジスタが飽和領域で動作する第２の制御電圧を生成し、第２のＭＯＳトランジスタのゲート端子に供給してもよい。
第１のＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであって、第２のＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであって、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは、同一のゲート電圧及びドレイン電圧が与えられた場合に、ドレイン電流が略同一となってもよい。
電圧生成部は、予め定められた基本電流を発生する基本電流源と、遅延時間設定に基づいて基本電流を増幅し、増幅した基本電流に基づく基本電圧を発生する電流電圧変換部とを有してもよい。
電流電圧変換部は、基本電流をそれぞれ異なる倍率で増幅する複数の遅延量変換電流生成回路と、所望の遅延時間設定に基づいて、複数の遅延量変換電流生成回路から１つ又は複数の遅延量変換電流生成回路を選択する選択部と、選択部により選択された遅延量変換電流生成回路が増幅した電流の和に基づいて、基本電圧を生成する変換器とを有してもよい。
電流電圧変換部は、第１のＭＯＳトランジスタを飽和領域で動作させるべく、予め定められたオフセット電流を生成するオフセット電流生成回路を更に有し、変換器は、オフセット電流に更に基づいて基本電圧を生成してもよい。
それぞれの遅延量変換電流生成回路は、変換器と電気的に接続された遅延量変換電流路と、遅延量変換電流路と並列に設けられ、変換器と電気的に接続されないダミー電流路とを有し、選択部は、選択した遅延量変換電流生成回路が増幅した電流を、遅延量変換電流路に流して変換器に供給させ、選択しない遅延量変換電流生成回路が増幅した電流を、ダミー電流路に流してもよい。
第３のＭＯＳトランジスタは、ドレイン端子に、制御電流が供給され、ゲート端子に、御電流を制御する基本電圧が供給され、制御部は、制御電流によって生じる、第３のＭＯＳトランジスタのドレイン端子とソース端子との間の電位差に基づいて、第１の制御電圧を生成してもよい。
第３のＭＯＳトランジスタのゲート端子、及び第１のＭＯＳトランジスタのゲート端子は電気的に接続されてもよい。
制御部は、ソース端子に制御電流が供給される第４のＭＯＳトランジスタを更に有し、制御部は、制御電流によって生じる、第４のＭＯＳトランジスタのドレイン端子とソース端子との間の電位差に基づいて、第２の制御電圧を生成してもよい。
第４のＭＯＳトランジスタのゲート端子、第４のＭＯＳトランジスタのドレイン端子、及び第２のＭＯＳトランジスタのゲート端子は電気的に接続されてもよい。
第４のＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであって、第３のＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであってもよい。
オフセット電流生成回路は、遅延時間設定の範囲において、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタをリニア領域で動作させ、且つ第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを飽和領域で動作させるべき大きさのオフセット電流を生成してもよい。
第３のＭＯＳトランジスタは、ドレイン端子に、制御電流が供給され、ゲート端子に、制御電流を制御する基本電圧が供給され、制御部は、制御電流によって生じる、第３のＭＯＳトランジスタのドレイン端子とソース端子との間の電位差に基づいて、第２の制御電圧を生成してもよい。
第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタは、カレントミラー接続され、第３のＭＯＳトランジスタに流れる制御電流に応じた大きさの供給電流が、第２のＭＯＳトランジスタに流れてもよい。
制御部は、ソース端子に制御電流が供給される第４のＭＯＳトランジスタを更に有し、制御部は、制御電流によって生じる、第４のＭＯＳトランジスタのドレイン端子とソース端子との間の電位差に基づいて、第１の制御電圧を生成してもよい。
第１のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは、カレントミラー接続され、第４のＭＯＳトランジスタに流れる制御電流に応じた大きさの供給電流が、第１のＭＯＳトランジスタに流れてもよい。
第４のＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであって、第３のＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであってもよい。
オフセット電流生成回路は、遅延時間設定の範囲において、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、及び第４のＭＯＳトランジスタを飽和領域で動作させるべき大きさのオフセット電流を生成してもよい。
基本電流源は、遅延時間設定の分解能に応じて、異なる大きさの複数の基本電流を生成し、電流電圧変換部は、遅延時間設定に応じて、それぞれの基本電流を増幅し、増幅した複数の基本電流の和に基づいて、基本電圧を発生してもよい。
基本電流源は、予め定められた大きさの第１の基準電流を生成する第１の基準電流源と、基準電流の整数分の１倍の大きさの第２の基準電流を生成する第２の基準電流源と、第１の基準電流及び第２の基準電流に基づいて、それぞれ異なる大きさの基本電流を生成する複数の基本電流変換部とを有し、それぞれの基本電流変換部は、第１の基準電流を、整数倍の大きさに増幅する第１の増幅部と、第２の基準電流を、整数倍の大きさに増幅する第２の増幅部と、第１の増幅部が増幅した第１の基準電流、及び第２の増幅部が増幅した第２の基準電流の和を、基本電流として生成する基準電流合成部とを含んでもよい。
基本電流源は、予め定められた大きさの第１の基本電流を生成する電流源と、第１の基本電流を、並列に設けられた複数のトランジスタに分流し、第１の基本電流の整数分の１倍の大きさの第２の基本電流を生成する電流分流部とを有してもよい。
電流電圧変換部は、遅延時間設定に基づいて、複数の基本電流のうち最も小さい基本電流を増幅し、オフセット電流生成回路は、複数の基本電流をそれぞれ増幅してオフセット電流を生成してもよい。
オフセット電流生成回路は、複数の電流のうち、最も大きい基本電流を少なくとも含む、一つ又は複数の基本電流を増幅してオフセット電流を生成し、電流電圧変換部は、複数の基本電流のうち、最も小さい基本電流を少なくとも含む、一つ又は複数の基本電流を遅延時間設定に基づいて増幅してもよい。
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを整形して電子デバイスに供給する波形整形器と、波形整形器が、試験パターンを電子デバイスに供給するタイミングを制御するタイミング発生器とを備え、タイミング発生器は、与えられる供給電流に基づく遅延時間、基準クロックを遅延させて波形整形器に出力し、試験パターンを供給するタイミングを制御する遅延素子と、供給電流を生成する電流供給部と、遅延時間設定に応じた基本電圧を生成する電圧生成部と、電流供給部に供給電流を発生させるべく、電流供給部の特性に応じて、基本電圧を制御電圧に変換し、電流供給部に供給する制御部とを有する試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、回路規模が小さく、且つ精度よく信号を遅延させることができる遅延回路を提供することができる。
本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 タイミング発生器１６が有する微小可変遅延回路２０の構成の一例を示す図である。 バッファ１７６における電源電流と遅延量との関係を示す図である。 タイミング発生器１６として機能する遅延回路の構成の一例を示す。 遅延部２６の構成の他の例を示す図である。 図４に示した遅延部２６及び図５に示した遅延部２６の特性の一例を示す図である。図６（ａ）は、図４に示した遅延部２６の特性を示し、図６（ｂ）は、図５に示した遅延部２６の特性を示す。 基本電流源２２の構成の他の例を示す図である。 基本電流源２２の構成の更なる他の例を示す図である。 電流電圧変換部２４の構成の他の例を示す図である。 電流電圧変換部２４の構成の更なる他の例を示す図である。 従来の試験装置が備えるタイミング発生器３００の構成の一例を示す図である。 従来の可変遅延回路３２０の構成を示す図である。 リニアライズメモリ３１８が微小遅延部３３０に与える制御データに対する、微小遅延部３３０における遅延量を示す図である。
符号の説明
１０・・・パターン発生器、１２・・・波形整形器、１４・・・判定部、１６・・・タイミング発生器、２０・・・微小可変遅延回路、２２・・・基本電流源、２３・・・電圧生成部、２４・・・電流電圧変換部、２６・・・遅延部、３４・・・オフセット電流生成回路、４０・・・遅延量変換電流生成回路、４８・・・インバータ回路、４９・・・電圧変換回路、５０・・・ダミートランジスタ、５２・・・変換トランジスタ、５４・・・ｐ−ＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、５６・・・ｐ−ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、６４・・・ｎ−ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、６６・・・ｎ−ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、６８・・・遅延素子、７１・・・基準電流源、７２・・・基本電流変換部、８０・・・増幅部、９６・・・第１の電流分流部、９８・・・ミラー回路、１００・・・試験装置、１０２・・・第２の電流分流部、１３２・・・オフセット電流生成回路、１３４・・・増幅部、１５４・・・粗オフセット電流生成回路、１５６・・・精オフセット電流生成回路、１５８・・・粗増幅部、１６０・・・精増幅部、２００・・・電子デバイス、３００・・・タイミング発生器、３１０・・・カウンタ、３１２・・・タイミングメモリ、３１４・・・排他的論理和回路、３１６・・・論理積回路、３１８・・・リニアライズメモリ、３２０・・・可変遅延回路、３２２・・・マルチプレクサ、３２４・・・バッファ、３２６・・・バッファ、３２８・・・可変容量、３３０・・・従来の微小遅延部
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、例えば半導体素子等の電子デバイス２００を試験する。本例において試験装置１００は、パターン発生器１０、波形整形器１２、タイミング発生器１６、及び判定部１４を備える。
パターン発生器１０は、電子デバイス２００を試験するための試験パターンを生成し、波形整形器１２に供給する。波形整形器１２は、受け取った試験パターンを整形した試験信号を、タイミング発生器１６から与えられるタイミングに応じて電子デバイス２００に供給する。
タイミング発生器１６は、例えば遅延回路であって、与えられる基準クロックを所望の遅延量だけ遅延させて波形整形器１２に供給することにより、波形整形器１２が試験信号を供給するタイミングを制御する。タイミング発生器１６は、図１１に関連して説明したタイミング発生器３００と略同一の機能及び構成を有してよい。本例におけるタイミング発生器１６は、タイミング発生器３００の構成に対し、微小遅延部３３０に代えて、図２において後述する微小可変遅延回路２０を有する。
また、判定部１４は、電子デバイスが試験信号に応じて出力する出力信号と、パターン発生器１０から与えられる期待値信号とを比較することにより、電子デバイス２００の良否を判定する。
図２は、タイミング発生器１６が有する微小可変遅延回路２０の構成の一例を示す図である。微小可変遅延回路２０は、第１レジスタ１６２、第２レジスタ１６４、第１ＤＡＣ１６８、第２ＤＡＣ１６６、加算部１７０、バイアス回路１７２、バッファ１７６、電流源１７４、１７８を有する。本例における微小可変遅延回路２０は、タイミングメモリ３１２から与えられる遅延設定データに比例した電流を生成し、当該電流に応じてバッファ１７６の電源電流を制御することにより、遅延量を制御する回路である。バッファ１７６は、論理積回路３１６が出力する信号を遅延させて出力し、また電流源１７４、１７８は、バッファ１７６の電源電流を規定する。
本例における微小可変遅延回路２０は、図１３に示したように、遅延量の変動が最大（ｓｌｏｗ）となる電圧、温度等の条件で、タイミングメモリ３１２から与えられる遅延設定データと実際の遅延量が等しくなるように、各構成要素が形成される。このため、第１レジスタ１６２及び第２レジスタ１６４は、遅延量の変動が最大（ｓｌｏｗ）となる電圧、温度等の条件で、タイミングメモリ３１２から与えられる遅延設定データと実際の遅延量が等しくなるように設定される制御データを格納する。
第１ＤＡＣ１６８は、タイミングメモリ３１２から遅延設定データを受け取り、当該遅延設定データに比例した電流を生成する。また、第２レジスタ１６４は、第１ＤＡＣ１６８が出力する電流を補正する補正値を格納する。例えば、予め測定されたプロセスバラツキ、電圧、温度等の変動による遅延量の変動率を格納する。第１ＤＡＣ１６８は、当該変動率に基づいて、遅延設定データと、出力電流との比を制御する。このような制御により、遅延量の変動を補正した電流を生成することができる。
バイアス回路１７２は、加算部１７０を介して、第１ＤＡＣ１６８から出力電流を受け取り、当該出力電流に基づいて、電流源１７４、１７８がバッファ１７６に供給する電源電流を制御する。このような制御により、バッファ１７６における遅延量を、遅延設定データと略等しい所望の遅延量に制御することができる。
また、バッファ１７６は、例えばＣＭＯＳ回路により形成され、与えられる電源電流と遅延量との関係は、双曲線により示される。第２ＤＡＣ１６６は、バッファ１７６を、電源電流と遅延量との関係が直線に近似できる領域で動作させるべく、オフセット電流を生成する。加算部１７０は、当該オフセット電流を、第１ＤＡＣ１６８の出力電流に加算して、バイアス回路１７２に出力する。
図３は、バッファ１７６における電源電流と遅延量との関係を示す図である。図３において横軸は、バッファ１７６に与えられる電源電流を示し、縦軸は遅延量を示す。前述したように、第２ＤＡＣ１６６は、バッファ１７６の動作領域を、図３に示されるＡ−Ｂ間の直線近似領域にシフトさせるためのオフセット電流を生成する。例えば、第２ＤＡＣ１６６は、点Ａに対応するオフセット電流を生成する。また、第１レジスタ１６２は、当該オフセット電流を生成するための設定値を予め格納する。当該設定値は、バッファ１７６の特性等により予め定められる。
このように、本例における微小可変遅延回路２０によれば、補正のための第１レジスタ１６２、第２レジスタ１６４のみが必要であり、記憶量が大きいリニアライズメモリ３１８がない回路構成で、遅延量の変動を補償することができる。
図４は、微小可変遅延回路２０の詳細な構成の一例を示す。微小可変遅延回路２０は、遅延時間設定に応じた基本電圧を生成する電圧生成部２３及び遅延部２６を有し、電圧生成部２３は、基本電流源２２及び電流電圧変換部２４を有する。また、図４に示すＳ０〜Ｓ５は、図２において説明した遅延時間設定を示す遅延設定データと対応し、オフセット電流生成回路３４は、図２において説明した第２ＤＡＣ１６６と対応し、遅延量変換電流生成回路４０は、図２において説明した第１ＤＡＣ１６８と対応し、電圧変換回路４９及び遅延部２６は、図２における加算部１７０、バイアス回路１７２、及び電流源１７４、１７８と対応する。
基本電流源２２は、予め定められた直流の基本電流を生成する。そして、電流電圧変換部２４は、基本電流源２２が生成した基本電流に基づいて基本電圧を生成し、遅延部２６に供給する。このとき、電流電圧変換部２４は、タイミング発生器１６における所望の遅延時間設定が与えられ、当該遅延時間設定に応じたレベルの基本電圧を生成する。本例においては、電流電圧変換部２４は、基本電流のｋ倍〜ｋ＋６３倍の任意の整数倍の大きさの電流を生成し、生成した電流を電圧に変換することにより、基本電圧を生成する。図４に示すように、電流電圧変換部２４は、Ｓ０〜Ｓ５までの６ビットの２進数で表される０〜６３までの倍率を、遅延時間設定として受け取る。
遅延部２６は、与えられる基本電圧に応じた遅延量だけ入力信号を遅延させて出力する。次に、基本電流源２２、電流電圧変換部２４、及び遅延部２６の詳細な構成及び動作について説明する。
基本電流源２２は、ｐ−ＭＯＳトランジスタ２８、及びｎ−ＭＯＳトランジスタ３２を有する。ここで、ｐ−ＭＯＳトランジスタとは、ｐチャネル型のＭＯＳ（metal-oxide-semiconductor）トランジスタであり、ｎ−ＭＯＳトランジスタとは、ｎチャネル型のＭＯＳトランジスタである。
ｐ−ＭＯＳトランジスタ２８は、ソース端子に予め定められたソース電圧VDが与えられ、ゲート端子とドレイン端子とが接続される。また、ｎ−ＭＯＳトランジスタ３２は、ゲート端子に予め定められたゲート電圧ＶＧが与えられ、ドレイン端子がｐ−ＭＯＳトランジスタ２８のドレイン端子に接続され、ソース端子に予め定められたソース電圧ＶＳが与えられる。このような構成により、基本電流源２２は、予め定められた基本電流を生成し、ｐ−ＭＯＳトランジスタ２８のドレイン電圧及びゲート電圧を、予め定められた電圧として電流電圧変換部２４に出力する。
電流電圧変換部２４は、オフセット電流生成回路３４、複数の遅延量変換電流生成回路（４０−０〜４０−５、以下４０と総称する）、及び電圧変換回路４９を有し、基本電流から、遅延時間設定に応じた基本電圧を生成する。
また本例において、電流電圧変換部２４は、６個の遅延量変換電流生成回路４０を有しているが、遅延量変換電流生成回路４０の個数は６個に限定されない。電流電圧変換部２４は、必要な遅延時間設定範囲及び遅延時間設定分解能に応じた数の遅延量変換電流生成回路４０を有する。
オフセット電流生成回路３４、及び複数の遅延量変換電流生成回路４０は、ソース電圧ＶＤが与えられる端子に対してそれぞれ並列に設けられる。オフセット電流生成回路３４は、基本電流のｋ倍の大きさのオフセット電流を生成する。本例においては、オフセット電流生成回路３４は、ｋ個並列に設けられたｐ−ＭＯＳトランジスタ３６、及びｋ個並列に設けられたｐ−ＭＯＳトランジスタ３８を有する。それぞれのｐ−ＭＯＳトランジスタ３６は、ソース端子にソース電圧ＶＤが与えられ、ドレイン端子がｐ−ＭＯＳトランジスタ３８のソース端子と接続される。本明細書におけるｐ−ＭＯＳトランジスタは、それぞれ略同一の特性を有し、ｐ−ＭＯＳトランジスタは、それぞれ略同一の導電特性を有する。また、ｐ−ＭＯＳトランジスタ３６のゲート端子は、ｐ−ＭＯＳトランジスタ２８のゲート端子に接続される。このような構成により、オフセット電流生成回路３４には、基本電流のｋ倍の大きさのオフセット電流が流れる。
それぞれの遅延量変換電流生成回路４０−ｘは、基本電流をそれぞれ異なる倍率で増幅する。本例においてそれぞれの遅延量変換電流生成回路４０−ｘは、それぞれ基本電流の２ｘ倍の大きさの電流を生成する。また、それぞれの遅延量変換電流生成回路４０−ｘには、それぞれ遅延時間設定のＳｘのビットが与えられる。それぞれの遅延量変換電流生成回路４０−ｘは、ダミー電流路と遅延量変換電流路とを有しており、与えられるビットが０の場合に、生成した電流をダミー電流路に流し、与えられるビットが１の場合に、生成した電流を遅延量変換電流路に流す。
本例においてそれぞれの遅延量変換電流生成回路４０−ｘは、２ｘ個並列に設けられたｐ−ＭＯＳトランジスタ４２−ｘ、２ｘ個並列に設けられ、前述したダミー電流路として機能するｐ−ＭＯＳトランジスタ４４−ｘ、２ｘ個並列に設けられ、前述した遅延量変換電流路として機能するｐ−ＭＯＳトランジスタ４６−ｘ、及びインバータ回路４８−ｘを有する。
ｐ−ＭＯＳトランジスタ４２−ｘは、ｐ−ＭＯＳトランジスタ３６と同様に、ソース端子にソース電圧ＶＤが与えられ、ゲート端子がｐ−ＭＯＳトランジスタ２８のゲート端子に接続される。つまり、２ｘ個並列に設けられたｐ−ＭＯＳトランジスタ４２−ｘに流れる電流の総和は、基本電流の２ｘ倍となる。
ｐ−ＭＯＳトランジスタ４４−ｘ及びｐ−ＭＯＳトランジスタ４６−ｘは、ｐ−ＭＯＳトランジスタ４２−ｘに対して直列に設けられ、ｐ−ＭＯＳトランジスタ４４−ｘのゲート端子には遅延時間設定のＳｘのビットが入力され、ｐ−ＭＯＳトランジスタ４６−ｘのゲート端子には、インバータ回路４８−ｘを介して遅延時間設定Ｓｘの反転ビットが入力される。つまり、ｐ−ＭＯＳトランジスタ４２−ｘに流れる電流は、遅延時間設定Ｓｘに応じて、ｐ−ＭＯＳトランジスタ４４−ｘ、又はｐ−ＭＯＳトランジスタ４６−ｘのいずれかを流れる。
つまり、複数のインバータ回路４８は、所望の遅延時間設定に基づいて、複数の遅延量変換電流生成回路４０においてそれぞれ増幅された複数の電流から、１つ又は複数の電流を選択し、選択した電流を遅延量変換電流路に流し、選択しなかった電流をダミー電流路に流す選択部として機能する。
電圧変換回路４９は、それぞれの遅延量変換電流生成回路４０の、遅延量変換電流路を流れる電流の総和に基づいて、基本電圧を生成する。電圧変換回路４９は、ダミートランジスタ５０及び変換トランジスタ５２を有する。ダミートランジスタ５０のドレイン端子には、それぞれの遅延量変換電流生成回路４０の、ダミー電流路を流れた電流の総和が供給され、変換トランジスタ５２には、それぞれの遅延量変換電流生成回路４０の、遅延量変換電流路を流れた電流の総和が供給される。また、変換トランジスタ５２は、ソース端子に予め定められたソース電圧ＶＳが与えられ、ドレイン端子とゲート端子とが接続され、選択部により選択された遅延量変換電流生成回路４０が増幅した電流の和に基づいて、当該基本電圧を生成する変換器として機能する。
このような構成により、変換トランジスタ５２のゲート電圧は、遅延時間設定に応じた電圧となり、電圧変換回路４９は、変換トランジスタ５２のゲート電圧を基本電圧として、遅延部２６に供給する。本例における電流電圧変換部２４によれば、所望の遅延時間設定に応じた基本電圧を生成することができる。また、複数の遅延量変換電流生成回路４０における消費電流は、遅延時間設定によらず一定となる。また、オフセット電流生成回路３４に流れるオフセット電流は、遅延部２６の特性に応じて予め定められた一定値である。このため、実動作時に遅延時間設定を変化させる場合であっても、電流電圧変換部２４における消費電流の総和を一定とすることができ、発熱量等を一定に保つことができる。このため、それぞれのトランジスタの特性が遅延時間設定によって変動せず、遅延時間設定に応じた基本電圧を精度よく生成することができる。
遅延部２６は、遅延素子６８、遅延素子６８に電流を供給する電流供給部、及び電流供給部を制御する制御部を有する。本例において、制御部は、ｐ−ＭＯＳトランジスタ５４（第４のＭＯＳトランジスタ）、ｎ−ＭＯＳトランジスタ５８、及びｎ−ＭＯＳトランジスタ６４（第３のＭＯＳトランジスタ）から構成され、電流供給部は、ｐ−ＭＯＳトランジスタ５６（第１のＭＯＳトランジスタ）、及びｎ−ＭＯＳトランジスタ６６（第２のＭＯＳトランジスタ）から構成される。
本例において遅延素子６８は、ｐ−ＭＯＳトランジスタ６０及びｎ−ＭＯＳトランジスタ６２から構成されるインバータであって、入力信号に応じて出力容量を充放電することにより、入力信号を遅延させて出力する。また、遅延素子６８における遅延時間は、出力容量の充放電時間に依存するため、電流供給部から与えられる供給電流に基づく遅延時間、入力信号を遅延させて出力する。本例においては、ｐ−ＭＯＳトランジスタ５６は、遅延素子６８の出力容量を充電するための充電電流を供給し、ｎ−ＭＯＳトランジスタ６６は、遅延素子６８の出力容量を放電するための放電電流を供給する。
本例においては、入力信号として基準クロックが遅延素子６８に与えられる。また、遅延素子６８は、インバータと出力端子との間に、インバータと並列に設けられ、可変容量を有するコンデンサを更に有していてもよい。この場合、所望の遅延時間設定の可変範囲に基づいて、コンデンサの容量を制御することが好ましい。
制御部には、与えられる基本電圧に応じた制御電流が流れる。また電流供給部のそれぞれのトランジスタは、制御部のトランジスタとカレントミラー接続されており、制御電流と略同一の供給電流を生成する。このため、電流電圧変換部２４において、所望の遅延時間設定に応じた基本電圧を生成することにより、遅延素子６８における遅延量を容易に制御することができる。
制御部は、電流供給部に供給電流を発生させるべく、電流供給部の特性に応じて、電流電圧変換部２４から与えられる基本電圧を制御電圧に変換し、電流供給部に供給する。制御部のそれぞれのトランジスタには、与えられる基本電圧に応じた制御電流が流れ、当該制御電流に基づいた制御電圧を生成する。このとき、制御部は、ｐ−ＭＯＳトランジスタ５６が飽和領域で動作する第１の制御電圧を生成し、ｐ−ＭＯＳトランジスタ５６のゲート端子に供給することが好ましい。また制御部は、ｎ−ＭＯＳトランジスタ６６が飽和領域で動作する第２の制御電圧を生成し、ｎ−ＭＯＳトランジスタ６６のゲート端子に供給することが好ましい。
ｐ−ＭＯＳトランジスタ５４のソース端子には、予め定められたソース電圧ＶＤが与えられ、ゲート端子とドレイン端子とが電気的に接続される。つまり、ｐ−ＭＯＳトランジスタ５４は、ドレイン端子とソース端子との間に、制御電流に応じた電位差が生じる抵抗として機能する。ｐ−ＭＯＳトランジスタ５４は、当該電位差に基づいて、ｐ−ＭＯＳトランジスタ５６が生成する供給電流を制御する第１の制御電圧を生成する。また、ｐ−ＭＯＳトランジスタ５４のドレイン端子は、ｎ−ＭＯＳトランジスタ５８を介してｎ−ＭＯＳトランジスタ６４のドレイン端子と電気的に接続される。
ｎ−ＭＯＳトランジスタ６４のソース端子には、予め定められたソース電圧ＶＳが与えられる。また、変換トランジスタ５２のゲート端子とドレイン端子とは電気的に接続される。ｎ−ＭＯＳトランジスタ６４のゲート端子には、変換トランジスタ５２から基本電圧が与えられ、当該基本電圧に応じて、制御電流の大きさを制限する。つまり、ｎ−ＭＯＳトランジスタ６４は、変換トランジスタ５２と同様に、ドレイン端子とソース端子との間に、制御電流に応じた電圧が生じる抵抗として機能する。変換トランジスタ５２は、当該電位差に基づいて、ｎ−ＭＯＳトランジスタ６６が生成する供給電流を制御する第２の制御電圧を生成する。
ｐ−ＭＯＳトランジスタ５４とｐ−ＭＯＳトランジスタ５６、及びｎ−ＭＯＳトランジスタ６４とｎ−ＭＯＳトランジスタ６６は、図４に示すようにそれぞれカレントミラー接続され、それぞれ略同一のドレイン電流を生成する。また、遅延部２６において、それぞれのｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタとは、同一のゲート電圧及びドレイン電圧が与えられた場合に、ドレイン電流が略同一となるような特性を有することが好ましい。例えば、それぞれのトランジスタは、当該条件においてドレイン電流が略同一となるようなゲート幅、ゲート長を有していてよく、また並列に設けたｐ−ＭＯＳトランジスタ群を一つのｐ−ＭＯＳトランジスタとして用いてもよい。
また、他の例においては、例えばｎ−ＭＯＳトランジスタ６４は、ｎ個並列に設けられたｎ−ＭＯＳトランジスタ群であり、ｎ−ＭＯＳトランジスタ６６は、ｍ個並列に設けられたｎ−ＭＯＳトランジスタ群であってもよい。このように、カレントミラー接続されたそれぞれのＭＯＳトランジスタの並列数を調整することにより、制御電流と供給電流との比をｎ：ｍとすることができ、所望の供給電流を生成することができる。
また、電流電圧変換部２４のオフセット電流生成回路３４は、遅延時間設定の範囲において、ｐ−ＭＯＳトランジスタ（５４、５６）及びｎ−ＭＯＳトランジスタ（６４、６６）が飽和領域で動作する大きさの前記オフセット電流を生成することが好ましい。ここで、飽和領域とは、例えばＭＯＳトランジスタのドレイン端子−ソース端子間の電位差が、ゲート端子−ソース端子間の電位差からＭＯＳトランジスタの特性により定まる閾電圧を引いたものより大きい状態で動作する領域を指す。電流供給部のそれぞれのトランジスタを飽和領域で動作させることができるため、遅延時間設定の変動に対し、供給電流の大きさが直線的に変動する。このため、遅延素子６８における遅延量を精度よく制御することができる。それぞれのトランジスタを飽和領域で動作させるためのオフセット電流値は、予め測定することにより、容易に定めることができる。
図５は、遅延部２６の構成の他の例を示す。本例における遅延部２６は、図４において説明した遅延部２６の構成に比べ、ｐ−ＭＯＳトランジスタ５４、ｎ−ＭＯＳトランジスタ６４、ｐ−ＭＯＳトランジスタ５６、及びｎ−ＭＯＳトランジスタ６６のそれぞれのゲートの接続が異なる。他の構成については、図４において説明した遅延部２６と同一であるため、説明を省略する。
本例において、ｎ−ＭＯＳトランジスタ６４のゲート端子及びｐ−ＭＯＳトランジスタ５６のゲート端子は電気的に接続される。つまり、ｎ−ＭＯＳトランジスタ６４は、制御電流によって生じる、ドレイン端子とソース端子との間の電位差に基づいて、ｐ−ＭＯＳトランジスタ５６を制御するための第１の制御電圧を生成する。
また、ｐ−ＭＯＳトランジスタ５４のゲート端子とドレイン端子、及びｎ−ＭＯＳトランジスタ６６のゲート端子は電気的に接続される。つまり、ｐ−ＭＯＳトランジスタ５４は、ドレイン端子とソース端子との間の電位差に基づいて、ｎ−ＭＯＳトランジスタ６６を制御するための第２の制御電圧を生成する。
図４においては、制御部に流れる制御電流と、電流供給部が生成する供給電流とが略同一であったが、本例において電流供給部は、制御電流とは異なる供給電流を生成する。また、本例においては、オフセット電流生成回路３４は、遅延時間設定の範囲において、ｎ−ＭＯＳトランジスタ６４及びｐ−ＭＯＳトランジスタ５４をリニア領域で動作させ、且つｐ−ＭＯＳトランジスタ５６及びｎ−ＭＯＳトランジスタ６６を飽和領域で動作させる大きさのオフセット電流を生成する。ここで、リニア領域とは、例えばＭＯＳトランジスタのドレイン端子−ソース端子間の電位差が、ゲート端子−ソース端子間の電位差からＭＯＳトランジスタの特性により定まる閾電圧を引いたものより小さい状態で動作する領域を指す。
本例によれば、電流供給部のそれぞれのトランジスタを飽和領域で動作させることができるため、遅延時間設定の変動に対し、供給電流の大きさが直線的に変動する。このため、遅延素子６８における遅延量を精度よく制御することができる。また、制御部のそれぞれのトランジスタをリニア領域で動作させるため、制御部における消費電流量を低減することができる。
図６は、図４に示した遅延部２６及び図５に示した遅延部２６の特性の一例を示す図である。図６（ａ）は、図４に示した遅延部２６の特性を示し、図６（ｂ）は、図５に示した遅延部２６の特性を示す。前述したように、遅延部２６は、ｐ−ＭＯＳトランジスタ５６及びｎ−ＭＯＳトランジスタ６６を飽和領域で動作させ、電流源として機能させる。
図４に示した遅延部２６においては、ｐ−ＭＯＳトランジスタ５４及びｐ−ＭＯＳトランジスタ５６はカレントミラー接続され、また変換トランジスタ５２、ｎ−ＭＯＳトランジスタ６４、及びｎ−ＭＯＳトランジスタ６６もカレントミラー接続される。このため、これらのトランジスタは全て飽和領域で動作する。
変換トランジスタ５２を飽和領域で動作させるためには、変換トランジスタ５２に飽和するような電流を流す必要があり、消費電力が大きくなる。しかし、カレントミラー接続されたトランジスタを飽和領域で動作させた場合、例えば図６（ａ）に示すように、ｎ−ＭＯＳトランジスタ６４において電流Ｉｄｓ又は電圧ＶｄｓにΔＩ、ΔＶの変動やバラツキが生じた場合であっても、ｎ−ＭＯＳトランジスタ６６における線形性を保つことができる。
これに対し、図５に示した遅延部２６においては、ｐ−ＭＯＳトランジスタ５４及びｐ−ＭＯＳトランジスタ５６、ｐ−ＭＯＳトランジスタ５６及びｎ−ＭＯＳトランジスタ６４は、それぞれｐ−ｃｈとｎ−ｃｈのゲート電位を入れ換えているため、変換トランジスタ５２、ｎ−ＭＯＳトランジスタ６４、及びｐ−ＭＯＳトランジスタ５４は、それぞれ不飽和領域で動作する。
変換トランジスタ５２が不飽和領域で動作するため、変換トランジスタ５２における消費電力は減少する。しかし、この場合には、図６（ｂ）に示すように、ｐ−ＭＯＳトランジスタ５４において電流Ｉｄｓ又は電圧ＶｄｓにΔＩ、ΔＶの変動やバラツキが生じた場合、ｎ−ＭＯＳトランジスタ６６における線形性を保つことができない。
このように、それぞれの遅延部２６は消費電力及び線形特性に差異を有する。このため、微小可変遅延回路２０の目的等に応じて、適した遅延部２６を用いることができる。
図７は、基本電流源２２の構成の他の例を示す図である。本例における基本電流源２２は、遅延時間設定の分解能に応じて、異なる大きさの複数の前記基本電流を生成する。本例における基本電流源２２を用いる場合、電流電圧変換部２４は、図９又は図１０において後述する構成を有することが好ましい。図４において説明した基本電流源２２及び電流電圧変換部２４は、一つの基本電流に基づいて基本電圧を生成している。このため、基本電圧の分解能は、予め定められた基本電流の大きさによって定まる。これに対し、本例における基本電流源２２は、大きさが任意に調整できる複数の基本電流を生成する。この場合、電流電圧変換部２４は、大きさの異なる複数の基本電流を分解能として基本電圧を生成することができるため、より広い範囲において細かい分解能で基本電圧を生成することができる。すなわち、より広い範囲において細かい分解能で遅延部２６における遅延量を制御することができる。
本例における基本電流源２２は、大きさが任意に調整できる電流源７０、及び複数の基本電流変換部（７２−１〜７２−３、以下７２と総称する）を有する。電流源７０は、それぞれ異なる大きさの基準電流を生成する複数の基準電流源を有する。本例においては、電流源７０は、第１の基準電流源７１−１、第２の基準電流源７１−２、及び第３の基準電流源７１−３を有する。第１の基準電流源７１−１は、ａ個並列に設けられたｐ−ＭＯＳトランジスタ７４−１、及びａ個並列に設けられたｎ−ＭＯＳトランジスタ７８−１を有する。また、第２の基準電流源は、ａ個並列に設けられたｐ−ＭＯＳトランジスタ７４−２、及びｂ個並列に設けられたｎ−ＭＯＳトランジスタ７８−２を有する。また、第３の基準電流源は、ａ個並列に設けられたｐ−ＭＯＳトランジスタ７４−３、及びｃ個並列に設けられたｎ−ＭＯＳトランジスタ７８−３を有する（但し、ａ、ｂ、ｃは、ａ＜ｂ＜ｃを満たす整数）。
それぞれのｐ−ＭＯＳトランジスタ７４は、カレントミラー接続されており、それぞれの基準電流源には略同一の電流ａ×I０が流れる。第１の基準電流源７１−１は、第１の基準電流ａ×Ｉ０を、並列に設けられたａ個のｎ−ＭＯＳトランジスタ７８−１のそれぞれに分流し、第１の基準電流Ｉ０を生成する。
また、第２の基準電流源７１−２は、電流ａ×Ｉ０を並列に設けられたｂ個のｎ−ＭＯＳトランジスタ７８−２のそれぞれに分流し、第１の基準電流のｂ分のａ倍の第２の基準電流を生成する。つまり、一つのｎ−ＭＯＳトランジスタ７８−２に流れる電流Ｉ０×ａ／ｂを第２の基準電流とする。
また、第３の基準電流源７１−３は、電流ａ×Ｉ０を並列に設けられたｃ個のｎ−ＭＯＳトランジスタ７８−３のそれぞれに分流し、第１の基準電流のｃ分のａ倍の第３の基準電流を生成する。つまり、一つのｎ−ＭＯＳトランジスタ７８−３に流れる電流Ｉ０×ａ／ｃを第３の基準電流とする。
そして、複数の基本電流変換部７２は、第１の基準電流、第２の基準電流、及び第３の基準電流に基づいて、それぞれ異なる大きさの基本電流を生成する。それぞれの基本電流変換部７２は、複数の基準電流源に対応する複数の増幅部、及びｐ−ＭＯＳトランジスタを有する。本例において、基本電流変換部７２は、第１の増幅部８０−１、第２の増幅部８０−２、及び第３の増幅部８０−３を有する。
第１の増幅部８０−１は、複数のｎ−ＭＯＳトランジスタ（９２−１〜９２−ｍ、以下９２と総称する）と、複数のスイッチ（９０−１〜９０−ｍ、以下９０と総称する）とを有する。ｎ−ＭＯＳトランジスタ９２は、それぞれｎ−ＭＯＳトランジスタ７８−１とカレントミラー接続される。また、スイッチ９０は、それぞれのｎ−ＭＯＳトランジスタ９２と対応して設けられ、対応するｎ−ＭＯＳトランジスタ９２に電流を流すか否かを切り替える。複数のスイッチ９０を制御して、第１の基準電流と同一の大きさの電流が流れるｎ−ＭＯＳトランジスタ９２の個数を制御することにより、第１の基準電流を任意の整数倍の大きさに増幅した電流を生成することができる。
また、第２の増幅部８０−２及び第３の増幅部８０−３は、第１の増幅部８０−１と同様の構成を有し、第２の基準電流及び第３の基準電流を任意の整数倍の大きさに増幅した電流をそれぞれ生成する。
そして、ｐ−ＭＯＳトランジスタ８１は、第１の増幅部８０−１、第２の増幅部８０−２、及び第３の増幅部８０−３がそれぞれ生成した電流の和を基本電流として生成し、基本電流に応じた電圧を出力する。このような構成により、基本電流変換部７２は、任意の大きさの基本電流を生成することができる。また、複数の基本電流変換部７２がそれぞれ独立に動作することにより、基本電流源２２は、それぞれ任意の大きさを有する複数の基本電流を容易に生成することができる。基本電流源２２が生成する基本電流の大きさにより、遅延部２６における遅延量の分解能が定まるが、本例における基本電流源２２によれば、必要な遅延量の分解能に適した基本電流を生成することができる。また、大きさの異なる複数の基本電流を生成するため、遅延時間設定として広範囲において細かい分解能が必要となる場合であっても対応することができる。
図８は、基本電流源２２の構成の更なる他の例を示す図である。本例における基本電流源２２においても、図７における基本電流源２２と同様に、遅延時間設定の分解能に応じて、異なる大きさの複数の前記基本電流を生成する。また本例における基本電流源２２を用いる場合も、電流電圧変換部２４は、図９又は図１０において後述する構成を有することが好ましい。
本例における基本電流源２２は、電流源９４、複数の電流分流部（９６、１０２）、ミラー回路９８を有する。電流源９４は、ｐ−ＭＯＳトランジスタ１０４と、ｎ−ＭＯＳトランジスタ１０８を有する。ｐ−ＭＯＳトランジスタ１０４と、ｎ−ＭＯＳトランジスタ１０８とは、予め定められたドレイン電位ＶＤと、予め定められたソース電位ＶＳとの間に、直列に設けられており、予め定められた大きさの第１の基本電流を生成する。
第１の電流分流部９６は、第１の基本電流を、並列に設けられた複数のトランジスタに分流し、第１の基本電流の整数分の１倍の大きさの第２の基本電流を生成する。本例において、第１の電流分流部９６は、ｐ−ＭＯＳトランジスタ１１０、複数のｎ−ＭＯＳトランジスタ１１２、及び複数のｎ−ＭＯＳトランジスタ１１４を有する。
ｐ−ＭＯＳトランジスタ１１０は、ｐ−ＭＯＳトランジスタ１０４とカレントミラー接続され、第１の基本電流を流す。そして、複数のｎ−ＭＯＳトランジスタ１１４は、ｐ−ＭＯＳトランジスタ１１０に対して直列に接続され、それぞれが並列に設けられ、第１の基本電流を分流する。また、複数のｎ−ＭＯＳトランジスタ１１２は、複数のｎ−ＭＯＳトランジスタ１１４と対応して設けられ、対応するｎ−ＭＯＳトランジスタ１１４に第１の基本電流を分流させるか否かを切り替える。但し、本例においてｎ−ＭＯＳトランジスタ１１２は、常に対応するｎ−ＭＯＳトランジスタ１１４に分流させ、第２の基本電流を生成する。図７において説明した増幅部８０と同様に、第１の基本電流を分流させるｎ−ＭＯＳトランジスタ１１４の個数を制御することにより、ｎ−ＭＯＳトランジスタ１１４−０に流れる第２の基本電流を、第１の基本電流の１／ｗ（但し、ｗは任意の整数）倍の大きさに制御することができる。
ミラー回路９８は、ｎ−ＭＯＳトランジスタ１１４とカレントミラー接続され、第２の基本電流を流すｎ−ＭＯＳトランジスタ１２４と、ｎ−ＭＯＳトランジスタ１２４と直列に接続され、第２の基本電流が流れるｐ−ＭＯＳトランジスタ１１８とを有する。そして、ｐ−ＭＯＳトランジスタ１１８は、図９及び図１０において後述する電流電圧変換部２４のｐ−ＭＯＳトランジスタとカレントミラー接続される。
図９及び図１０に示すように、基本電流源２２と電流電圧変換部２４とは、ｐ−ＭＯＳトランジスタ同士をカレントミラー接続することにより、基本電流を受け渡している。本例におけるミラー回路９８を用いることにより、第１の電流分流部９６のように、ｎ−ＭＯＳトランジスタを用いて基本電流を生成した場合であっても、電流電圧変換部２４におけるｐ−ＭＯＳトランジスタに基本電流を容易に受け渡すことができる。
また、第２の電流分流部１０２は、第１の電流分流部９６と同様に、第２の基本電流を、並列に設けられた複数のトランジスタに分流し、第２の基本電流の整数分の１倍の大きさの第３の基本電流を生成する。本例において、第２の電流分流部１０２は、ｎ−ＭＯＳトランジスタ１３０、複数のｐ−ＭＯＳトランジスタ１２８、及び複数のｐ−ＭＯＳトランジスタ１２６を有する。
ｎ−ＭＯＳトランジスタ１３０は、ｎ−ＭＯＳトランジスタ１１４とカレントミラー接続され、第２の基本電流を流す。そして、複数のｐ−ＭＯＳトランジスタ１２６は、複数のｎ−ＭＯＳトランジスタ１１４と同様に、第２の基本電流を分流し、複数のｐ−ＭＯＳトランジスタ１２８は、対応するｐ−ＭＯＳトランジスタ１２６に第２の基本電流を分流させるか否かを切り替える。本例における基本電流源２２によれば、大きさの異なる複数の基本電流を小さな回路規模で生成することができる。
図９は、電流電圧変換部２４の構成の他の例を示す図である。本例における電流電圧変換部２４は、大きさの異なる複数の基本電流を受け取り、遅延時間設定に応じて、それぞれの基本電流を増幅し、増幅した複数の基本電流の和に基づいて、遅延部２６に与える基本電圧を発生する。
本例における電流電圧変換部２４は、複数のオフセット電流生成回路（１３２−１〜１３２−３、以下１３２と総称する）、増幅部１３４、ダミートランジスタ５０、及び変換トランジスタ５２を有する。ダミートランジスタ５０及び変換トランジスタ５２の機能は、図４において説明したダミートランジスタ５０及び変換トランジスタ５２と同一である。
それぞれのオフセット電流生成回路１３２は、図７又は図８において説明した基本電流源２２から、異なる大きさの基本電流を受け取り、受け取った基本電流をそれぞれ増幅し、増幅したオフセット電流の和を変換トランジスタ５２に供給する。例えば、複数のオフセット電流生成回路１３２は、図７において説明した複数の基本電流変換部７２と対応して設けられていてよく、また図８において説明した電流源９４、第２の電流分流部１０２、及びミラー回路９８とそれぞれ対応して設けられていてもよい。本例においては、オフセット電流生成回路（１３２−１〜１３２−３）が、基本電流変換部（７２−１〜７２−３）と対応して設けられる場合について説明する。
それぞれのオフセット電流生成回路１３２は、複数のｐ−ＭＯＳトランジスタ（１３６−１〜１３６−ｍ、以下１３６と総称する）、及び複数のｐ−ＭＯＳトランジスタ（１３８−１〜１３８−ｍ、以下１３８と総称する）を有する。
複数のｐ−ＭＯＳトランジスタ１３６は、対応する基本電流変換部７２のｐ−ＭＯＳトランジスタ８１とそれぞれカレントミラー接続される。そして、複数のｐ−ＭＯＳトランジスタ１３８は、複数のｐ−ＭＯＳトランジスタ１３６と対応して設けられ、対応するｐ−ＭＯＳトランジスタ１３６に電流を流すか否かを切り替える。電流を流すｐ−ＭＯＳトランジスタ１３６の個数を制御することにより、対応する基本電流の任意の整数倍の大きさのオフセット電流を生成することができる。
本例における複数のオフセット電流生成回路１３２によれば、複数の基本電流をそれぞれ任意に増幅して足すことにより、最も大きい基本電流の増幅範囲で、最も小さい基本電流を分解能として変化することのできるオフセット電流を生成することができる。
また、増幅部１３４は、複数の基本電流変換部７２のうちのいずれかが生成した基本電流を受け取り、受け取った基本電流を遅延時間設定に応じて増幅する。増幅部１３４は、図４において説明した電流電圧変換部２４から、オフセット電流生成回路３４、ダミートランジスタ５０、及び変換トランジスタ５２を除いた構成及び機能を有してよい。また、増幅部１３４は、複数の基本電流のうち最も小さい基本電流を、遅延時間設定に基づいて増幅してよい。本例における電流電圧変換部２４によれば、オフセット電流を所望の電流に設定することができる。
図１０は、電流電圧変換部２４の構成の更なる他の例を示す。本例における電流電圧変換部２４は、大きさの異なる複数の基本電流を受け取り、遅延時間設定に応じて、それぞれの基本電流を増幅し、増幅した複数の基本電流の和に基づいて、遅延部２６に与える基本電圧を発生する。つまり、本例における電流電圧変換部２４は、オフセット電流及び基本電圧を、複数の階調で設定する。
本例における電流電圧変換部２４は、粗オフセット電流生成回路１５４、精オフセット電流生成回路１５６、粗増幅部１５８、精増幅部１６０、ダミートランジスタ５０、及び変換トランジスタ５２を有する。ダミートランジスタ５０及び変換トランジスタ５２の機能は、図４において説明したダミートランジスタ５０及び変換トランジスタ５２と同一である。また本例では、基本電流源２２が図８に示した構成である場合について説明する。
粗オフセット電流生成回路１５４、及び精オフセット電流生成回路１５６は、複数の基本電流のうち、最も大きい基本電流を少なくとも含む、一つ又は複数の基本電流を増幅してオフセット電流を生成し、それぞれ異なる基本電流を任意の整数倍に増幅したオフセット電流を生成し、変換トランジスタ５２に供給する。例えば、粗オフセット電流生成回路１５４は、第１の基本電流を増幅し、精オフセット電流生成回路１５６は、第３の基本電流を増幅する。本例においては、粗オフセット電流生成回路１５４は、第１の基本電流を分解能としたオフセット電流を生成し、精オフセット電流生成回路１５６は、第１の基本電流より十分小さい第３の基本電流を分解能としてオフセット電流を生成する。
粗オフセット電流生成回路１５４は、複数の基本電流のうち、最も大きい基本電流を受け取り、受け取った基本電流を任意の整数倍に増幅したオフセット電流を生成する。粗オフセット電流生成回路１５４は、図９において説明したオフセット電流生成回路１３２と同一の機能及び構成を有しており、電流源９４のｐ−ＭＯＳトランジスタ１０４とカレントミラー接続される複数のｐ−ＭＯＳトランジスタ１６２を有し、第１の基本電流を受け取る。
また、精オフセット電流生成回路１５６は、粗オフセット電流生成回路１５４が受け取った基本電流より小さい基本電流を受け取り、受け取った基本電流を任意の整数倍に増幅したオフセット電流を生成する。但し、本例における精オフセット電流生成回路１５６が生成するオフセット電流は、粗オフセット電流生成回路１５４が受け取る第１の基本電流より小さい。本例における精オフセット電流生成回路１５６は、ｐ−ＭＯＳトランジスタ１６６、複数のｐ−ＭＯＳトランジスタ１６８、複数のｐ−ＭＯＳトランジスタ１７０、及び複数のｐ−ＭＯＳトランジスタ１７１を有する。
ｐ−ＭＯＳトランジスタ１６６は、電流源９４のｐ−ＭＯＳトランジスタ１０４とカレントミラー接続される。つまり、ｐ−ＭＯＳトランジスタ１６６は、複数のｐ−ＭＯＳトランジスタ１６８に流れる電流の和の最大値を、第１の基本電流に制限する。また、複数のｐ−ＭＯＳトランジスタ１６８は、ｐ−ＭＯＳトランジスタ１６６に対して直列に、それぞれが並列して接続されており、それぞれ第２の電流分流部１０２のｐ−ＭＯＳトランジスタ１２６−０とカレントミラー接続され、それぞれ第３の基本電流と同一の電流が流れる。
複数のｐ−ＭＯＳトランジスタ１７０は、それぞれダミートランジスタ５０に接続され、複数のｐ−ＭＯＳトランジスタ１７１は、それぞれ変換トランジスタ５２に接続される。そして、与えられるオフセット時間設定（ｓｂ１〜ｓｂｊ）に応じて、それぞれのｐ−ＭＯＳトランジスタ１６８が受け取った基本電流を、ダミートランジスタ５０に供給するか、変換トランジスタ５２に供給するかを選択する。これにより、精オフセット電流生成回路１５６における消費電流を一定にしつつ、オフセット時間設定に応じた電流を変換トランジスタ５２に供給することができる。本例における粗オフセット電流生成回路１５４及び精オフセット電流生成回路１５６によれば、粗オフセット電流生成回路１５４が増幅する第１の基本電流の最小増幅範囲から最大増幅範囲までの間において、精オフセット電流生成回路１５６が増幅する第３の基本電流を分解能として変化することのできるオフセット電流を容易に生成することができる。この場合、精オフセット電流生成回路１５６が生成することのできる電流の最大値は、粗オフセット電流生成回路１５４が生成する電流の分解能と略同一であってよい。
粗増幅部１５８及び精増幅部１６０は、複数の基本電流のうち、最も小さい基本電流を少なくとも含む、一つ又は複数の基本電流を遅延時間設定に基づいて増幅し、変換トランジスタ５２に供給する。本例において粗増幅部１５８及び精増幅部１６０は同一の構成を有する。例えば、粗増幅部１５８は、第２の基本電流を受け取り、精増幅部１６０は、第３の基本電流を受け取り、それぞれ遅延時間設定に基づいて増幅する。つまり、複数の階調の遅延時間設定に対応することができる。例えば、粗増幅部１５８が増幅する第２の基本電流の最小増幅範囲から最大増幅範囲までの間において、精増幅部１６０が増幅する第３の基本電流を分解能として変化することのできる電流を生成することができる。この場合、精増幅部１６０が生成することのできる電流の最大値は、粗増幅部１５８が生成する電流の分解能と略同一であってよい。また、本例における粗増幅部１５８及び精増幅部１６０がそれぞれ生成する電流は、粗オフセット電流生成回路１５４が受け取る第１の基本電流より小さい。
粗増幅部１５８及び精増幅部１６０は、ｐ−ＭＯＳトランジスタ１７２、複数のｐ−ＭＯＳトランジスタ１７４、複数のｐ−ＭＯＳトランジスタ１７６、及び複数のｐ−ＭＯＳトランジスタ１７８を有する。
ｐ−ＭＯＳトランジスタ１７２は、電流源９４のｐ−ＭＯＳトランジスタ１０４とカレントミラー接続される。また、複数のｐ−ＭＯＳトランジスタ１７４は、図４において説明した複数のｐ−ＭＯＳトランジスタ４２と同一の機能を有し、複数のｐ−ＭＯＳトランジスタ１７６は、複数のｐ−ＭＯＳトランジスタ４４と同一の機能を有し、複数のｐ−ＭＯＳトランジスタ１７８は、複数のｐ−ＭＯＳトランジスタ４６と同一の機能を有する。それぞれのｐ−ＭＯＳトランジスタ１７４は、ミラー回路９８のｐ−ＭＯＳトランジスタ１１８、又は第２の電流分流部１０２のｐ−ＭＯＳトランジスタ１２６−０とカレントミラー接続され、第２の基本電流又は第３の基本電流を受け取る。
そして、複数のｐ−ＭＯＳトランジスタ１７６及び複数のｐ−ＭＯＳトランジスタ１７８は、与えられる遅延時間設定に応じて、それぞれのｐ−ＭＯＳトランジスタ１７４が受け取った基本電流を、ダミートランジスタ５０に供給するか、変換トランジスタ５２に供給するかを選択する。これにより、増幅部における消費電流を一定にしつつ、遅延時間設定に応じた電流を変換トランジスタ５２に供給することができる。また、本例における粗増幅部１５８及び精増幅部１６０によれば、遅延時間設定に応じて、大きい基本電流の増幅範囲で、小さい基本電流を分解能として変化することのできる電流を変換トランジスタ５２に供給することができる。
また、それぞれの基本電流の大きさは、階調間のリニアリティがとれるように、予めイニシャライズされることが好ましい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
以上から明らかなように、回路規模が小さく、且つ精度よく信号を遅延させることができる遅延回路を提供することができる。

Claims (26)

  1. 入力信号を所望の遅延時間設定に応じて遅延させて出力する遅延回路であって、
    与えられる供給電流に基づく時間、前記入力信号を遅延させて出力する遅延素子と、
    前記遅延時間設定に応じた基本電圧を生成する電圧生成部と、
    前記基本電圧に応じた前記供給電流を生成する電流供給部と、
    を備え、
    前記電圧生成部は、
    所定の基本電流をそれぞれ異なる倍率で増幅する複数の遅延量変換電流生成回路と、
    前記遅延時間設定に基づいて、前記複数の遅延量変換電流生成回路から１つ又は複数の遅延量変換電流生成回路を選択する選択部と、
    前記複数の遅延量変換電流生成回路のうち、前記選択部により選択された遅延量変換電流生成回路が増幅した電流の和に基づいて、前記基本電圧を生成する変換器と
    を含み、
    それぞれの前記遅延量変換電流生成回路は、
    前記変換器と電気的に接続された遅延量変換電流路と、
    前記遅延量変換電流路と並列に設けられ、前記変換器と電気的に接続されないダミー電流路と
    を含み、
    前記選択部は、
    選択した前記遅延量変換電流生成回路が増幅した電流を、前記遅延量変換電流路に流して前記変換器に供給させ、
    選択しない前記遅延量変換電流生成回路が増幅した電流を、前記ダミー電流路に流す、
    遅延回路。
  2. 前記電流供給部に前記供給電流を発生させるべく、前記電流供給部の特性に応じて、前記基本電圧を制御電圧に変換し、前記電流供給部に供給する制御部を更に有する
    請求項１に記載の遅延回路。
  3. 前記電流供給部は、所定の導電特性を有し、ドレイン電流を前記供給電流として前記遅延素子に供給する第１のＭＯＳトランジスタを有し、
    前記制御部は、前記第１のＭＯＳトランジスタが飽和領域で動作する第１の前記制御電圧を生成し、前記第１のＭＯＳトランジスタのゲート端子に供給する
    請求項２に記載の遅延回路。
  4. 前記制御部は、前記制御部が発生する制御電流の大きさを、前記基本電圧に基づいて制御する第３のＭＯＳトランジスタを有し、
    前記制御部は、前記制御電流に基づいて前記第１の制御電圧を生成する
    請求項３に記載の遅延回路。
  5. 前記遅延素子は、前記入力信号に応じて出力容量を充放電することにより、前記入力信号を遅延させて出力するインバータであって、
    前記第１のＭＯＳトランジスタは、前記インバータの前記出力容量を充電するための充電電流を前記インバータに供給し、
    前記電流供給部は、前記インバータの前記出力容量を放電するための放電電流を前記インバータに供給する第２のＭＯＳトランジスタを更に有し、
    前記制御部は、前記制御電流に基づいて、前記第２のＭＯＳトランジスタが飽和領域で動作する第２の制御電圧を生成し、前記第２のＭＯＳトランジスタのゲート端子に供給する
    請求項４に記載の遅延回路。
  6. 前記第１のＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであって、前記第２のＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであって、
    前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは、同一のゲート電圧及びドレイン電圧が与えられた場合に、ドレイン電流が略同一となる
    請求項５に記載の遅延回路。
  7. 前記電圧生成部は、
    予め定められた基本電流を発生する基本電流源と、
    前記遅延時間設定に基づいて前記基本電流を増幅し、増幅した前記基本電流に基づく前記基本電圧を発生する電流電圧変換部と
    を有する請求項６に記載の遅延回路。
  8. 前記電流電圧変換部は、前記第１のＭＯＳトランジスタを飽和領域で動作させるべく、予め定められたオフセット電流を生成するオフセット電流生成回路を更に有し、
    前記変換器は、前記オフセット電流に更に基づいて前記基本電圧を生成する
    請求項７記載の遅延回路。
  9. 前記第３のＭＯＳトランジスタは、
    ドレイン端子に、前記制御電流が供給され、
    ゲート端子に、前記制御電流を制御する前記基本電圧が供給され、
    前記制御部は、前記制御電流によって生じる、前記第３のＭＯＳトランジスタの前記ドレイン端子とソース端子との間の電位差に基づいて、前記第１の制御電圧を生成する
    請求項８に記載の遅延回路。
  10. 前記第３のＭＯＳトランジスタのゲート端子、及び前記第１のＭＯＳトランジスタのゲート端子は電気的に接続される
    請求項９に記載の遅延回路。
  11. 前記制御部は、ソース端子に前記制御電流が供給される第４のＭＯＳトランジスタを更に有し、
    前記制御部は、前記制御電流によって生じる、前記第４のＭＯＳトランジスタのドレイン端子とソース端子との間の電位差に基づいて、前記第２の制御電圧を生成する
    請求項１０に記載の遅延回路。
  12. 前記第４のＭＯＳトランジスタのゲート端子、前記第４のＭＯＳトランジスタのドレイン端子、及び前記第２のＭＯＳトランジスタのゲート端子は電気的に接続される
    請求項１１に記載の遅延回路。
  13. 前記第４のＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであって、前記第３のＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタである
    請求項１２に記載の遅延回路。
  14. 前記オフセット電流生成回路は、前記遅延時間設定の範囲において、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタをリニア領域で動作させ、且つ前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタを飽和領域で動作させるべき大きさの前記オフセット電流を生成する
    請求項１３に記載の遅延回路。
  15. 前記第３のＭＯＳトランジスタは、
    ドレイン端子に、前記制御電流が供給され、
    ゲート端子に、前記制御電流を制御する前記基本電圧が供給され、
    前記制御部は、前記制御電流によって生じる、前記第３のＭＯＳトランジスタの前記ドレイン端子とソース端子との間の電位差に基づいて、前記第２の制御電圧を生成する
    請求項８に記載の遅延回路。
  16. 前記第２のＭＯＳトランジスタ及び前記第３のＭＯＳトランジスタは、カレントミラー接続され、前記第３のＭＯＳトランジスタに流れる制御電流に応じた大きさの前記供給電流が、前記第２のＭＯＳトランジスタに流れる
    請求項１５に記載の遅延回路。
  17. 前記制御部は、ソース端子に前記制御電流が供給される第４のＭＯＳトランジスタを更に有し、
    前記制御部は、前記制御電流によって生じる、前記第４のＭＯＳトランジスタのドレイン端子とソース端子との間の電位差に基づいて、前記第１の制御電圧を生成する
    請求項１６に記載の遅延回路。
  18. 前記第１のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタは、カレントミラー接続され、前記第４のＭＯＳトランジスタに流れる制御電流に応じた大きさの前記供給電流が、前記第１のＭＯＳトランジスタに流れる
    請求項１７に記載の遅延回路。
  19. 前記第４のＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであって、前記第３のＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタである
    請求項１８に記載の遅延回路。
  20. 前記オフセット電流生成回路は、前記遅延時間設定の範囲において、前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタ、及び前記第４のＭＯＳトランジスタを飽和領域で動作させるべき大きさの前記オフセット電流を生成する
    請求項１９に記載の遅延回路。
  21. 前記基本電流源は、前記遅延時間設定の分解能に応じて、異なる大きさの複数の前記基本電流を生成し、
    前記電流電圧変換部は、前記遅延時間設定に応じて、それぞれの前記基本電流を増幅し、増幅した複数の前記基本電流の和に基づいて、前記基本電圧を発生する
    請求項２０に記載の遅延回路。
  22. 前記基本電流源は、
    予め定められた大きさの第１の基準電流を生成する第１の基準電流源と、
    前記第１の基準電流の整数分の１倍の大きさの第２の基準電流を生成する第２の基準電流源と、
    前記第１の基準電流及び前記第２の基準電流に基づいて、それぞれ異なる大きさの前記基本電流を生成する複数の基本電流変換部と
    を有し、
    前記複数の基本電流変換部のそれぞれの基本電流変換部は、
    前記第１の基準電流を、整数倍の大きさに増幅する第１の増幅部と、
    前記第２の基準電流を、整数倍の大きさに増幅する第２の増幅部と、
    前記第１の増幅部が増幅した電流、及び前記第２の増幅部が増幅した電流の和を、前記基本電流として生成する基準電流合成部と
    を含む請求項２１に記載の遅延回路。
  23. 前記基本電流源は、
    予め定められた大きさの第１の前記基本電流を生成する電流源と、
    前記第１の基本電流を、並列に設けられた複数のトランジスタに分流し、前記第１の基本電流の整数分の１倍の大きさの第２の前記基本電流を生成する電流分流部と
    を有する
    請求項２１に記載の遅延回路。
  24. 前記電流電圧変換部は、前記遅延時間設定に基づいて、前記複数の基本電流のうち最も小さい前記基本電流を増幅し、
    前記オフセット電流生成回路は、前記複数の基本電流をそれぞれ増幅して前記オフセット電流を生成する
    請求項２１に記載の遅延回路。
  25. 前記オフセット電流生成回路は、前記複数の基本電流のうち、最も大きい前記基本電流を少なくとも含む、一つ又は複数の前記基本電流を増幅して前記オフセット電流を生成し、
    前記電流電圧変換部は、前記複数の基本電流のうち、最も小さい前記基本電流を少なくとも含む、一つ又は複数の前記基本電流を前記遅延時間設定に基づいて増幅する
    請求項２１に記載の遅延回路。
  26. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
    前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、
    前記波形整形器が、前記試験パターンを前記電子デバイスに供給するタイミングを制御するタイミング発生器と
    を備え、
    前記タイミング発生器は、
    与えられる供給電流に基づく時間、基準クロックを遅延させて前記波形整形器に出力する、請求項１から２５のいずれか１項に記載の遅延回路を有する試験装置。
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