KR20090107295A - 반도체 소자 - Google Patents

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KR20090107295A
KR20090107295A KR1020080032727A KR20080032727A KR20090107295A KR 20090107295 A KR20090107295 A KR 20090107295A KR 1020080032727 A KR1020080032727 A KR 1020080032727A KR 20080032727 A KR20080032727 A KR 20080032727A KR 20090107295 A KR20090107295 A KR 20090107295A
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윤대건
권대한
송택상
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주식회사 하이닉스반도체
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Abstract

본 발명은 초기 코드 보정(initial code calibration : ICC) 동작에서 미스 매치(mismatch) 크기와 상관없이 균일한 코드 보정범위를 보장할 수 있는 위상검출회로(Phase Detector Circuit)에 관한 것으로서, 제1가중치 코드에 대응하는 검출 가중치가 적용된 제1클록와 제2가중치 코드에 대응하는 검출 가중치가 적용된 제2클록의 위상차이를 검출하기 위한 위상검출수단; 및 상기 위상검출수단의 출력신호에 응답하여 상기 제1 및 제2가중치 코드의 값을 각각 변동시키기 위한 코드변동수단을 구비하되, 상기 위상검출수단은, 상기 제1클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압을 출력하되, 상기 제1가중치 코드에 따라 출력단에 접속된 커패시터의 커패시턴스 값을 변화함으로써 상기 제1전압의 전위레벨 변동폭을 조절하는 제1전압 출력부; 상기 제2클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압을 출력하되, 상기 제2가중치 코드에 따라 출력단에 접속된 커패시터의 커패시턴스 값을 변화함으로써 상기 제2전압의 전위레벨 변동폭을 조절하는 제2전압 출력부; 및 상기 제1전압과 상기 제2전압의 전위레벨을 비교하기 위한 전압비교부를 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.
위상 검출 회로, 초기 코드 보정(ICC), 검출 가중치

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 소자의 위상검출회로(Phase Detector Circuit)에 관한 것이며, 더 자세히는, 초기 코드 보정(initial code calibration : ICC) 동작에서 미스 매치(mismatch) 크기와 상관없이 균일한 코드 보정범위를 보장할 수 있는 위상검출회로(Phase Detector Circuit)에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치에는 서로 다른 주파수를 갖거나 또는 서로 같은 주파수를 갖더라도 위상이 서로 다른 클록간에 위상 차이를 검출하기 위한 위상검출회로(Phase Detector Circuit)가 포함된다.
도 1은 반도체 소자의 이상적인 위상검출회로(Phase Detector Circuit)를 도시한 회로도이다.
도 1을 참조하면, 반도체 소자의 이상적인 위상검출회로는, 제1클록(CLOCK) 의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압(OUTb)을 출력하기 위한 제1전압 출력부(100)와, 제2클록(CLOCKb)의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압(OUT)을 출력하기 위한 제2전압 출력부(120), 및 제1전압(OUTb)와 제2전압(OUT)의 전위레벨을 비교하기 위한 전압비교부(160)을 구비한다. 또한, 스트로브 신호(STROBE)에 응답하여 제1전압 출력부(100) 및 제2전압 출력부(120)의 동작을 제어하기 위한 동작제어부(140)을 더 구비한다.
전술한 구성을 바탕으로 반도체 소자의 이상적인 위상검출회로의 동작을 설명하면 다음과 같다.
먼저, 제1전압 출력부(100)와 제2전압 출력부(120)의 동작은 각각 스트로브 신호(STROBE)에 따라 '충전동작구간'과 '방전동작구간'으로 나뉠 수 있다.
즉, 스트로브 신호(STROBE)가 로직'로우'(Low)로 비 활성화된 상태에서는 제1전압 출력부(100)의 출력단(OUT_ND1) 및 제2전압 출력부(120)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 온(TURN_ON)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)이 턴 오프(TURN OFF)되므로, 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨이 상승한다. 즉, 제1전압 출력부(100)와 제2전압 출력부(120)에서 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨을 상승시키는 동작을 수행하므로 '충전동작구간'이다.
이러한 '충전동작구간'에서는, 제1전압 출력부(100)의 출력단(OUT_ND1) 및 제2전압 출력부(120)의 출력단(OUT_ND2)이 직접적으로 전원전압(VDD)단과 접속되지 만 제1전압 출력부(100)의 출력단(OUT_ND1) 및 제2전압 출력부(120)의 출력단(OUT_ND2)에 각각 접속된 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)로 인해 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨은 예정된 전위레벨 변동폭으로 완만하게 상승한다.
이때, 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 변동하더라도 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 상승하는 것에 아무런 영향을 끼치지 못하므로 제1전압 출력부(100)와 제2전압 출력부(120)의 '충전동작구간'에서는 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 어떻든 간에 상관없이 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 예정된 전위레벨만큼 상승한다.
그리고, 스트로브 신호(STROBE)가 로직'하이'(High)로 활성화된 상태에서 제1전압 출력부(100)의 출력단(OUT_ND1) 및 제2전압 출력부(120)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 오프(TURN OFF)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)가 턴 온(TURN_ON)되므로, 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨이 하강한다. 즉, 제1전압 출력부(100)와 제2전압 출력부(120)에서 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨을 하강시키는 동작을 수행하므로 '방전동작구간'이다.
이러한 '방전동작구간'에서는, 제1전압 출력부(100)의 출력단(OUT_ND1) 및 제2전압 출력부(120)의 출력단(OUT_ND2)이 직접적으로 접지전압(VSS)단과 접속되지 만 제1전압 출력부(100)의 출력단(OUT_ND1) 및 제2전압 출력부(120)의 출력단(OUT_ND2)에 각각 접속된 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)로 인해 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨은 예정된 전위레벨 변동폭으로 완만하게 하강한다.
이때, 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 변동하는 것에 따라 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 하강하는 타이밍이 달라진다.
구체적으로, 제1클록(CLOCK)이 로직'하이'(High)로 활성화된 상태이면 제1전압 출력부(100)에서 출력되는 제1전압(OUTb)의 전위레벨을 하강시키고, 제1클록(CLOCK)이 로직'로우'(Low)로 비 활성화된 상태이면 제1전압 출력부(100)에서 출력되는 제1전압(OUTb)의 전위레벨을 하강시키지 않는다.
마찬가지로, 제2클록(CLOCKb)이 로직'하이'(High)로 활성화된 상태이면 제2전압 출력부(120)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키고, 제2클록(CLOCKb)이 로직'로우'(Low)로 비 활성화된 상태이면 제2전압 출력부(120)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키지 않는다.
이렇게, 스트로브 신호(STROBE)의 논리레벨이 로직'로우'(Low)로 비 활성화된 구간에서는 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 동일한 레벨만큼 완만하게 상승하지만, 스트로브 신호(STROBE)의 논리레벨이 로직'하이'(High)로 활성화된 구간에서는 제1전압(OUTb)의 전위레벨은 제1클록(CLOCK)의 활성화구간에 대응하는 만큼 완만하게 하강하고 제2전압(OUT)의 전위레벨이 제2클 록(CLOCKb)의 활성화구간에 대응하는 만큼 완만하게 하강하므로 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨이 각각 서로 다른 전위레벨만큼씩 하강한다.
이때, 동작제어부(140)에서 스트로브 신호(STROBE)의 논리레벨을 로직'로우'(Low)로 비 활성화된 구간이 로직'하이'(High)로 활성화된 구간보다 더 길도록 제어하여 예정된 주기로 반복시켜주면, 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간이 긴 클록에 대응하는 전압의 전위레벨이 더 많이 하강할 것이므로 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간이 긴 클록이 어떤 클록인지 알 수 있다. 즉, 제1클록(CLOCK)의 위상과 제2클록(CLOCKb)의 위상을 비교하는 것이 가능해진다.
또한, 제1전압 출력부(100)와 제2전압 출력부(120)는 크로스-커플링 형태로 구성되어 있으므로, 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간 차이로 인한 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 그리 크지 않지만, 제1전압(OUTb)와 제2전압(OUT)의 전위레벨 차이가 예정된 레벨차이보다 커지게 되면 급격하게 증폭되어 각각 전원전압(VDD)의 전위레벨 또는 접지전압(VSS)과 전위레벨에 도달하게 된다.
즉, 제1클록(CLOCK)의 활성화구간이 제2클록(CLOCKb)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제2전압(OUT)의 전위레벨이 제1전압(OUTb)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제1전압(OUTb)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제2전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
마찬가지로, 제2클록(CLOCKb)의 활성화구간이 제1클록(CLOCK)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제2전압(OUT)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제1전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
그리고, 전압비교부(160)는, 제1전압(OUTb)과 제2전압(OUT)을 입력받아 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 클 경우 로직'하이'(High)로 활성화된 비교신호(UP/DOWN_CON)를 출력하고, 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 작을 경우 로직'로우'(Low)로 비 활성화된 비교신호(UP/DOWN_CON)를 출력한다.
동시에, 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨의 차이가 예정된 레벨차이보다 작은 레벨차이를 갖는 경우 로직'로우'(Low)로 비 활성화된 유효신호(VALID_STB)를 출력하고, 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨의 차이가 예정된 레벨차이보다 큰 레벨차이를 갖는 경우 로직'하이'(High)로 활성화된 유효신호(VALID_STB)를 출력한다.
참고로, 유효신호(VALID_STB)는 위상검출회로의 동작결과, 즉, 전압비교부(160)에서 출력되는 비교신호(UP/DOWN_CON)의 논리레벨이 유효한 것인지 아니면 유효하지 않을 것인지를 알려주기 위한 신호이다.
즉, 제1전압 출력부(100)와 제2전압 출력부(120)의 동작이 진행중이라서 실 제 제1클록(CLOCK)의 듀티비와 제2클록(CLOCKb)의 듀티비가 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨에 반영되지 못하였을 때는 유효신호(VALID_STB)가 로직'로우'(Low)로 비 활성화됨으로써 위상검출회로의 동작결과가 유효하지 않다는 것을 알려주고, 제1전압 출력부(100)와 제2전압 출력부(120)의 동작이 충분히 진행되어서 실제 제1클록(CLOCK)의 듀티비와 제2클록(CLOCKb)의 듀티비가 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨에 충분히 반영되었을 때에는 유효신호(VALID_STB)가 로직'하이'(High)로 활성화됨으로써 위상검출회로의 동작결과가 유효하다는 것을 알려준다.
전술한 바와 같은 동작을 통해 반도체 소자의 이상적인 위상검출회로에서 위상을 검출하는 동작이 수행되었는데, 이는 어디까지나 이상적인 것으로서 실제 반도체 공정을 통해 도 1에 도시된 바와 같이 회로를 구성하여 동작시킨다고 하여도 정확한 위상 검출 결과를 기대하기는 어렵다.
그 이유는, 전술한 바와 같은 동작은 제1전압 출력부(100)에서 출력되는 제1전압(OUTb)의 전위레벨 변동폭이 제2전압 출력부(120)에서 출력되는 제2전압(OUT)의 전위레벨 변동폭과 완전히 동일하다고 가정하였을 때, 즉, 반도체 소자의 이상적인 위상검출회로에서 제1전압 출력부(100)를 구성하는 CMOS 트랜지스터들에 대칭되는 제2전압 출력부(120)를 구성하는 CMOS 트랜지스터들이 완전히 동일한 상태가 되었을 때 정확한 위상 검출 결과를 기대할 수 있기 때문이다.
예컨대, 제1전압 출력부(100)의 출력단(OUT_ND)에 접속된 제1 로드 커패시터(LOAD_CAP1)와 제2전압 출력부(120)의 출력단(OUT_ND2)에 접속된 제2(LOAD_CAP2) 의 사이즈가 완전히 동일해야만 정확한 위상 검출 결과를 기대할 수 있다.
하지만, 실제 반도체 공정을 통해서 제1전압 출력부(100)를 구성하는 CMOS 트랜지스터들에 대칭되는 제2전압 출력부(120)를 구성하는 CMOS 트랜지스터들이 완전히 동일한 상태가 되도록 하는 것은 불가능하므로 다음과 같은 구성을 변경함으로써 비교적 정확한 위상 검출 결과를 기대할 수 있는 위상검출회로를 만들어 내는 것이 가능해졌다.
도 2는 종래기술에 따른 반도체 소자의 위상검출회로(Phase Detector Circuit)를 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 반도체 소자의 위상검출회로는, 제1가중치 코드(PCODE<0:2>)에 대응하는 검출 가중치가 적용된 제1클록(CLOCK)과 제2가중치 코드(NCODE<0:2>)에 대응하는 검출 가중치가 적용된 제2클록(CLOCKb)의 위상차이를 검출하기 위한 위상검출부(200, 210, 220, 230, 240, 260)와, 위상검출부(200, 210, 220, 230, 240, 260)의 출력신호(UP/DOWN_CON)에 응답하여 제1가중치 코드(PCODE<0:2>) 및 제2가중치 코드(NCODE<0:2>)의 값을 각각 변동시키기 위한 코드변동부(280)을 구비한다.
여기서, 위상검출부(200, 210, 220, 230, 240, 260)는, 제1클록(CLOCK)의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압(OUTb)을 출력하되 제1가중치 코드(PCODE<0:2>)에 따라 제1 싱킹(sinking) 노드(SKN1, SKN2)에 접속된 저항(212, 214, 216)의 크기 변화함으로써 제1전압(OUTb)의 전위레벨 변동폭을 조절하는 제1 전압 출력부(200, 210)와, 제2클록(CLOCKb)의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압(OUT)을 출력하되 제2가중치 코드(NCODE<0:2>)에 따라 제2 싱킹(sinking) 노드(SKN3, SKN4)에 접속된 저항(232, 234, 236)의 크기 변화함으로써 제2전압(OUTb)의 전위레벨 변동폭을 조절하는 제2전압 출력부(220, 230), 및 제1전압(OUTb)와 제2전압(OUT)의 전위레벨을 비교하기 위한 전압비교부(260)을 구비한다. 또한, 스트로브 신호(STROBE)에 응답하여 제1전압 출력부(200, 210) 및 제2전압 출력부(220, 230)의 동작을 제어하기 위한 동작제어부(240)을 더 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 소자의 위상검출회로의 동작을 설명하면 다음과 같다.
먼저, 제1전압 출력부(200, 210)와 제2전압 출력부(220, 230)의 동작은 각각 스트로브 신호(STROBE)에 따라 '충전동작구간'과 '방전동작구간'으로 나뉠 수 있다.
즉, 스트로브 신호(STROBE)가 로직'로우'(Low)로 비 활성화된 상태에서는 제1전압 출력부(200, 210)의 출력단(OUT_ND1) 및 제2전압 출력부(220, 230)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 온(TURN_ON)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)가 턴 오프(TURN OFF)되므로, 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨은 상승한다. 즉, 제1전압 출력부(200, 210)와 제2전압 출력부(220, 230)에서 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨을 상승시키는 동작을 수행하므로 '충전동작구간'이다.
이러한 '충전동작구간'에서는, 제1전압 출력부(200, 210)의 출력단(OUT_ND1) 및 제2전압 출력부(220, 230)의 출력단(OUT_ND2)이 전원전압(VDD)단과 직접적으로 접속되지만, 제1전압 출력부(200, 210)의 출력단(OUT_ND1) 및 제2전압 출력부(220, 230)의 출력단(OUT_ND2)에 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)가 각각 접속되고, 제1 싱킹(sinking) 노드(SKN1, SKN2) 및 제2 싱킹(sinking) 노드(SKN3, SKN4)에 제1가중치 코드(PCODE<0:2>)에 대응하여 그 값이 변동하는 저항(212, 214, 216) 및 제2가중치 코드(NCODE<0:2>)에 대응하여 그 값이 변동하는 저항(232, 234, 236)각각 접속되므로, 제1전압(OUTb)은 제1가중치 코드(PCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 상승하고 제2전압(OUT)의 전위레벨은 제2가중치 코드(NCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 상승한다.
이때, 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 변동하더라도 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 상승하는 것에는 아무런 영향을 끼치지 못하므로 제1전압 출력부(200, 210)와 제2전압 출력부(220, 230)의 '충전동작구간'에서는 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 어떻든 간에 상관없이 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 예정된 전위레벨만큼 상승한다.
그리고, 스트로브 신호(STROBE)가 로직'하이'(High)로 활성화된 상태에서는 제1전압 출력부(200, 210)의 출력단(OUT_ND1) 및 제2전압 출력부(220, 230)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 오프(TURN OFF)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)가 턴 온(TURN_ON)되므로, 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨은 하강한다. 즉, 제1전압 출력부(200, 210)와 제2전압 출력부(220, 230)에서 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨을 하강시키는 동작을 수행하므로 '방전동작구간'이다.
이러한 '방전동작구간'에서는, 제1전압 출력부(200, 210)의 출력단(OUT_ND1) 및 제2전압 출력부(220, 230)의 출력단(OUT_ND2)이 접지전압(VSS)단과 직접적으로 접속되지만, 제1전압 출력부(200, 210)의 출력단(OUT_ND1) 및 제2전압 출력부(220, 230)의 출력단(OUT_ND2)에 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)가 각각 접속되고, 제1 싱킹(sinking) 노드(SKN1, SKN2) 및 제2 싱킹(sinking) 노드(SKN3, SKN4)에 제1가중치 코드(PCODE<0:2>)에 대응하여 그 값이 변동하는 저항(212, 214, 216) 및 제2가중치 코드(NCODE<0:2>)에 대응하여 그 값이 변동하는 저항(232, 234, 236)각각 접속되므로, 제1전압(OUTb)은 제1가중치 코드(PCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강하고 제2전압(OUT)의 전위레벨은 제2가중치 코드(NCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강한다.
이때, 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 변동하는 것에 따라 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 하강하는 타이밍이 달라진다.
구체적으로, 제1클록(CLOCK)이 로직'하이'(High)로 활성화된 상태이면 제1전 압 출력부(200, 210)에서 출력되는 제1전압(OUTb)의 전위레벨을 제1가중치 코드(PCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강시키고, 제1클록(CLOCK)이 로직'로우'(Low)로 비 활성화된 상태이면 제1전압 출력부(200, 210)에서 출력되는 제1전압(OUTb)의 전위레벨을 하강시키지 않는다.
마찬가지로, 제2클록(CLOCKb)이 로직'하이'(High)로 활성화된 상태이면 제2전압 출력부(220, 230)에서 출력되는 제2전압(OUT)의 전위레벨을 제2가중치 코드(NCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강시키고, 제2클록(CLOCKb)이 로직'로우'(Low)로 비 활성화된 상태이면 제2전압 출력부(220, 230)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키지 않는다.
이렇게, 스트로브 신호(STROBE)의 논리레벨이 로직'로우'(Low)로 비 활성화된 구간에서는 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 동일한 레벨만큼 완만하게 상승하지만, 스트로브 신호(STROBE)의 논리레벨이 로직'하이'(High)로 활성화된 구간에서는 제1전압(OUTb)의 전위레벨은 제1클록(CLOCK)의 활성화구간에 대응하는 만큼 완만하게 하강하고 제2전압(OUT)의 전위레벨이 제2클록(CLOCKb)의 활성화구간에 대응하는 만큼 완만하게 하강하므로 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨이 각각 서로 다른 전위레벨만큼씩 하강한다.
이때, 동작제어부(240)에서 스트로브 신호(STROBE)의 논리레벨을 로직'로우'(Low)로 비 활성화된 구간이 로직'하이'(High)로 활성화된 구간보다 더 길도록 제어하여 예정된 주기로 반복시켜주면, 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간이 긴 클록에 대응하는 전압의 전위레벨이 더 많이 하강할 것이므로 제1클 록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간이 긴 클록이 어떤 클록인지 알 수 있다. 즉, 제1클록(CLOCK)의 위상과 제2클록(CLOCKb)의 위상을 비교하는 것이 가능해진다.
또한, 제1전압 출력부(200, 210)와 제2전압 출력부(220, 230)는 크로스-커플링 형태로 구성되어 있으므로, 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간 차이로 인한 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 그리 크지 않지만, 제1전압(OUTb)와 제2전압(OUT)의 전위레벨 차이가 예정된 레벨차이보다 커지게 되면 급격하게 증폭되어 각각 전원전압(VDD)의 전위레벨 또는 접지전압(VSS)과 전위레벨에 도달하게 된다.
즉, 제1클록(CLOCK)의 활성화구간이 제2클록(CLOCKb)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제2전압(OUT)의 전위레벨이 제1전압(OUTb)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제1전압(OUTb)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제2전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
마찬가지로, 제2클록(CLOCKb)의 활성화구간이 제1클록(CLOCK)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제2전압(OUT)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제1전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
그리고, 전압비교부(260)는, 제1전압(OUTb)과 제2전압(OUT)을 입력받아 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 클 경우 로직'하이'(High)로 활성화된 비교신호(UP/DOWN_CON)를 출력하고, 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 작을 경우 로직'로우'(Low)로 비 활성화된 비교신호(UP/DOWN_CON)를 출력한다.
동시에, 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨의 차이가 예정된 레벨차이보다 작은 레벨차이를 갖는 경우 로직'로우'(Low)로 비 활성화된 유효신호(VALID_STB)를 출력하고, 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨의 차이가 예정된 레벨차이보다 큰 레벨차이를 갖는 경우 로직'하이'(High)로 활성화된 유효신호(VALID_STB)를 출력한다.
그리고, 코드변동부(280)는, 위상검출회로에서 초기 코드 보정(Initial Code Calibration : ICC)동작을 수행할 때에 전압비교부(260)에서 출력되는 비교신호(UP/DOWN_CON) 및 유효신호(VALID_STB)에 응답하여 제1가중치 코드(PCODE<0:2>)의 값을 변화시킴으로써 제1전압 출력부(200, 210)에서 출력되는 제1전압(OUTb)의 전위레벨 변동폭을 변화시키는 동작 및 제2가중치 코드(NCODE<0:2>)의 값을 변화시킴으로써 제2전압 출력부(220, 230)에서 출력되는 제2전압(OUT)의 전위레벨 변동폭을 변화시키는 동작을 수행한다.
여기서, 초기 코드 보정(ICC) 동작이라 함은, 전술했던 반도체 소자의 이상적인 위상검출회로에서 발생하는 문제점을 해결하기 위해 도입된 동작으로서 다음과 같은 동작을 의미한다.
먼저, 종래기술에 따른 반도체 소자의 위상검출회로에서 초기 코드 보정(ICC) 동작이 이루어지기 위해서는 도 2에 도시된 바와 같이 제1전압 출력부(200, 210)의 제1싱킹(sinking) 노드(SKN1, SKN2)에는 제1가중치 코드(PCODE<0:2>)의 값에 대응하여 그 값이 변동하는 저항(212, 214, 216)이 접속되어 있어야 하고, 제2전압 출력부(220, 230)의 제2싱킹(sinking) 노드(SKN3, SKN4)에는 제2가중치 코드(NCODE<0:2>)의 갑에 대응하여 그 값이 변동하는 저항(232, 234, 236)이 접속되어 있어야 한다.
이러한 상태에서, 제1전압 출력부(200, 210)으로 입력되는 제1클록(CLOCK)와 제2전압 출력부(220, 230)으로 입력되는 제2클록(CLOCKb)이 서로 동기되도록 한다. 즉, 동일한 클록을 제1클록(CLOCK)으로도 입력하고 제2클록(CLOCKb)로도 입력한다.
이렇게, 서로 같은 위상을 갖는 두 개의 클록 위상검출회로로 입력시키고 위상검출회로가 이상적으로 동작한다면, 위상 검출 동작을 연속적으로 반복하더라도 항상 제1전압(OUTb)과 제2전압(OUT)의 전위레벨이 동일해야 한다. 즉, 비교신호(UP/DOWN_CON)의 논리레벨이 로직'로우'(Low)도 아니고 로직'하이'(High)도 아닌 상태가 되어야 한다.
물론, 위상검출회로가 이상적으로 동작하지 않는 다고해도 위상검출회로가 정상적으로 동작한다면, 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 클 수가 없으므로, 위상 검출 동작이 연속적으로 반복되는 것에 대응하여 전압비교부(260)에서 출력되는 비교신호(UP/DOWN_CON)는 노이즈(noise)의 영향을 받아 로직'로우'(Low)와 로직'하이'(High)가 번갈아 가면서 되어야 한다.
하지만, 실제 반도체 공정을 통해 생산한 위상검출회로는, 제1전압 출력부(200, 210)를 구성하는 CMOS 트랜지스터들과 제2전압 출력부(220, 230)를 구성하는 CMOS 트랜지스터들이 완전하게 대칭될 수 없으므로, 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 크게 발생하여 각각 전원전압(VDD) 또는 접지전압(VSS)으로 증폭될 것이다. 즉, 위상 검출 동작을 연속적으로 반복하더라도 비교신호(UP/DOWN_CON)의 논리레벨이 로직'로우'(Low) 또는 로직'하이'(High)로 고정될 것이다.
이렇게, 위상 검출 동작을 연속적으로 반복하여도 로직'로우'(Low) 또는 로직'하이'(High)로 고정되는 비교신호(UP/DOWN_CON)에 대응하여 코드 변동부(280)에서는 제1전압 출력부(200, 210)를 구성하는 CMOS 트랜지스터들과 제2전압 출력부(220, 230)를 구성하는 CMOS 트랜지스터들이 대칭되지 않았다고 판단하고 제1가중치 코드(PCODE<0:2>) 또는 제2가중치 코드(NCODE<0:2>)의 값을 변동함으로써 제1전압(OUTb) 또는 제2전압(OUT)의 전위레벨 변동폭을 조절하는 동작을 수행한다.
예컨대, 위상 검출 동작을 연속적으로 반복하여도 비교신호(UP/DOWN_CON)가 로직'로우'(Low)로 비 활성화되어있으면, 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 작다는 것을 의미하므로 제1전압(OUTb)의 전위레벨 변동폭을 작게하거나 제2전압(OUTb)의 전위레벨 변동폭을 크게하여 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨이 예정된 범위 이내의 차이를 보일 수 있도록 한다.
마찬가지로, 위상 검출 동작을 연속적으로 반복하여도 비교신 호(UP/DOWN_CON)가 로직'하이'(High)로 활성화되어 입력되면, 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 크다는 것을 의미하므로 제1전압(OUTb)의 전위레벨 변동폭을 크게하거나 제2전압(OUTb)의 전위레벨 변동폭을 작게하여 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨이 예정된 범위 이내의 차이를 보일 수 있도록 한다.
즉, 위상 검출 동작이 연속적으로 반복되는 것에 대응하여 비교신호(UP/DOWN_CON)가 노이즈(noise)의 영향을 받아 로직'로우'(Low)와 로직'하이'(High)가 번갈아 가면서 되도록 한다.
전술한 바와 같은 동작을 통해 종래기술에 따른 반도체 소자의 위상검출회로는 제1가중치 코드(PCODE<0:2>)의 값을 변화시킴으로써 제1전압 출력부(200, 210)에서 출력되는 제1전압(OUTb)의 전위레벨 변동폭이 변화될 수 있고, 제2가중치 코드(NCODE<0:2>)의 값을 변화시킴으로써 제2전압 출력부(220, 230)에서 출력되는 제2전압(OUT)의 전위레벨 변동폭이 변화될 수 있으므로, 반도체 소자의 이상적인 위상검출회로에서와 같이 제1전압 출력부(200, 210)를 구성하는 CMOS 트랜지스터들과 제2전압 출력부(220, 230)를 구성하는 CMOS 트랜지스터들이 완전하게 대칭되지 않아도 상관없다.
그런데, 지금까지 설명했던 종래기술에 따른 반도체 소자의 위상검출회로는 제1전압(OUTb)의 전위레벨 변동폭을 변화시키기 위해서 제1전압 출력부(200, 210)의 제1싱킹(sinking) 노드(SKN1, SKN2)에 접속되어 있는 저항(212, 214, 216)의 값을 변화시킴으로써 제1전압 출력부(200, 210)의 출력단(OUT_ND1)에 실리는 전 하(charge)가 싱킹(sinking)되는 양을 변화시키는 방법을 사용한다.
이때, 저항(212, 214, 216)은 다수의 NMOS 트랜지스터(SP_N1, SP_N2, SP_N3, SP_N4, SP_N5, SP_N6, SP_N7)로 이루어 있으며, 각각의 NMOS 트랜지스터(SP_N1, SP_N2, SP_N3, SP_N4, SP_N5, SP_N6, SP_N7)는 제1싱킹(sinking) 노드(SKN1, SKN2)의 싱킹 NMOS 트랜지스터(CR_N1)와 병렬로 접속되어 있다.
또한, 각각의 NMOS 트랜지스터(SP_N1, SP_N2, SP_N3, SP_N4, SP_N5, SP_N6, SP_N7) 및 싱킹 NMOS 트랜지스터(CR_N1)가 모두 같은 사이즈를 가짐으로써 같은 저항값을 가진다고 하였을 때, 제1가중치 코드의 제0신호(PCODE<0>)에 응답해서 제1NMOS 트랜지스터(SP_N1)가 온/오프 제어되고, 제1가중치 코드의 제1신호(PCODE<1>)에 응답해서 제2 및 제3NMOS 트랜지스터(SP_N2, SP_N3)가 온/오프 제어되며, 제1가중치 코드의 제2신호(PCODE<2>)에 응답해서 제4 내지 제7NMOS 트랜지스터(SP_N4, SP_N5, SP_N6, SP_N7)가 온/오프 제어되므로, 제1싱킹(sinking) 노드(SKN1, SKN2)의 전체 저항의 저항값은 <수학식 1>과 같이 나타낼 수 있다.
Figure 112008025351165-PAT00001
참고로, <수학식 1>에서 'RCR'은 싱킹 NMOS 트랜지스터(CR_N1)에 대응하는 저항값이고, 'RSP'는 저항(212, 214, 216)에 포함된 각각의 NMOS 트랜지스터(SP_N1, SP_N2, SP_N3, SP_N4, SP_N5, SP_N6, SP_N7)의 저항값이며 둘은 서로 같은 값이므로 이후에는 'RNM'로 통일하여 표시하도록 하겠다.
그리고, 제1가중치 코드(PCODE<0:2>) 변화에 따라 변화하는 제1싱킹(sinking) 노드(SKN1, SKN2)의 전체 저항의 저항값 'R싱킹노드' 및 그 저항값의 변화량 '△RNM' 은 <표 1>과 같이 나타낼 수 있다.
PCODE<2> PCODE<1> PCODE<0> R싱킹노드 △RNM
0 0 0 RNM -
0 0 1
Figure 112008025351165-PAT00002
Figure 112008025351165-PAT00003
0 1 0
Figure 112008025351165-PAT00004
Figure 112008025351165-PAT00005
0 1 1
Figure 112008025351165-PAT00006
Figure 112008025351165-PAT00007
1 0 0
Figure 112008025351165-PAT00008
Figure 112008025351165-PAT00009
1 0 1
Figure 112008025351165-PAT00010
Figure 112008025351165-PAT00011
1 1 0
Figure 112008025351165-PAT00012
Figure 112008025351165-PAT00013
1 1 1
Figure 112008025351165-PAT00014
Figure 112008025351165-PAT00015
이때, 제1전압 출력부(200, 210)의 출력단(OUT_ND1)에 실리는 전하(charge)량은 <수학식 2>와 같이 나타낼 수 있다.
Figure 112008025351165-PAT00016
<수학식 2>에서 'CLOAD_CAP1'은 제1전압 출력부(200, 210)의 출력단(OUT_ND1)에 접속되어 있는 제1로드 커패시터(LOAD_CAP1)의 커패시턴스 값이고, 'IOUT_ND1'는 제1전압 출력부(200, 210)의 출력단(OUT_ND1)에 흐르는 전류의 크기이다.
이 두 가지 값은 변하지 않는 값이므로 제1전압 출력부(200, 210)의 출력단(OUT_ND1)에 실리는 전하(charge)량은, 제1가중치 코드(PCODE<0:2>) 변화에 따라 변화하는 저항(212, 214, 216)의 저항값 변화량 '△RNM'에 의해 그 값이 변화할 수 있는 제1싱킹(sinking) 노드(SKN1, SKN2)의 전체 저항의 저항값인 '△R싱킹노드'에 의해 그 양이 달라질 수 있다.
하지만, <표 1>에서 알 수 있듯이 제1싱킹(sinking) 노드(SKN1, SKN2)의 저항값의 변화량 '△RNM'은 제1가중치 코드(PCODE<0:2>) 변화에 따라 초기에는 큰 값을 가지지만, 나중에는 작은 값을 갖는다.
따라서, 제1전압 출력부(200, 210)의 출력단(OUT_ND1)에 실리는 전하(charge)량도 제1가중치 코드(PCODE<0:2>) 변화에 따라 초기에는 큰 변화량을 가지지만, 나중에는 작은 변화량을 갖는다.
즉, 제1전압 출력부(200, 210)의 출력단(OUT_ND1)에 실리는 전하(charge)량은 제1가중치 코드(PCODE<0:2>) 변화에 따라 비선형적(non-linear)으로 변화한다.
이는, 제1전압(OUTb)의 전위레벨 변동폭이 제1가중치 코드(PCODE<0:2>) 변화에 따라 비선형적(non-linear)으로 초기에는 큰 폭으로 변화하다가 나중에는 작은 폭으로 변화한다는 것을 의미하며, 이러한 사항은 제2전압 출력부(220, 230)의 출력단(OUT_ND2)에 실리는 전하(charge)량에도 그대로 적용되므로, 제2전압(OUT)의 전위레벨 변동폭이 제2가중치 코드(NCODE<0:2>) 변화에 따라 비선형적(non-linear)으로 초기에는 큰 폭으로 변화하다가 나중에는 작은 폭으로 변화한다는 것을 의미한다.
따라서, 종래기술에 따른 위상검출회로는 초기 코드 보정(ICC) 동작에서 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 상대적으로 작은 경우인 '작은 미스 매치(mismatch)'에서는 코드 값의 변화에 따라 큰 폭으로 제1전압(OUTb)의 전위레벨 변동폭 및 제2전압(OUT)의 전위레벨 변동폭을 변화시키는 문제점이 있다.
또한, 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 상대적으로 큰 경우인 '큰 미스 매치(mismatch)'에서는 코드 값의 변화에 따라 작은 폭으로 제1전압(OUTb)의 전위레벨 변동폭 및 제2전압(OUT)의 전위레벨 변동폭을 변화시킴으로 인해 한계 코드 값을 가지지 못하는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 초기 코드 보정(initial code calibration : ICC) 동작을 수행할 때, 미스 매치(mismatch) 크기와 상관없이 코드 변화에 따라 레졸루션(resolution)이 일정하게 하여 미스 매치(mismatch)를 보정할 수 있는 반도체 소자의 위상검출회로(Phase Detector Circuit)를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1가중치 코드에 대응하는 검출 가중치가 적용된 제1클록와 제2가중치 코드에 대응하는 검출 가중치가 적용된 제2클록의 위상차이를 검출하기 위한 위상검출수단; 및 상기 위상검출수단의 출력신호에 응답하여 상기 제1 및 제2가중치 코드의 값을 각각 변동시키기 위한 코드변동수단을 구비하되, 상기 위상검출수단은, 상기 제1클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압을 출력하되, 상기 제1가중치 코드에 따라 출력단에 접속된 커패시터의 커패시턴스 값을 변화함으로써 상기 제1전압의 전위레벨 변동폭을 조절하는 제1전압 출력부; 상기 제2클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압을 출력하되, 상기 제2가중치 코드에 따라 출력단에 접속된 커패시터의 커패시턴스 값을 변화함으로써 상기 제2전압의 전위레벨 변동폭을 조절하는 제2전압 출력부; 및 상기 제1전압과 상기 제2전압의 전 위레벨을 비교하기 위한 전압비교부를 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1가중치 코드에 대응하는 검출 가중치가 적용된 제1클록와 제2가중치 코드에 대응하는 검출 가중치가 적용된 제2클록의 위상차이를 검출하기 위한 위상검출수단; 및 상기 위상검출수단의 출력신호에 응답하여 상기 제1 및 제2가중치 코드의 값을 각각 변동시키기 위한 코드변동수단을 구비하되, 상기 위상검출수단은, 상기 제1클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압을 생성하여 제1출력단을 통해 출력하고, 상기 제2클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압을 생성하여 제2출력단을 통해 출력하기 위한 전압생성부; 상기 제1가중치 코드에 따라 상기 제1출력단과 접속이 각각 온/오프 제어되는 다수의 커패시터를 구비함으로써 상기 제1전압의 전위레벨 변동폭을 조절하기 위한 제1전위레벨 변동폭 조절부; 상기 제2가중치 코드에 따라 상기 제2출력단과 접속이 각각 온/오프 제어되는 다수의 커패시터를 구비함으로써 상기 제2전압의 전위레벨 변동폭을 조절하기 위한 제2전위레벨 변동폭 조절부; 및 상기 제1전압과 상기 제2전압의 전위레벨을 비교하기 위한 전압비교부를 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.
전술한 본 발명은 초기 코드 보정(initial code calibration : ICC) 동작을 수행할 때, 코드 변화에 따라 그 크기가 선형(linear)하게 변화하는 커패시터를 사용하여 미스 매치(mismatch)를 보정함으로써 미스 매치(mismatch) 크기와 상관없이 균일한 코드보정범위를 보장해주는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예에는 본 발명의 개시가 완전하도록 하면 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 위상 검출 회로(Phase Detector Circuit)를 도시한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 위상 검출 회로는, 제1가중치 코드(PCODE<0:2>)에 대응하는 검출 가중치가 적용된 제1클록(CLOCK)와 제2가중치 코드(NOCDE<0:2>)에 대응하는 검출 가중치가 적용된 제2클록(CLOCKb)의 위상차이를 검출하기 위한 위상검출부(300, 310, 320, 330, 340, 360)와, 위상검출부(300, 310, 320, 330, 340, 360)의 출력신호(UP/DOWN_CON, VALID_STB)에 응답하여 제1가중치 코드(PCODE<0:2>) 및 제2가중치 코드(NCODE<0:2>)의 값을 각각 변동시키기 위한 코드변동부(380)을 구비한다.
여기서, 위상검출부(300, 310, 320, 330, 340, 360)는 두 가지 구성을 가질 수 있는데, 첫 번째 구성은, 제1클록(CLOCK)의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압(OUTb)을 출력하되, 제1가중치 코드(PCODE<0:2>)에 따라 출력단(OUT_ND1)에 접속된 커패시터(312, 314, 316)의 커패시턴스 값을 변화함으로써 제1전압(OUTb)의 전위레벨 변동폭을 조절하는 제1전압 출력부(300, 310)과, 제2클록(CLOCKb)의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압(OUT)을 출력하되, 제2가중치 코드(NCODE<0:2>)에 따라 출력단(OUT_ND2)에 접속된 커패시터(332, 334, 336)의 커패시턴스 값을 변화함으로써 제2전압(OUT)의 전위레벨 변동폭을 조절하는 제2전압 출력부(320, 330), 및 제1전압(OUTb)과 제2전압(OUT)의 전위레벨을 비교하기 위한 전압비교부(360)을 구비한다. 또한, 스트로브 신호(STROBE)에 응답하여 제1전압 출력부(300, 310) 및 제2전압 출력부(320, 330)의 동작을 제어하기 위한 동작제어부(340)를 더 구비한다.
그리고, 위상검출부(300, 310, 320, 330, 340, 360)의 두 번째 구성은, 제1클록(CLOCK)의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압(OUTb)을 생성하여 제1출력단(OUT_ND1)을 통해 출력하고, 제2클록(CLOCKb)의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압(OUT)을 생성하여 제2출력단(OUT_ND2)을 통해 출력하기 위한 전압생성부(300, 320)와, 제1가중치 코드(PCODE<0:2>)에 따라 제1출력단(OUT_ND1)과 접속이 각각 온/오프 제어되는 다수의 커패시터(312, 314, 316)를 구비함으로써 제1전압(OUTb)의 전위레벨 변동폭을 조절하기 위한 제1전위레벨 변동 폭 조절부(310)와, 제2가중치 코드(NCODE<0:2>)에 따라 제2출력단(OUT_ND2)과 접속이 각각 온/오프 제어되는 다수의 커패시터(332, 334, 336)를 구비함으로써 제2전압(OUT)의 전위레벨 변동폭을 조절하기 위한 제2전위레벨 변동폭 조절부(330), 및 제1전압(OUTb)과 제2전압(OUT)의 전위레벨을 비교하기 위한 전압비교부(360)를 구비한다. 또한, 스트로브 신호(STROBE)에 응답하여 전압생성부(300, 320)의 동작을 제어하기 위한 동작제어부(340)를 더 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 소자의 위상 검출 회로의 동작을 설명하면 다음과 같다.
먼저, 제1전압 출력부(300, 310)와 제2전압 출력부(320, 330)의 동작은 각각 스트로브 신호(STROBE)에 따라 '충전동작구간'과 '방전동작구간'으로 나뉠 수 있다.
즉, 스트로브 신호(STROBE)가 로직'로우'(Low)로 비 활성화된 상태에서는 제1전압 출력부(300, 310)의 출력단(OUT_ND1) 및 제2전압 출력부(320, 330)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 온(TURN_ON)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)가 턴 오프(TURN OFF)되므로, 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨은 상승한다. 즉, 제1전압 출력부(300, 310)와 제2전압 출력부(320, 330)에서 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨을 상승시키는 동작을 수행하므로 '충전동작구간'이다.
이러한 '충전동작구간'에서는, 제1전압 출력부(300, 310)의 출력단(OUT_ND1) 및 제2전압 출력부(320, 330)의 출력단(OUT_ND2)이 전원전압(VDD)단과 직접적으로 접속되지만, 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 제1 로드 커패시터(LOAD_CAP1) 및 제1가중치 코드(PCODE<0:2>)에 대응하여 커패시턴스 값이 변동하는 커패시터(312, 314, 316)가 접속되고, 제2전압 출력부(320, 330)의 출력단(OUT_ND2)에 제2 로드 커패시터(LOAD_CAP2) 및 제2가중치 코드(NCODE<0:2>)에 대응하여 커패시턴스 값이 변동하는 커패시터(332, 334, 336)가 접속되므로, 제1전압(OUTb)은 제1가중치 코드(PCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 상승하고 제2전압(OUT)의 전위레벨은 제2가중치 코드(NCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 상승한다.
이때, 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 변동하더라도 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 상승하는 것에는 아무런 영향을 끼치지 못하므로 제1전압 출력부(300, 310)와 제2전압 출력부(320, 330)의 '충전동작구간'에서는 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 어떻든 간에 상관없이 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 예정된 전위레벨만큼 상승한다.
그리고, 스트로브 신호(STROBE)가 로직'하이'(High)로 활성화된 상태에서는 제1전압 출력부(300, 310)의 출력단(OUT_ND1) 및 제2전압 출력부(320, 330)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 오프(TURN OFF)되고 직접적으로 전원을 방전 하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)가 턴 온(TURN_ON)되므로, 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨은 하강한다. 즉, 제1전압 출력부(300, 310)와 제2전압 출력부(320, 330)에서 제1전압(OUTb) 및 제2전압(OUT)의 전위레벨을 하강시키는 동작을 수행하므로 '방전동작구간'이다.
이러한 '방전동작구간'에서는, 제1전압 출력부(300, 310)의 출력단(OUT_ND1) 및 제2전압 출력부(320, 330)의 출력단(OUT_ND2)이 접지전압(VSS)단과 직접적으로 접속되지만, 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 제1 로드 커패시터(LOAD_CAP1) 및 제1가중치 코드(PCODE<0:2>)에 대응하여 커패시턴스 값이 변동하는 커패시터(312, 314, 316)가 접속되고, 제2전압 출력부(320, 330)의 출력단(OUT_ND2)에 제2 로드 커패시터(LOAD_CAP2) 및 제2가중치 코드(NCODE<0:2>)에 대응하여 커패시턴스 값이 변동하는 커패시터(332, 334, 336)가 접속되므로, 제1전압(OUTb)은 제1가중치 코드(PCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강하고 제2전압(OUT)의 전위레벨은 제2가중치 코드(NCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강한다.
이때, 제1클록(CLOCK) 및 제2클록(CLOCKb)의 논리레벨이 변동하는 것에 따라 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 하강하는 타이밍이 달라진다.
구체적으로, 제1클록(CLOCK)이 로직'하이'(High)로 활성화된 상태이면 제1전압 출력부(300, 310)에서 출력되는 제1전압(OUTb)의 전위레벨을 제1가중치 코드(PCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강시키고, 제1클록(CLOCK)이 로직'로우'(Low)로 비 활성화된 상태이면 제1전압 출력부(300, 310)에서 출력되는 제1전압(OUTb)의 전위레벨을 하강시키지 않는다.
마찬가지로, 제2클록(CLOCKb)이 로직'하이'(High)로 활성화된 상태이면 제2전압 출력부(320, 330)에서 출력되는 제2전압(OUT)의 전위레벨을 제2가중치 코드(NCODE<0:2>)에 대응하여 변화하는 전위레벨 변동폭으로 완만하게 하강시키고, 제2클록(CLOCKb)이 로직'로우'(Low)로 비 활성화된 상태이면 제2전압 출력부(320, 330)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키지 않는다.
이렇게, 스트로브 신호(STROBE)의 논리레벨이 로직'로우'(Low)로 비 활성화된 구간에서는 제1전압(OUTb)의 전위레벨 및 제2전압(OUT)의 전위레벨이 동일한 레벨만큼 완만하게 상승하지만, 스트로브 신호(STROBE)의 논리레벨이 로직'하이'(High)로 활성화된 구간에서는 제1전압(OUTb)의 전위레벨은 제1클록(CLOCK)의 활성화구간에 대응하는 만큼 완만하게 하강하고 제2전압(OUT)의 전위레벨이 제2클록(CLOCKb)의 활성화구간에 대응하는 만큼 완만하게 하강하므로 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨이 각각 서로 다른 전위레벨만큼씩 하강한다.
이때, 동작제어부(340)에서 스트로브 신호(STROBE)의 논리레벨을 로직'로우'(Low)로 비 활성화된 구간이 로직'하이'(High)로 활성화된 구간보다 더 길도록 제어하여 예정된 주기로 반복시켜주면, 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간이 긴 클록에 대응하는 전압의 전위레벨이 더 많이 하강할 것이므로 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간이 긴 클록이 어떤 클록인지 알 수 있다. 즉, 제1클록(CLOCK)의 위상과 제2클록(CLOCKb)의 위상을 비교하는 것이 가능해 진다.
또한, 제1전압 출력부(300, 310)와 제2전압 출력부(320, 330)는 크로스-커플링 형태로 구성되어 있으므로, 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제1클록(CLOCK)과 제2클록(CLOCKb) 중 활성화구간 차이로 인한 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 그리 크지 않지만, 제1전압(OUTb)와 제2전압(OUT)의 전위레벨 차이가 예정된 레벨차이보다 커지게 되면 급격하게 증폭되어 각각 전원전압(VDD)의 전위레벨 또는 접지전압(VSS)과 전위레벨에 도달하게 된다.
즉, 제1클록(CLOCK)의 활성화구간이 제2클록(CLOCKb)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제2전압(OUT)의 전위레벨이 제1전압(OUTb)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제1전압(OUTb)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제2전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
마찬가지로, 제2클록(CLOCKb)의 활성화구간이 제1클록(CLOCK)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제2전압(OUT)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제1전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
그리고, 전압비교부(360)는, 제1전압(OUTb)과 제2전압(OUT)을 입력받아 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 클 경우 로직'하이'(High) 로 활성화된 비교신호(UP/DOWN_CON)를 출력하고, 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 작을 경우 로직'로우'(Low)로 비 활성화된 비교신호(UP/DOWN_CON)를 출력한다.
동시에, 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨의 차이가 예정된 레벨차이보다 작은 레벨차이를 갖는 경우 로직'로우'(Low)로 비 활성화된 유효신호(VALID_STB)를 출력하고, 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨의 차이가 예정된 레벨차이보다 큰 레벨차이를 갖는 경우 로직'하이'(High)로 활성화된 유효신호(VALID_STB)를 출력한다.
참고로, 유효신호(VALID_STB)는 위상검출회로의 동작결과, 즉, 전압비교부(360)에서 출력되는 비교신호(UP/DOWN_CON)의 논리레벨이 유효한 것인지 아니면 유효하지 않을 것인지를 알려주기 위한 신호이다.
즉, 제1전압 출력부(300, 310)와 제2전압 출력부(320, 330)의 동작이 진행중이라서 실제 제1클록(CLOCK)의 듀티비와 제2클록(CLOCKb)의 듀티비가 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨에 반영되지 못하였을 때는 유효신호(VALID_STB)가 로직'로우'(Low)로 비 활성화됨으로써 위상검출회로의 동작결과가 유효하지 않다는 것을 알려주고, 제1전압 출력부(300, 310)와 제2전압 출력부(320, 330)의 동작이 충분히 진행되어서 실제 제1클록(CLOCK)의 듀티비와 제2클록(CLOCKb)의 듀티비가 제1전압(OUTb)의 전위레벨과 제2전압(OUT)의 전위레벨에 충분히 반영되었을 때에는 유효신호(VALID_STB)가 로직'하이'(High)로 활성화됨으로써 위상검출회로의 동작결과가 유효하다는 것을 알려준다.
그리고, 코드변동부(380)는, 위상검출회로에서 초기 코드 보정(Initial Code Calibration : ICC)동작을 수행할 때에 전압비교부(360)에서 출력되는 비교신호(UP/DOWN_CON) 및 유효신호(VALID_STB)에 응답하여 제1가중치 코드(PCODE<0:2>)의 값을 변화시킴으로써 제1전압 출력부(300, 310)에서 출력되는 제1전압(OUTb)의 전위레벨 변동폭을 변화시키는 동작 및 제2가중치 코드(NCODE<0:2>)의 값을 변화시킴으로써 제2전압 출력부(320, 330)에서 출력되는 제2전압(OUT)의 전위레벨 변동폭을 변화시키는 동작을 수행한다.
여기서, 초기 코드 보정(ICC) 동작이라 함은, 전술했던 반도체 소자의 이상적인 위상검출회로에서 발생하는 문제점을 해결하기 위해 도입된 동작으로서 다음과 같은 동작을 의미한다.
먼저, 본 발명의 실시예에 따른 반도체 소자의 위상검출회로에서 초기 코드 보정(ICC) 동작이 이루어지기 위해서는 도 3에 도시된 바와 같이 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에는 제1가중치 코드(PCODE<0:2>)의 값에 대응하여 커패시턴스 값이 변동하는 커패시터(312, 314, 316)가 접속되어 있어야 하고, 제2전압 출력부(320, 330)의 출력단(OUT_ND2)에는 제2가중치 코드(NCODE<0:2>)의 갑에 대응하여 커패시턴스 값이 변동하는 커패시터(332, 334, 336)가 접속되어 있어야 한다.
이러한 상태에서, 제1전압 출력부(300, 310)으로 입력되는 제1클록(CLOCK)와 제2전압 출력부(320, 330)으로 입력되는 제2클록(CLOCKb)이 서로 동기되도록 한다. 즉, 동일한 클록을 제1클록(CLOCK)으로도 입력하고 제2클록(CLOCKb)로도 입력한다.
이렇게, 서로 같은 위상을 갖는 두 개의 클록을 위상검출회로로 입력시키고 위상검출회로가 이상적으로 동작한다면, 위상 검출 동작을 연속적으로 반복하더라도 항상 제1전압(OUTb)과 제2전압(OUT)의 전위레벨이 동일해야 한다. 즉, 비교신호(UP/DOWN_CON)의 논리레벨이 로직'로우'(Low)도 아니고 로직'하이'(High)도 아닌 상태가 되어야 한다.
물론, 위상검출회로가 이상적으로 동작하지 않는 다고해도 위상검출회로가 정상적으로 동작한다면, 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 클 수가 없으므로, 위상 검출 동작이 연속적으로 반복되는 것에 대응하여 전압비교부(360)에서 출력되는 비교신호(UP/DOWN_CON)는 노이즈(noise)의 영향을 받아 로직'로우'(Low)와 로직'하이'(High)가 번갈아 가면서 되어야 한다.
하지만, 실제 반도체 공정을 통해 생산한 위상검출회로는, 제1전압 출력부(300, 310)를 구성하는 CMOS 트랜지스터들과 제2전압 출력부(320, 330)를 구성하는 CMOS 트랜지스터들이 완전하게 대칭될 수 없으므로, 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 크게 발생하여 각각 전원전압(VDD) 또는 접지전압(VSS)으로 증폭될 것이다. 즉, 위상 검출 동작을 연속적으로 반복하더라도 비교신호(UP/DOWN_CON)의 논리레벨이 로직'로우'(Low) 또는 로직'하이'(High)로 고정될 것이다.
이렇게, 위상 검출 동작을 연속적으로 반복하였을 때 로직'로우'(Low) 또는 로직'하이'(High)로 고정되는 비교신호(UP/DOWN_CON)에 대응하여 코드 변동부(380)에서는 제1전압 출력부(300, 310)를 구성하는 CMOS 트랜지스터들과 제2전압 출력 부(320, 330)를 구성하는 CMOS 트랜지스터들이 대칭되지 않았다고 판단하고 제1가중치 코드(PCODE<0:2>) 또는 제2가중치 코드(NCODE<0:2>)의 값을 변동함으로써 제1전압(OUTb) 또는 제2전압(OUT)의 전위레벨 변동폭을 조절하는 동작을 수행한다.
예컨대, 위상 검출 동작을 연속적으로 반복하여도 비교신호(UP/DOWN_CON)가 로직'로우'(Low)로 비 활성화되어있으면, 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 작다는 것을 의미하므로 제1전압(OUTb)의 전위레벨 변동폭을 작게하거나 제2전압(OUTb)의 전위레벨 변동폭을 크게하여 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨이 예정된 범위 이내의 차이를 보일 수 있도록 한다.
마찬가지로, 위상 검출 동작을 연속적으로 반복하여도 비교신호(UP/DOWN_CON)가 로직'하이'(High)로 활성화되어 입력되면, 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨보다 크다는 것을 의미하므로 제1전압(OUTb)의 전위레벨 변동폭을 크게하거나 제2전압(OUTb)의 전위레벨 변동폭을 작게하여 제1전압(OUTb)의 전위레벨이 제2전압(OUT)의 전위레벨이 예정된 범위 이내의 차이를 보일 수 있도록 한다.
즉, 위상 검출 동작이 연속적으로 반복되는 것에 대응하여 비교신호(UP/DOWN_CON)가 노이즈(noise)의 영향을 받아 로직'로우'(Low)와 로직'하이'(High)가 번갈아 가면서 되도록 한다.
전술한 바와 같은 동작을 통해 본발명의 실시예에 따른 반도체 소자의 위상검출회로는 제1가중치 코드(PCODE<0:2>)의 값을 변화시킴으로써 제1전압 출력 부(300, 310)에서 출력되는 제1전압(OUTb)의 전위레벨 변동폭이 변화될 수 있고, 제2가중치 코드(NCODE<0:2>)의 값을 변화시킴으로써 제2전압 출력부(320, 330)에서 출력되는 제2전압(OUT)의 전위레벨 변동폭이 변화될 수 있으므로, 반도체 소자의 이상적인 위상검출회로에서와 같이 제1전압 출력부(300, 310)를 구성하는 CMOS 트랜지스터들과 제2전압 출력부(320, 330)를 구성하는 CMOS 트랜지스터들이 완전하게 대칭되지 않아도 상관없다.
지금까지 설명했던 본발명의 실시예에 따른 반도체 소자의 위상검출회로는 제1전압(OUTb)의 전위레벨 변동폭을 변화시키기 위해서 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 접속되어 있는 커패시터(312, 314, 316)의 커패시턴스 값을 변화시킴으로써 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 실리는 전하(charge)의 양을 변화시키는 방법을 사용한다.
이때, 커패시터(312, 314, 316)는 예정된 커패시턴스 값을 갖는 다수의 PMOS 형 커패시터(SP_C1, SP_C2, SP_C3, SP_C4, SP_C5, SP_C6, SP_C7) 및 각각의 PMOS 형 커패시터(SP_C1, SP_C2, SP_C3, SP_C4, SP_C5, SP_C6, SP_C7)가 제1전압 출력부(300, 310)의 출력단(OUT_ND1)과 접속되는 것을 제어하기 위한 NMOS 형 스위치(SWP1, SWP2, SWP3, SWP4, SWP5, SWP6, SWP7)로 이루어져 있으며, 각각의 PMOS 형 커패시터(SP_C1, SP_C2, SP_C3, SP_C4, SP_C5, SP_C6, SP_C7) 및 제1로드 커패시터(LOAD_CAP1)는 제1전압 출력부(300, 310)의 출력단(OUT_ND1)을 기준으로 병렬로 접속되어있다.
또한, 각각의 PMOS 형 커패시터(SP_C1, SP_C2, SP_C3, SP_C4, SP_C5, SP_C6, SP_C7) 및 제1로드 커패시터(LOAD_CAP1)가 모두 같은 커패시턴스 값을 갖는다고 하였을 때, 제1가중치 코드의 제0신호(PCODE<0>)에 응답해서 제1 PMOS 형 커패시터(SP_C1)가 온/오프 제어되고, 제1가중치 코드의 제1신호(PCODE<1>)에 응답해서 제2 및 제3 PMOS 형 커패시터(SP_C2, SP_C3)가 온/오프 제어되며, 제1가중치 코드의 제2신호(PCODE<2>)에 응답해서 제4 내지 제7 PMOS 형 커패시터(SP_C4, SP_C5, SP_C6, SP_C7)가 온/오프 제어되므로, 제1전압 출력부(300, 310)의 출력단(OUT_ND1)의 병렬로 접속된 전체 커패시터의 커패시턴스 값은 <수학식 3>과 같이 나타낼 수 있다.
Figure 112008025351165-PAT00017
참고로, <수학식 3>에서 'CLOAD_CAP1'은 제1로드 커패시터(LOAD_CAP1)에 대응하는 커패시턴스 값이고, 'CSP'는 커패시터(312, 314, 316)에 포함된 각각의 PMOS 형 커패시터(SP_C1, SP_C2, SP_C3, SP_C4, SP_C5, SP_C6, SP_C7)의 커패시턴스 값이며 둘은 서로 같은 값이므로 이후에는 'CNM'로 통일하여 표시하도록 하겠다.
그리고, 제1가중치 코드(PCODE<0:2>) 변화에 따라 변화하는 제1전압 출력 부(300, 310)의 출력단(OUT_ND1)에 접속된 커패시터(312, 314, 316)의 커패시턴스 값인 'COUT_ND1' 및 커패시턴스 값의 변화량 '△CNM' 은 <표 2>과 같이 나타낼 수 있다.
PCODE<2> PCODE<1> PCODE<0> COUT _ ND1 △CNM
0 0 0 CNM -
0 0 1 2CNM CNM
0 1 0 3CNM CNM
0 1 1 4CNM CNM
1 0 0 5CNM CNM
1 0 1 6CNM CNM
1 1 0 7CNM CNM
1 1 1 8CNM CNM
이때, 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 실리는 전하(charge)량은 <수학식 4>와 같이 나타낼 수 있다.
Figure 112008025351165-PAT00018
<수학식 4>에서 'ROUT_ND1'은 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 저항으로서 인식될 수 있는 싱킹 NMOS 트랜지스터(CR_N1)와 입력 NMOS 트랜지스터(IN_N1) 및 스트로브 NMOS 트랜지스터(ST_N)의 저항값이고, 'IOUT_ND1'는 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 흐르는 전류의 크기이다.
이 두 가지 값은 변하지 않는 값이므로 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 실리는 전하(charge)량은, 제1가중치 코드(PCODE<0:2>) 변화에 따라 변화하는 커패시터(312, 314, 316)의 커패시턴스 값 변화량 '△CNM'에 의해 그 값이 변화할 수 있는 제1전압 출력부(300, 310)의 출력단(OUT_ND1)의 전체 커패시터의 커패시턴스 값인 '△COUT_ND1'에 의해 그 양이 달라질 수 있다.
이때, <표 2>에서 알 수 있듯이 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 접속되어 있는 커패시터(312, 314, 316)의 커패시턴스 값 변화량 '△CNM'은 제1가중치 코드(PCODE<0:2>) 변화에 따라 항상 일정한 간격으로 변화한다.
따라서, 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 실리는 전하(charge)량은 제1가중치 코드(PCODE<0:2>) 변화에 따라 일정한 변화량을 갖는다.
즉, 제1전압 출력부(300, 310)의 출력단(OUT_ND1)에 실리는 전하(charge)량은 제1가중치 코드(PCODE<0:2>) 변화에 따라 선형적(linear)으로 변화한다.
이는, 제1전압(OUTb)의 전위레벨 변동폭이 제1가중치 코드(PCODE<0:2>) 변화에 따라 선형적(linear)으로 항상 일정한 폭으로 변화한다는 것을 의미하며, 이러 한 사항은 제2전압 출력부(320, 330)의 출력단(OUT_ND2)에 실리는 전하(charge)량에도 그대로 적용되므로, 제2전압(OUT)의 전위레벨 변동폭 또한 제2가중치 코드(NCODE<0:2>) 변화에 따라 선형적(linear)으로 항상 일정한 폭으로 변화한다는 것을 의미한다.
따라서, 본발명의 실시예에 따른 위상검출회로는 초기 코드 보정(ICC) 동작에서 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 상대적으로 작은 경우인 '작은 미스 매치(mismatch)'에서와 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이가 상대적으로 큰 경우인 '큰 미스 매치(mismatch)'에서 일정한 변화폭으로 제1전압(OUTb)의 전위레벨 변동폭 및 제2전압(OUT)의 전위레벨 변동폭을 변화시킬 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하게 되면, 초기 코드 보정(initial code calibration : ICC) 동작을 수행할 때, 코드 변화에 따라 그 크기가 선형(linear)으로 변화하는 커패시터를 사용하여 제1전압(OUTb)과 제2전압(OUT)의 전위레벨 차이인 '미스 매치(mismatch)'를 보정함으로써 상대적으로 큰 '미스 매치(mismatch)'이든 상대적으로 작은 '미스 매치(mismatch)'이든 상관없이 코드의 변동에 따라 균일한 보정범위를 보장해줄 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 본원 발명의 실시예에서는, 검출 가중치를 조절하기 위한 코드의 개수가 6개(PCODE<0:2>, NCODE<0:2>)로 한정되어 사용되었으나, 이는 설명의 편의를 위한 것으로 실제로는 더 많거나 더 적은 개수의 코드가 사용되는 경우도 본 발명의 범주에 포함된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 반도체 소자의 이상적인 위상검출회로(Phase Detector Circuit)를 도시한 회로도.
도 2는 종래기술에 따른 반도체 소자의 위상검출회로(Phase Detector Circuit)를 도시한 회로도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 위상 검출 회로(Phase Detector Circuit)를 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명
100, 200, 210, 300, 310 : 제1전압 출력부
120, 220, 230, 320, 330 : 제2전압 출력부
100, 120, 200, 220, 300, 320 : 전압생성부
210, 310 : 제1전위레벨 변동폭 조절부
230, 330 : 제2전위레벨 변동폭 조절부
140, 240, 340 : 동작제어부 160, 260, 360 : 전압비교부
280, 380 : 코드변동부

Claims (18)

  1. 제1가중치 코드에 대응하는 검출 가중치가 적용된 제1클록와 제2가중치 코드에 대응하는 검출 가중치가 적용된 제2클록의 위상차이를 검출하기 위한 위상검출수단; 및
    상기 위상검출수단의 출력신호에 응답하여 상기 제1 및 제2가중치 코드의 값을 각각 변동시키기 위한 코드변동수단을 구비하되,
    상기 위상검출수단은,
    상기 제1클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압을 출력하되, 상기 제1가중치 코드에 따라 출력단에 접속된 커패시터의 커패시턴스 값을 변화함으로써 상기 제1전압의 전위레벨 변동폭을 조절하는 제1전압 출력부;
    상기 제2클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압을 출력하되, 상기 제2가중치 코드에 따라 출력단에 접속된 커패시터의 커패시턴스 값을 변화함으로써 상기 제2전압의 전위레벨 변동폭을 조절하는 제2전압 출력부; 및
    상기 제1전압과 상기 제2전압의 전위레벨을 비교하기 위한 전압비교부를 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1전압 출력부와 상기 제2전압 출력부는 크로스-커플링 형태로 접속된 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1전압과 상기 제2전압의 전위레벨 차이가 예정된 레벨차이보다 커지는 경우, 상기 제1전압이 전원전압 또는 접지전압으로 상기 제2전압이 접지전압 또는 전원전압으로 각각 증폭되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1전압 출력부는,
    스트로브 신호에 응답하여 결정된 충전동작구간 중에서 상기 제1클록의 논리레벨과 상관없이 상기 제1가중치 코드에 대응하는 전위레벨 변동폭으로 상기 제1전압의 전위레벨을 상승시키는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1전압 출력부는,
    스트로브 신호에 응답하여 결정된 방전동작구간 중에서 상기 제1클록의 활성화구간동안 상기 제1가중치 코드에 대응하는 전위레벨 변동폭으로 상기 제1전압의 전위레벨을 하강시키는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1전압 출력부는,
    스트로브 신호에 응답하여 결정된 방전동작구간 중에서 상기 제1클록의 비 활성화구간동안 상기 제1전압의 전위레벨을 하강시키지 않는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제2전압 출력부는,
    스트로브 신호에 응답하여 결정된 충전동작구간 중에서 상기 제2클록의 논리레벨과 상관없이 상기 제2가중치 코드에 대응하는 전위레벨 변동폭으로 상기 제2전압의 전위레벨을 상승시키는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제2전압 출력부는,
    스트로브 신호에 응답하여 결정된 방전동작구간 중에서 상기 제2클록의 활성 화구간동안 상기 제2가중치 코드에 대응하는 전위레벨 변동폭으로 상기 제2전압의 전위레벨을 하강시키는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제2전압 출력부는,
    스트로브 신호에 응답하여 결정된 방전동작구간 중에서 상기 제2클록의 비활성화구간동안 상기 제2전압의 전위레벨을 하강시키지 않는 것을 특징으로 하는 반도체 소자.
  10. 제1가중치 코드에 대응하는 검출 가중치가 적용된 제1클록와 제2가중치 코드에 대응하는 검출 가중치가 적용된 제2클록의 위상차이를 검출하기 위한 위상검출수단; 및
    상기 위상검출수단의 출력신호에 응답하여 상기 제1 및 제2가중치 코드의 값을 각각 변동시키기 위한 코드변동수단을 구비하되,
    상기 위상검출수단은,
    상기 제1클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압을 생성하여 제1출력단을 통해 출력하고, 상기 제2클록의 듀티비에 대응하여 그 전위레벨 이 변동하는 제2전압을 생성하여 제2출력단을 통해 출력하기 위한 전압생성부;
    상기 제1가중치 코드에 따라 상기 제1출력단과 접속이 각각 온/오프 제어되는 다수의 커패시터를 구비함으로써 상기 제1전압의 전위레벨 변동폭을 조절하기 위한 제1전위레벨 변동폭 조절부;
    상기 제2가중치 코드에 따라 상기 제2출력단과 접속이 각각 온/오프 제어되는 다수의 커패시터를 구비함으로써 상기 제2전압의 전위레벨 변동폭을 조절하기 위한 제2전위레벨 변동폭 조절부; 및
    상기 제1전압과 상기 제2전압의 전위레벨을 비교하기 위한 전압비교부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 전압생성부는
    스트로브 신호에 응답하여 결정된 충전구간 중에서 상기 제1클록의 논리레벨과 상관없이 제1전위레벨 변동폭으로 상기 제1전압의 전위레벨을 상승시키는 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 전압생성부는
    스트로브 신호에 응답하여 결정된 방전구간 중에서 상기 제1클록의 활성화구간동안 제1전위레벨 변동폭으로 상기 제1전압의 전위레벨을 하강시키는 것을 특징으로 하는 반도체 소자.
  13. 제10항에 있어서,
    상기 전압생성부는
    스트로브 신호에 응답하여 결정된 방전구간 중에서 상기 제1클록의 비활성화구간동안 상기 제1전압의 전위레벨을 하강시키지 않는 것을 특징으로 하는 반도체 소자.
  14. 상기 제11항 또는 제13항 중 어느 하나의 항에 있어서,
    상기 제1전위레벨 변동폭 조절부는,
    다수의 커패시터 중 상기 제1출력단과 접속된 커패시터의 개수가 많을수록 상기 제1전위레벨 변동폭이 상대적으로 작아지고, 상기 제1출력단과 접속된 커패시터의 개수가 적을수록 상기 제1전위레벨 변동폭이 상대적으로 커지는 것을 특징으로 하는 반도체 소자.
  15. 제10항에 있어서,
    상기 전압생성부는
    스트로브 신호에 응답하여 결정된 충전구간 중에서 상기 제2클록의 논리레벨과 상관없이 제2전위레벨 변동폭으로 상기 제2전압의 전위레벨을 상승시키는 것을 특징으로 하는 반도체 소자.
  16. 제10항에 있어서,
    상기 전압생성부는
    스트로브 신호에 응답하여 결정된 방전구간 중에서 상기 제2클록의 활성화구간동안 제2전위레벨 변동폭으로 상기 제2전압의 전위레벨을 하강시키는 것을 특징으로 하는 반도체 소자.
  17. 제10항에 있어서,
    상기 전압생성부는
    스트로브 신호에 응답하여 결정된 방전구간 중에서 상기 제2클록의 비활성화구간동안 상기 제2전압의 전위레벨을 하강시키지 않는 것을 특징으로 하는 반도체 소자.
  18. 상기 제15항 또는 제17항 중 어느 하나의 항에 있어서,
    상기 제2전위레벨 변동폭 조절부는,
    다수의 커패시터 중 상기 제2출력단과 접속된 커패시터의 개수가 많을수록 상기 제2전위레벨 변동폭이 상대적으로 작아지고, 상기 제2출력단과 접속된 커패시터의 개수가 적을수록 상기 제2전위레벨 변동폭이 상대적으로 커지는 것을 특징으로 하는 반도체 소자.
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