KR100674993B1

KR100674993B1 - 차동데이터 수신기

Info

Publication number: KR100674993B1
Application number: KR1020050084016A
Authority: KR
Inventors: 박문숙; 김규현
Original assignee: 삼성전자주식회사
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2007-01-29
Also published as: CN1983440B; CN1983440A; US20070058454A1; US7417902B2

Abstract

차동데이터의 오프셋전압을 감소시키는 차동데이터 오프셋 조절부를 구비하는 차동데이터 수신기를 개시한다. 상기 차동데이터 수신기는, 차동데이터 수신부 및 오프셋 조절부를 구비한다. 상기 차동데이터 수신부는, 제1데이터, 제2데이터 및 적어도 하나의 오프셋조절전압을 이용하여 기입데이터를 생성한다. 상기 오프셋 조절부는, 모드선택신호에 응답하여, 상기 기입데이터 및 기준전압을 이용하여, 상기 제1데이터, 상기 제2데이터 사이의 오프셋전압을 검출하고, 검출된 상기 오프셋전압에 대응되는 상기 적어도 하나의 오프셋조절전압을 생성한다.

Description

차동데이터 수신기{Differential Data Receiver}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 차동데이터를 이용하여 데이터를 송수신하는 시스템 사이의 관계를 나타내는 블록 다이어그램이다.

도 2는 도 1에 도시된 차동 드라이버(111) 및 차동수신회로(121)의 구체적인 회로도의 일 예이다.

도 3a는 정상적인 차동데이터(DQ, DQN)를 나타낸다.

도 3b는 도 3a에 도시된 정상적인 차동데이터를 이용하여 생성시킨 기입데이터(DATA)를 나타낸다.

도 3c는 차동데이터(DQ, DQN)에 오프셋 전압이 발생한 경우의 일 예이다.

도 3d는 도 3c에 도시된 오프셋 전압이 발생한 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)를 나타낸다.

도 3e는, 차동데이터(DQ, DQN)에 오프셋 전압이 발생한 다른 일 예이다.

도 3f는 도 3e에 도시된 오프셋 전압이 발생한 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)를 나타낸다.

도 4는 본 발명에 따른 차동데이터 수신기(430)의 제1실시예이다.

도 5는 도 4에 도시 된 오프셋 검출회로(460)의 구체적인 회로도이다.

도 6a는 도 5에 도시된 제1저장블록(467)의 구체적인 블록 다이어그램이다.

도 6b는 도 5에 도시된 제2저장블록(468)의 구체적인 블록 다이어그램이다.

도 7은 도 4에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)의 구체적인 제1회로도이다.

도 8은 도 4에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)의 구체적인 제2회로도이다.

도 9는 도 4에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)의 구체적인 제3회로도이다.

도 10은 도 4에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)의 구체적인 제4회로도이다.

도 11은 본 발명에 따른 차동데이터 수신기의 제2실시예이다.

도 12는 도 11에 도시된 오프셋 조절회로(1111) 및 차동데이터 수신부(1120)의 구체적인 제1회로도이다.

도 13은 도 11에 도시된 오프셋 조절회로(1111) 및 차동데이터 수신부(1120)의 구체적인 제2회로도이다.

도 14는 본 발명에 따른 차동데이터 수신기의 제3실시예이다.

도 15는 도 14에 도시된 차동데이터 수신기의 구체적인 회로도이다.

도 16은 도 15에 도시된 저역통과필터의 제1실시예이다.

도 17은 도 15에 도시된 저역통과필터의 제2실시예이다.

도 18은 본 발명에 따른 차동데이터 수신기의 제4실시예이다.

도 19는 도 18에 도시된 차동데이터 수신부(1810)의 구체적인 회로도이다.

도 20은 도 18에 도시된 오프셋 조절회로(1821)의 구체적인 회로도이다.

도 21은 도 18에 도시된 오프셋 검출회로(1822)의 구체적인 회로도이다.

본 발명은 차동데이터를 송수신하는 회로에 관한 것으로서, 특히, 수신된 차동데이터 사이의 DC 전압 차인 오프셋전압(Offset Voltage)을 감소시키는 회로에 관한 것이다.

임의의 스테이지(Stage)로부터 다른 스테이지로, 임의의 시스템으로부터 다른 시스템으로 또는 임의의 반도체 칩으로부터 다른 반도체 칩으로 데이터를 전송할 때, 크기(Amplitude)는 동일하고 위상(Phase)이 서로 반대인 2개의 데이터를 전송하는데, 이들 2개의 데이터를 차동데이터(Differential Data, DQ, DQN)라 하며 분리된 두 개의 신호라인을 통하여 각각 전송한다.

차동데이터(DQ, DQN)의 DC 전압준위의 차를 오프셋전압(Offset Voltage)이라고 하고 이하에서 설명한다. 정상적인 차동데이터(DQ, DQN)의 DC 전압준위는 동일하기 때문에 오프셋전압은 0(Zero)이 되지만, 차동데이터(DQ, DQN)의 DC 전압준위가 서로 달라지게 되면 오프셋전압은 소정의 값을 가지게 된다. 시스템의 설계자는 오프셋전압이 0(Zero)이 되도록 설계한다.

도 1을 참조하면, 제1시스템(110)에서 제2시스템(120)으로 차동데이터(DQ, DQN)를 전송한다. 제1시스템(110)의 차별 드라이버(111, Differential Driver)는 소정의 입력데이터(D, DN)를 이용하여 크기는 동일하고 위상이 서로 반대되는 차동데이터(DQ, DQN)를 생성시킨다. 제2시스템(120)을 구성하는 차동수신회로(121, Differential Receiving Circuit)는 전송된 차동데이터(DQ, DQN)를 이용하여 기입데이터(DATA)를 생성시킨다. 도면에는 도시되지 않았지만, 기입데이터(DATA)는 제2시스템(120)의 메모리 장치(미도시)에 기입된다. 차동수신회로(121)는 일반적인 차동증폭기(Differential Amplifier)로 구현될 수 있다.

도 2는 도 1에 도시된 차동드라이버(111) 및 차동수신회로(121)의 구체적인 회로도의 일 예이다.

도 2를 참조하면, 차동드라이버(111)는 차동증폭기의 입력 스테이지를 이용하며, 수신된 2개의 입력데이터(D, DN)에 응답하여 차동데이터(DQ, DQN)를 생성시킨다. 차동수신회로(121)에서는 차동증폭기(D-OPAMP)의 양 입력단자(+,-)에 입력된 차동데이터(DQ, DQN)를 이용하여 기입데이터(DATA)를 생성시킨다. 상기 차동드라이버(111)를 구성하는 차동증폭기의 입력 스테이지 및 상기 차동증폭기(D-OPAMP)의 동작은 일반적으로 알려져 있으므로 설명은 생략한다.

도 2에서는, 차동데이터(DQ, DQN)가 각각 전달되는 경로를 제1경로(Path1) 및 제2경로(Path2)로 표시하였다. 제1시스템(110)에서 생성되는 차동데이터(DQ, DQN)가 제2시스템(120)의 비교기(COM)까지 전달되는 2개의 경로(Path1, Path2)는, 그 전기적 특성에 있어서 서로 완전하게 일치하도록 만드는 것이 바람직하지만 이를 실제로 구현하는 것은 상당히 어렵다. 왜냐하면, 차동데이터(DQ, DQN)가 전달되는 신호라인의 레이아웃(Layout)을 완벽하게 일치시킬 수 없는데, 예를 들면, 신호라인의 라우팅(Routing)이 서로 동일하지 않게 되기 때문이다. 또한, 제조되는 과정에서 신호라인들의 두께 및 각 신호라인들의 상하와 좌우에 배치된 소자 또는 다른 신호라인들에 의한 간섭효과가 서로 다르기 때문이다. 제1경로(Path1)와 제2경로(Path2)는 도 2에서는 동일하게 도시되어 있지만, 상기와 같은 이유로, 이들 신호라인들을 통하여 전달된 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)에 왜곡이 발생하게 되는데, 이러한 현상은 채널 사이의 불일치(Channel Mismatch)에 의해 발생한다.

차동증폭기의 입력스테이지(111)를 구성하는 소자들의 설계 시에 예상했던 전기적 특성과 실제 제조되었을 때의 전기적 특성이 완벽하게 일치하지 않게 되어, 차동데이터(DQ, DQN)가 크기가 같지 않은 경우 또는/및 위상도 정반대가 되지 않는 경우가 발생한다. 이러한 현상은 온 칩 미스매치(On-Chip-Mismatch)에 의하여 발생하며, 온 칩 미스매치는 설계 당시의 소자들의 형태와 제조된 소자들의 형태가 서로 다르게 되거나 주입된 불순물의 농도가 모든 소자들에 동일하지 않기 때문에 발생하게 된다.

도 3a는 정상적인 차동데이터(DQ, DQN)를 나타낸다.

도 3a를 참조하면, 정상적인 차동데이터(DQ, DQN)는, 제1데이터(DQ) 및 제2 데이터(DQN)의 크기 및 DC 전압준위는 동일하고 위상은 서로 반대되기 때문에, 서로 중첩시켰을 때 일정한 아이패턴(Eye Pattern)을 생성시킨다. 연속되는 각 아이패턴은 그 폭(W)과 높이(H)가 동일하다. 점선으로 표시된 제1데이터(DQ) 및 제2데이터(DQN)의 DC 전압(VDC)은 동일한 전압준위를 가지기 때문에 하나의 점선이 된다. 따라서 정상적인 차동데이터(DQ, DQN)의 오프셋전압은 0(Zero)이 된다.

도3b는 도 3a에 도시된 정상적인 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)를 나타낸다.

도 3b를 참조하면, 기입데이터(DATA)의 듀티 사이클은 차동데이터(DQ, DQN)가 생성시키는 아이패턴의 폭(W)과 동일함을 알 수 있다. 따라서, 기입데이터(DATA)의 듀티 사이클이 50:50을 유지하게 됨으로써 기입데이터가 메모리에 정상적으로 기입될 수 있다.

도 3c를 참조하면, 차동데이터(DQ, DQN)에 오프셋 전압이 발생하여 제1데이터(DQ)의 스윙 폭(V1)이 제2데이터(DQN)의 스윙 폭(V2)에 비하여 작다. 이러한 현상은, 차동데이터(DQ, DQN)를 출력하는 차동드라이버(111)의 출력부하의 미스매치 때문이거나 차동데이터(DQ, DQN)가 전송되는 경로의 기생성분(Parasitic component)의 차이에 의하여 발생하며, 이는 차동데이터(DQ, DQN)의 크기가 서로 다르게 나타나는 현상을 초래한다.

또한, 차동데이터(DQ, DQN)에 오프셋 전압이 발생하여 제1데이터(DQ)의 DC 전압준위(VDC1)와 제2데이터(DQN)의 DC 전압준위(VDC2)가 서로 다르다. 따라서, 오 프셋전압이 0(Zero)이 아니라 일정한 값(VDC1-VDC2)을 가진다. 이러한 제1데이터(DQ) 및 제2데이터(DQN)의 미스매치는, 아이패턴이 도 3a에 도시된 것과 다르다는 점에서 시각적으로 분명하게 알 수 있다. 특히, 첫 번째 아이패턴의 폭(W1) 및 높이(H1)와 두 번째 아이패턴의 폭(W2) 및 높이(H2)가 서로 다르다.

도 3d를 참조하면, 연속된 2개의 아이패턴의 폭(W1, W2)이 동일하지 않기 때문에, 상기 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)의 듀티 사이클도 이에 따라 동일하지 않게 된다.

도 3e를 참조하면, 제1데이터(DQ) 및 제2데이터(DQN)의 스윙 폭(V3, V4)은 동일하지만, 이들의 DC 전압준위(VDC3, VDC4)가 이동하여 오프셋전압이 0(Zero)이 되지 않게 된다. 또한 2가지 종류의 아이패턴이 생성되는데, 이들의 폭(W3, W4) 및 높이(H3, H4)도 서로 다르다.

도 3f를 참조하면, 연속된 2개의 아이패턴의 폭(W3, W4)이 동일하지 않기 때문에, 상기 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)의 듀티 사이클도 이에 따라 동일하지 않게 됨을 알 수 있다.

상술한 바와 같이, 정상적인 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입 데이터(DATA)의 로우 구간 및 하이 구간의 비가 50%:50%로 동일하지만, 전압분배 및/또는 오프셋 전압이 발생한 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)의 로우 구간 및 하이 구간의 비가 50%:50%가 되지 않는다. 특히 차동데이터(DQ, DQN)의 주파수(Frequency)가 높을 경우에는 아이패턴이 왜곡되는 현상이 더욱 더 크게 나타난다.

상술한 바와 같이 기입데이터의 듀티 싸이클이 일정하지 않으면, 비정상적인 데이터(Invalid Data)가 메모리에 기입되는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는, 차동데이터의 오프셋전압을 최소로 감소시키는 오프셋 조절부를 구비하는 차동데이터 수신기를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 차동데이터 수신기의 제1실시예는, 차동데이터 수신부 및 오프셋 조절부를 구비한다. 상기 차동데이터 수신부는, 제1데이터, 제2데이터 및 적어도 하나의 오프셋조절전압을 이용하여 기입데이터를 생성한다. 상기 오프셋 조절부는, 모드선택신호에 응답하여, 상기 기입데이터 및 기준전압을 이용하여, 상기 제1데이터, 상기 제2데이터 사이의 오프셋전압을 검출하고, 검출된 상기 오프셋전압에 대응되는 상기 적어도 하나의 오프셋조절전압을 생성한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 차동데이터 수신기의 제2실시예는, 차동데이터 수신부 및 오프셋 조절부를 구비한다. 상기 오프셋 조 절부는, 모드선택신호에 응답하여, 제1데이터, 제2데이터 및 기입데이터를 수신하고, 상기 제1데이터, 상기 제2데이터 사이의 오프셋전압을 검출하고, 검출된 상기 오프셋전압에 대응되는 상기 적어도 하나의 오프셋조절전압을 출력한다. 상기 차동데이터 수신부는, 상기 적어도 하나의 오프셋 조절전압에 응답하여 상기 기입데이터를 출력한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 차동데이터 수신기의 제3실시예는, 차동데이터 수신부 및 오프셋 조절부를 구비한다. 상기 오프셋 조절부는, 모드선택신호에 따라, 제1데이터 및 제2데이터 사이의 오프셋전압을 검출하고 검출된 오프셋전압에 대응되는 상기 적어도 하나의 오프셋조절전압을 출력한다. 상기 차동데이터 수신부는, 적어도 하나의 상기 오프셋조절전압에 응답하여 기입데이터를 출력한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 차동데이터 수신기의 제4실시예는, 차동데이터 수신부 및 오프셋 조절부를 구비한다. 상기 차동데이터 수신부는, 제1데이터 및 제2데이터를 이용하여 기입데이터를 출력하며, 2개의 내부신호를 더 출력한다. 상기 오프셋조절부는, 모드선택신호에 응답하여, 상기 내부신호의 전압준위를 이용하여 상기 제1데이터 및 상기 제2데이터 사이의 오프셋전압을 검출하고 검출된 오프셋전압에 대응하여 상기 내부신호의 전압준위를 조절한다.

상술한 4가지의 실시예에 있어서, 상기 제1데이터 및 상기 제2데이터는 스윙 전압은 동일하지만 위상이 서로 반대되며, 상기 오프셋전압은, 상기 제1데이터의 DC 전압준위와 상기 제2데이터의 DC 전압준위의 차이이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4를 참조하면, 제1반도체 칩(410)에서 제2반도체 칩(420)으로 차동데이터(DQ, DQN)를 송신한다. 도 4에는 차동데이터 수신기(430)가 제2반도체 칩(420)에만 설치되어 있는 것 같이 도시되어 있지만, 이는 설명을 위하여 제1반도체 칩(410)이 차동데이터(DQ, DQN)를 송신하고 제2반도체 칩(420)이 상기 차동데이터(DQ, DQN)를 수신하는 것을 가정하였기 때문이고, 실제로는 제1반도체 칩(410)에도 차동데이터 수신기(430)가 설치된다.

모드선택신호(M/S)에 응답하여 동작하는 제1반도체 칩(410)의 멀티플렉서(411)에서는 정상데이터(Normal Data)와 테스트용 데이터("0101")를 선택하여 출력한다. 멀티플렉서(411)는, 모드선택신호(M/S)가 정상모드를 지시할 때에는 정상데이터(Normal Data)를 선택하고, 오프셋 보상모드를 지시할 때에는 테스트용 데이터("0101")를 선택하여 출력한다. 차별 구동장치(412)는 멀티플렉서(411)에서 출력되는 데이터를 이용하여 차동데이터(DQ, DQN)를 생성하여 출력한다.

제2반도체 칩(420)은 차동데이터(DQ, DQN)를 이용하여 실제로 전송하고자 했던 기입데이터(DATA)를 생성시킨다. 여기서 데이터(DATA)는, 정상데이터(Normal Data) 또는 테스트용 데이터("0101") 중 하나의 신호가 된다.

본 발명에 따른 차동데이터 수신기(430)는, 차동데이터 수신부(440) 및 오프셋 조절부(450)를 구비한다.

차동데이터 수신부(440)는, 차동데이터(DQ, DQN)에 대응되는 기입데이터(DATA)를 생성시키며, 이 때 오프셋조절전압(VO1, VO2)이 기입데이터(DATA)의 전압 준위 및 위상을 결정하는데 반영된다.

오프셋 조절부(450)는 오프셋 검출회로(460) 및 오프셋 조절회로(470)를 구비한다.

오프셋검출회로(460)는, 모드선택신호(M/S)가 오프셋 보상모드일 때에는 수신한 기입데이터(DATA)의 듀티 사이클에 대응되는 2개의 오프셋검출전압(Voff+, Voff-)을 생성하고, 정상모드일 때는 생성된 오프셋검출전압(Voff+, Voff-)의 전압준위를 그대로 유지한다. 오프셋검출전압(Voff+, Voff-)을 생성시키는데는 기준전압(Vref)도 사용된다.

오프셋 조절회로(470)는, 2개의 오프셋검출전압(Voff+, Voff-)을 수신하여 오프셋 조절전압(VO1, VO2)을 생성한다.

이하에서 본 발명에 따른 차동데이터 수신기(430)의 동작 특성을 요약한다.

첫 째, 차동데이터 수신부(440)에서는 차동데이터(DQ, DQN)를 이용하여 기입데이터(DATA)를 생성시킨다.

둘 째, 오프셋검출회로(460)에서는 상기 기입데이터(DATA)의 듀티 사이클을 분석하여, 듀티 사이클에 대응되는 오프셋검출전압(Voff+, Voff-)을 생성시킨다.

세 째, 오프셋 조절회로(470)에서는 오프셋검출전압(Voff+, Voff-)을 이용하여 오프셋 조절전압(VO1, VO2)을 생성시킨다.

네 째, 차동데이터 수신부(440)에서는, 차동데이터(DQ, DQN)를 이용하여 기입데이터(DATA)를 생성시킬 때, 오프셋 조절전압(VO1, VO2)을 반영하여 오프셋을 최소로 감소시킨 기입데이터(DATA)를 생성시킨다.

도 3c 내지 도 3f에 도시된 바와 같이 기입데이터(DATA)의 듀티 사이클이 아이패턴의 폭(W1, W2, W3, W4)과 연관성이 있고, 아이패턴의 폭(W1, W2, W3, W4)은 차동데이터(DQ, DQN)의 오프셋 전압과 연관성이 있기 때문에, 기입데이터(DATA)의 듀티 사이클을 측정하여 차동데이터(DQ, DQN)의 오프셋전압을 검출하는 것이 이론적으로 가능하다.

도 5를 참조하면, 오프셋 검출회로(460)는 오프셋 검출블록(461) 및 오프셋 저장블록(466)을 구비한다.

오프셋 검출블록(461)은, 기준전압(Vref)과 기입데이터(DATA)를 비교하여 기입데이터(DATA)의 듀티 사이클(Duty Cycle)을 측정하고, 측정된 듀티 사이클에 대응되는 제1검출전압(Voff1) 및 제2검출전압(Voff2)을 출력한다. 여기서 기준전압(Vref)은, 기입데이터(DATA)가 스윙하는 전압의 중간 값을 가지는 것이 바람직하다. 오프셋 저장블록(466)은, 모드선택신호(M/S)에 응답하여 제1검출전압(Voff1) 및 제2검출전압(Voff2)을 내부에 저장하고, 제1오프셋 검출전압(Voff+) 및 제2오프셋 검출전압(Voff-)으로 출력한다.

오프셋 검출블록(461)은, 제1차동증폭기(462), 전하 펌프회로(463), 반전회로(464)를 구비한다.

제1차동증폭기(462)는, 모드선택신호(M/S)에 응답하여, 제1입력단자(+)에 인가된 기준전압 및 제2입력단자(-)에 입력된 기입데이터(DATA)를 비교한 신호(OUT)를 출력한다. 제1차동증폭기(462)는 모드선택신호(M/S)가 오프셋 보상모드일 때에는 정상적으로 동작하지만, 정상모드일 때는 내부의 소자에 전류가 흐르지 않는 아이들(Idle) 상태가 된다.

전하 펌프회로(463)는, 제1전류원(CS1), 제2전류원(CS2), P형 모스트랜지스터(MP) 및 N형 모스트랜지스터(MN)를 구비한다. 제1전류원(CS1)은, 일 단자가 제1전원(VDD)에 연결된다. P형 모스트랜지스터(MP)는, 소스 단자가 제1전류원(CS1)의 다른 일 단자에 연결되고 드레인 단자가 제1검출전압(Voff1)을 출력하며 게이트 단자에 제1비교기(462)의 출력신호(OUT)가 인가된다. N형 모스트랜지스터(MN)는, 드레인 단자가 제1검출전압(Voff1)을 출력하며 게이트 단자에 제1비교기(462)의 출력신호(OUT)가 인가된다. 제2전류원(CS2)은, 일 단자가 N형 모스트랜지스터(MN)의 소스 단자에 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다.

반전회로(464)는, 제1검출전압(Voff1)의 위상을 반전시킨 제2검출전압(Voff2)을 출력하며, 제1저항(R1), 제2저항(R2) 및 비교기(465)를 구비한다. 제1저항(R1)은, 일 단자에 제1검출전압(Voff1)이 인가된다. 제2저항(R2)은, 일 단자가 제1저항(R1)의 다른 일 단자 및 비교기(465)의 제1입력단자(-)에 공통으로 연결되며, 다른 일 단자가 비교기(465)의 출력단자에 연결된다. 비교기(465)는, 모드선택신호(M/S)에 응답하여 동작하며, 제2입력단자(+)에 기준전압(Vref)이 인가되며 출력단자를 통해 제2검출전압(Voff2)을 출력한다. 반전회로(464)는, 제1저항(R1) 및 제2저항(R2)의 저항 값을 동일하게 하면, 제1검출전압(Voff1)과 전압준위는 동일하고 위상이 서로 반대되는 제2검출전압(Voff2)을 생성시킬 수 있다.

오프셋 저장블록(466)은, 제1저장회로(467) 및 제2저장회로(468)를 구비한다. 제1저장회로(467)는 모드선택신호(M/S)에 응답하여 제1검출전압(Voff1)을 저장하고 제1오프셋검출전압(Voff+)을 출력한다. 제2저장회로(468)는 모드선택신호(M/S)에 응답하여 제2검출전압(Voff2)을 저장하고 제2오프셋검출전압(Voff-)을 출력한다.

도 6a를 참조하면, 제1저장블록(467)은, 아날로그 신호인 제1검출전압(Voff1)을 디지털 신호로 변환시키는 ADC블록(467-1), ADC블록(467-1)으로부터 출력되는 디지털 신호를 저장하는 레지스터(467-2), 레지스터(467-2)에 저장된 디지털 신호에 대응되는 아날로그 신호를 출력하는 DAC블록(467-3) 및 모드선택신호(M/S)에 응답하여 제1검출전압(Voff1)과 DAC블록(467-3)의 출력전압 중에서 하나를 선택하는 제1스위치(SW1)를 구비한다. 제1스위치(SW1)는 모드선택신호(M/S)가 오프셋보상모드일 때는 제1검출전압(Voff1)을 선택하고 정상모드일 때는 DAC블록(467-3)의 출력전압을 선택하여 제1오프셋검출전압(Voff+)을 출력한다.

ADC블록(467-1)은, 모드선택신호(M/S)가 오프셋보상모드일 때는 제1검출전압(Voff1)에 응답하여 정상적으로 동작하지만, 모드선택신호(M/S)가 정상모드일 때는 동작하지 않도록 구성되어 정상모드 일 때의 소비전력을 감소시키도록 한다. 레지스터(467-2)는, 모드선택신호(M/S)가 오프셋보상모드일 때는 ADC블록(467-1)의 출력신호에 대하여 정상적으로 동작하지만, 모드선택신호(M/S)가 정상모드일 때는 ADC블록(467-1)의 출력신호를 더 이상 수신하지 않는다.

도 6b는 도 6a와 입력신호가 제2검출전압(Voff2)이고 출력신호가 제2오프셋검출전압(Voff-)인 것만 다르고 나머지는 동일하므로 설명은 생략한다.

이하에서 도 5에 도시된 오프셋 검출블록(461) 및 오프셋 저장블록(466)의 동작에 대하여 설명한다.

제1데이터(DQ) 및 제2데이터(DQN)의 DC 전압준위가 동일하여 오프셋 전압이 0(Zero)인 경우, 차동데이터(DQ, DQN)를 이용하여 생성시킨 기입데이터(DATA)의 DC 전압이 기준전압(Vref)과 동일하게 된다. 여기서 기준전압(Vref)은 0볼트(Zero Volts)인 오프셋 전압에 대응되는 소정의 전압 값으로 미리 설정되어 있다고 가정한다. 이 경우, 제1차동증폭기(462)의 출력전압(OUT)에 의하여 동작하는 전하펌프(463)로부터 출력되는 제1검출전압(Voff1) 및 제2검출전압(Voff2)은 기준전압(Vref)과 동일한 DC 값을 가지게 된다.

제1데이터(DQ)의 DC 전압준위가 제2데이터(DQN)의 DC 전압에 비하여 높아진 경우, 오프셋전압이 0(Zero)이 아니고 양(Positive)의 값을 가지게 된다. 오프셋 전압이 양의 값을 가지는 경우, 도 3c 및 도 3e를 참조하면, 기입데이터(DATA)의 논리 로우 구간(W1, W3)이 정상적인 경우에 비하여 감소한다.

기입데이터(DATA)의 논리 로우 구간이 짧아지는 경우(W1, W3), 제1차동증폭기(462)의 출력(OUT) 값인 논리 하이 상태가 짧아지게 된다. 즉, 출력(OUT)의 논리 로우 상태가 상대적으로 오래 유지됨으로 P형 모스 트랜지스터(MP)의 턴온 시간이 N형 모스 트랜지스터(MN)의 턴온 시간에 비하여 길게 된다. 따라서, 전하펌프(463)의 출력인 제1검출전압(Voff1)의 전압준위도 기준전압(Vref) 보다 높아지게 되어 제1검출전압(Voff1)에 대응되는 제1오프셋검출전압(Voff+)의 전압준위도 기준전압(Vref)보다 높은 값을 유지하게 된다. 또한, 제1검출전압(Voff1)과 크기는 같고 위상이 반대되는 제2검출전압(Voff2)의 전압준위는 기준전압(Vref) 낮아지게 되어 제2검출전압(Voff2)에 대응되는 제2오프셋검출전압(Voff-)의 전압준위도 낮은 값을 유지하게 된다.

따라서, 양의 오프셋전압을 보상한다는 개념은, 기준전압(Vref)보다 높은 제1오프셋검출전압(Voff+) 및 기준전압(Vref)보다 낮은 제2오프셋검출전압(Voff-)을 이용하여, 기입데이터(DATA)의 로우 구간(W1, W3)의 폭을 듀티가 50%가 되도록 조절하여 기입데이터의 논리 로우 구간 및 논리 하이 구간의 듀티가 50%가 되도록 제어하는 것을 의미한다. 또한 음의 오프셋전압에 대한 경우도, 양의 오프셋전압에 대한 설명을 통하여 쉽게 유추할 수 있으므로 설명은 생략한다.

차동데이터 수신부(440)는, 제1데이터(DQ) 및 제2데이터(DQN)에 응답하여 기입데이터(DATA)를 출력하며, 이를 위하여 P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2) 및 제1전류원(CS1)을 구비한다. P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자 및 게이트 단자가 서로 공통으로 연결된다. P형 제2모스트랜지스터(P2)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 기입데이터 단자(DATA)에 연결되며 게이트가 P형 제1모스트랜지스터(P1)의 게이트에 연결된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 P형 제1모스트랜지스터(P1)의 드레인 단자에 연결되고 게이트에 제1데이터(DQ)가 인가된다. N형 제2모스트랜지스터(N2)는, 드레인 단자가 기입데이터 단자(DATA)에 연결되며 게이트에 제2데이터(DQN)가 인가된다. 제1전류원(CS1)은, 일 단자가 N형 제1모스트랜지스터(N1) 및 N형 제2모스트랜지스터(N2)의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다.

오프셋 조절회로(470)는, 오프셋검출전압(Voff+, Voff-)에 응답하여 기입데이터(DATA)의 전압을 보상하며, 이를 위하여 N형 제3모스트랜지스터(N3), N형 제4모스트랜지스터(N4) 및 제2전류원(CS2)을 구비한다. N형 제3모스트랜지스터(N3)는, 드레인 단자가 P형 제1모스트랜지스터(P1)의 드레인 단자에 연결되고 게이트에 제1오프셋검출전압(Voff+)이 인가된다. N형 제4모스트랜지스터(N4)는, 드레인 단자가 기입데이터 단자(DATA)에 연결되고 게이트에 제2오프셋검출전압(Voff-)이 인가된다. 제2전류원(CS2)은, 일 단자가 N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜 지스터(N4소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다.

여기서, 제1오프셋조절전압(VO1)은 P형 제1모스트랜지스터(P1)의 드레인 단자 및 N형 제1모스트랜지스터(N1)의 드레인 단자에 공통으로 연결된 노드의 전압이 되고, 제2오프셋조절전압(VO2)은 기입데이터 출력단자(DATA)의 전압이 된다.

이하에서 도 7에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)의 동작을 설명한다.

제1데이터(DQ)의 DC 전압준위가 제2데이터(DQN)의 DC 전압준위에 비하여 높은 경우, 기입데이터(DATA)의 논리 로우 구간이 논리 하이 구간에 비하여 짧아지게 되고, 기입데이터(DATA)의 듀티 사이클에 대응하여 생성시킨 제1검출전압(Voff1) 또는 제1오프셋검출전압(Voff+)의 전압준위가 기준전압(Vref) 보다 점진적으로 소정의 시간 증가하게 되는 것은 앞에서 설명하였다. 제2오프셋검출전압(Voff-)은, 제1오프셋검출전압(Voff+)의 전압준위와 반대로, 기준전압(Vref) 보다 점진적으로 소정의 시간 감소하게 된다.

제1오프셋검출전압(Voff+)의 전압준위가 제2오프셋검출전압(Voff-)의 전압준위 보다 높은 전압을 유지하므로, N형 제3모스트랜지스터(N3)를 통하여 흐르는 전류가 N형 제4모스트랜지스터(N4)를 통하여 흐르는 전류보다 많게 된다. 이는 기입데이터(DATA)의 로우 레벨을 출력하는 DQN의 하이 레벨을 상승시키는 역할을 제1오프셋검출전압(Voff+)이 보조함으로서 최종적으로 기입데이터(DATA)의 논리 로우 구간이 증가되는 것이다. 결국 기입데이터(DATA)의 전압준위가 높은 상태를 유지하는 시간이 감소하게 된다.

이상의 설명을 요약하면, 본 발명에 따른 차동데이터 수신기는, 기입데이터(DATA)의 듀티 사이클이 50%가 되지 않는 경우, 어긋난 듀티 사이클에 대응되는 2개의 오프셋검출전압(Voff+, Voff-)을 이용하여 기입데이터(DATA)의 듀티 사이클을 50%가 되도록 조절한다.

도 8을 참조하면, 차동데이터 수신부(440)는, P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2), 제1전류원(CS1) 및 차동증폭기(D-OPAMP)를 구비한다.

P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 제1노드(N1)에 연결되며 게이트에 바이어스 전압(Vbias)이 인가된다. P형 제2모스트랜지스터(P2)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 제2노드(N2)에 연결되며 게이트에 바이어스 전압(Vbias)이 인가된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 제1노드(N1)에 연결되고 게이트에 제1데이터(DQ)가 인가된다. N형 제2모스트랜지스터(N2)는, 드레인 단자가 제2노드(N2)에 연결되고 게이트에 제2데이터(DQN)가 인가된다. 제1전류원(CS1)은, 일 단자가 N형 제1모스트랜지스터(N1) 및 N형 제2모스트랜지스터(N2)의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다. 차동증폭기(D-OPAMP)는, 일 입력단자(-)가 제1노드(N1)에 연결되고 다른 일 입력단자(+)가 제2노드(N2)에 연결되며 출력단자 로 기입데이터(DATA)를 출력한다.

오프셋 조절회로(470)는, N형 제3모스트랜지스터(N3), N형 제4모스트랜지스터(N4) 및 제2전류원(CS2)을 구비한다. N형 제3모스트랜지스터(N3)는, 드레인 단자가 제2노드(N2)에 연결되고 게이트에 제1오프셋검출전압(Voff+)이 인가된다. N형 제4모스트랜지스터(N4)는, 드레인 단자가 제1노드(N1)에 연결되고 게이트에 제2오프셋검출전압(Voff-)이 인가된다. 제2전류원(CS2)은, 일 단자가 N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜지스터(N4)의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다.

도 8에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)는, 도 7에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)와 P형 제1모스트랜지스터(P1) 및 P형 제2모스트랜지스터(P2)의 연결구조 및 2개의 노드 전압(N1, N2)을 이용하여 기입데이터(DATA)를 생성시킨다는 점만 다르고 모두 동일하다. 제1오프셋검출전압(Voff+) 및 제2오프셋검출전압(Voff+)에 의하여 2개의 노드(N1, N2) 전압이 변하게 되는데, 상기 2개의 노드(N1, N2)에 강하되는 전압을 차동증폭기(D-OPAMP)의 2개의 입력단자에 입력하여 기입데이터(DATA)를 생성시킨다. 여기서, 제1오프셋조절전압(VO1)은 제1노드(N1)의 전압이 되고, 제2오프셋조절전압(VO2)은 제2노드(N2)의 전압이 된다.

차동증폭기(D-OPAMP)를 사용하지 않는 도 7과 비교할 때, 도 8의 차동데이터 수신부(440)의 기입데이터(DATA)의 전압준위는, 제2노드(N2)의 전압을 그대로 기입데이터(DATA)로 사용하는 것에 비해 구동능력이 향상되는 장점이 더 있다.

도 9를 참조하면, 차동데이터 수신부(440)는, P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2), 제1전류원(CS1) 및 제2전류원(CS2)을 구비한다. P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자 및 게이트 단자가 공통으로 연결된다. P형 제2모스트랜지스터(P2)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 기입데이터 노드(DATA)에 연결되며 게이트가 P형 제1모스트랜지스터(P1)의 게이트에 연결된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 P형 제1모스트랜지스터(P1)의 드레인 단자에 연결되고 게이트에 제1데이터(DQ)가 인가된다. N형 제2모스트랜지스터(N2)는, 드레인 단자가 기입데이터 단자(DATA)에 연결되고 게이트에 제2데이터(DQN)가 인가된다. 제1전류원(CS1)은, 일 단자가 N형 제1모스트랜지스터(N1)의 소스 단자에 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다. 제2전류원(CS2)은, 일 단자가 N형 제2모스트랜지스터(N2)의 소스 단자에 연결되고 다른 일 단자가 상기 제2전원(VSS)에 연결된다.

오프셋 조절회로(470)는, N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜지스터(N4)를 구비한다. N형 제3모스트랜지스터(N3)는, 드레인 단자가 제1전원(VDD)에 연결되고 소스 단자가 제1전류원(CS1) 및 N형 제1모스트랜지스터(N1)의 공통단자에 연결되며 게이트에 제1오프셋검출전압(Voff+)이 인가된다. N형 제4모스트랜지스터(N4)는, 드레인 단자가 제1전원(VDD)에 연결되고 소스 단자가 제2전류원(CS2) 및 N형 제2모스트랜지스터(N2)의 공통단자에 연결되며 게이트에 제2오프셋검출전압(Voff-)이 인가된다. 제1전류원(CS1) 및 제2전류원(CS2)은 동일한 전류구동능력을 가지는 것이 바람직하다.

여기서, 제1오프셋조절전압(VO1)은 N형 제2모스트랜지스터의 소스 단의 전압이 되고, 제2오프셋조절전압(VO2)은 N형 제1모스트랜지스터의 소스 단자의 전압이 된다.

이하에서 도 9에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)의 동작을 설명한다.

차동데이터 수신부(440) 및 오프셋 조절회로(470)는, 제1데이터(DQ) 및 제2데이터(DQN)의 DC 전압준위가 서로 같아 오프셋 전압이 0(Zero)인 경우, 차동데이터(DQ, DQN)의 전압 준위에 따라 기입데이터(DATA)를 생성시킨다.

제1데이터(DQ)의 DC 전압준위가 제2데이터(DQN)의 DC 전압준위에 비하여 높은 경우, 기입데이터(DATA)의 논리 로우 구간이 논리하이 구간에 비하여 짧아지게 되고, 기입데이터(DATA)의 듀티 싸이클에 대응하여 생성시킨 제1검출전압(Voff1) 도는 제1오프셋검출전압(Voff+)의 전압준위가 기준전압(Vref)보다 점진적으로 소정의 시간 동안 증가하게 된다. 또한 제2오프셋검출전압(Voff-)은 제오프셋검출전압(Voff+)의 전압준위와 반대로 기준전압(Vref)보다 낮은 레벨로 점진적으로 소정의 시간동안 감소하게 된다.

제1오프셋검출전압(Voff+)의 전압준위가 제2오프셋검출전압(Voff-)보다 높은 전압을 유지하므로, N형 제3모스트랜지스터(N3)를 통하여 흐르는 전류가 N형 제4모 스트랜지스터(N4)를 통하여 흐르는 전류에 비해 증가하게 된다. 따라서, N형 제1모스트랜지스터(N1)를 통하여 흐르는 전류(DQ가 하이 레벨인 경우)가 N형 제2모스트랜지스터(N2)를 통하여 흐르는 전류(DQN이 하이레벨인 경우)보다 상대적으로 감소하게 된다. 이는 P형 제1모스트랜지스터(P1)의 게이트 전압이 낮은 전압준위를 유지하는 시간을 감소시키게 되고, 결국, 기입데이터(DATA)의 하이레벨 상태를 유지하는 구간을 감소시키게 되어 듀티 사이클이 일정하게 조절된다.

도 10을 참조하면, 차동데이터 수신부(440)는, P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2), 제1전류원(CS1), 제2전류원(CS2) 및 차동증폭기(D-OPAMP)를 구비한다.

P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 제1노드(N1)에 연결되며 게이트에 바이어스 전원(Vbias)이 인가된다. P형 제2모스트랜지스터(P2)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 제2노드(N2)에 연결되며 게이트에 바이어스 전원(Vbias)이 인가된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 제1노드(N1)에 연결되고 게이트에 제1데이터(DQ)가 인가된다. N형 제2모스트랜지스터(N2)는, 드레인 단자가 제2노드(N2)에 연결되고 게이트에 제2데이터(DQN)가 인가된다. 제1전류원(CS1)은, 일 단자가 N형 제1모스트랜지스터(N1)의 소스 단자에 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다. 제2전류원(CS2)은, 일 단자가 N형 제2모스트랜지스터(N2)의 소스 단자에 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다. 차동증폭기(D-OPAMP)는, 일 입력단자(-)가 제1노드(N1)에 연결되고 다른 일 입력단자(+)가 제2노드(N2)에 연결되며 출력단자를 통해 기입데이터(DATA)를 출력한다.

오프셋 조절회로(470)는, N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜지스터(N4)를 구비한다. N형 제3모스트랜지스터(N3)는, 드레인 단자가 제1전원(VDD)에 연결되고 소스 단자가 제1전류원(CS1) 및 N형 제1모스트랜지스터(N1)의 공통단자에 연결되며 게이트에 제1오프셋검출전압(Voff+)이 인가된다. N형 제4모스트랜지스터(N4)는, 드레인 단자가 제1전원(VDD)에 연결되고 소스 단자가 제2전류원(CS2) 및 N형 제2모스트랜지스터(N2)의 공통단자에 연결되며 게이트에 제2오프셋검출전압(Voff-)이 인가된다.

도 9 및 도 10에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)들 사이의 관계는, 도 7 및 도 8에 도시된 차동데이터 수신부(440) 및 오프셋 조절회로(470)들 사이의 관계와 동일하므로 설명은 생략한다.

도 11을 참조하면, 상기 차동데이터 수신기(1100)는, 오프셋 조절부(1110) 및 차동데이터 수신부(1120)를 구비한다.

오프셋 조절부(1110)는, 오프셋조절회로(1111) 및 오프셋검출회로(1112)를 구비하며, 제1데이터(DQ), 제2데이터(DQN) 및 기입데이터(DATA)를 수신하고, 모드선택신호(M/S)에 응답하여 제1데이터(DQ), 제2데이터(DQN) 사이의 오프셋전압을 검출하고, 검출된 오프셋전압에 대응되는 2개의 오프셋조절전압(VO1, VO2)을 출력한다.

오프셋 검출회로(1112)는, 모드선택신호(M/S)에 응답하여, 기입데이터(DATA)를 수신하여 제1데이터(DQ) 및 제2데이터(DQN) 사이의 오프셋전압을 측정하고, 측정된 오프셋전압에 대응되는 제1오프셋검출전압(Voff+) 및 제2오프셋검출전압(Voff-)을 출력한다. 오프셋 조절회로(1111)는, 제1데이터(DQ), 제2데이터(DQN), 제1오프셋검출전압(Voff+) 및 제2오프셋검출전압(Voff-)을 수신하여 제1오프셋조절전압(VO1) 및 제2오프셋조절전압(VO2)을 출력한다.

차동데이터 수신부(1120)는, 2개의 오프셋조절전압(VO1, VO2)에 응답하여 기입데이터(DATA)를 출력한다.

도 12를 참조하면, 차동데이터 수신부(1120)는, 제1오프셋조절전압(VO1) 및 제2오프셋조절전압(VO2)에 응답하여 기입데이터(DATA)를 출력하며, P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2) 및 제1전류원(CS1)을 구비한다.

P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자 및 게이트 단자가 공통으로 연결된다. P형 제2모스트랜지스터(P2)는, 소스 단 자가 제1전원(VDD)에 연결되고 드레인 단자가 기입데이터 출력단자(DATA)에 연결되며 게이트가 P형 제1모스트랜지스터(P1)의 게이트에 연결된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 P형 제1모스트랜지스터(P1)의 드레인 단자에 연결되고 게이트에 제1오프셋조절전압(VO1)이 인가된다. N형 제2모스트랜지스터(N2)는, 드레인 단자가 기입데이터 출력단자(DATA)에 연결되고 게이트에 제2오프셋조절전압(VO2)이 인가된다. 제1전류원(CS1)은, 일 단자가 N형 제1모스트랜지스터(N1) 및 N형 제2모스트랜지스터(N2)의 소스 단자에 공통으로 연결되며 다른 일 단자가 제2전원(VSS)에 연결된다.

오프셋 조절회로(1111)는, 제1데이터(DQ), 제2데이터(DQN), 제1오프셋조절전압(Voff+) 및 제2오프셋조절전압(Voff-)에 응답하여 제1오프셋조절전압(VO1) 및 제2오프셋조절전압(VO2)을 출력하며, 제1조절회로(1111-1) 및 제1조절회로(1111-2)를 구비한다.

제1조절회로(1111-1)는, 제1데이터(DQ) 및 제2오프셋검출전압(Voff-)에 응답하여 제1오프셋조절전압(VO1)을 출력하며, 제1저항(R1), N형 제3모스트랜지스터(N3), N형 제4모스트랜지스터(N4) 및 제2전류원(CS2)을 구비한다.

제1저항(R1)은, 일 단이 제1전원(VDD)에 연결되고 다른 일 단이 제1오프셋조절전압(VO1)을 출력하는 제1출력노드(VO1)에 연결된다. N형 제3모스트랜지스터(N3)는, 드레인 단자가 제1전원(VDD)에 연결되고 게이트 단자에 제2오프셋검출전압(Voff-)이 인가된다. N형 제4모스트랜지스터(N4)는, 드레인 단자가 제1출력노드(VO1)에 연결되고 게이트 단자에 제1데이터(DQ)가 인가된다. 제2전류원(CS2)은, 일 단이 N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜지스터(N4)의 소스 단자에 공통으로 연결되며 다른 일 단이 제2전원(VSS)에 연결된다.

제2조절회로(1111-2)는, 제2데이터(DQN) 및 제1오프셋검출전압(Voff+)에 응답하여 제2오프셋조절전압(VO2)을 출력하며, 제2저항(R3), N형 제5모스트랜지스터(N5), N형 제6모스트랜지스터(N6) 및 제3전류원(CS3)을 구비한다.

제2저항(R2)은, 일 단이 제1전원(VDD)에 연결되고 다른 일 단이 제2오프셋조절전압(VO2)을 출력하는 제2출력노드(VO2)에 연결된다. N형 제5모스트랜지스터(N5)는, 드레인 단자가 제1전원(VDD)에 연결되고 게이트 단자에 제1오프셋검출전압(Voff+)이 인가된다. N형 제6모스트랜지스터(N6)는, 드레인 단자가 제2오프셋조절전압(VO2)에 연결되고 게이트 단자에 제2데이터(DQN)가 인가된다. 제3전류원(CS3)은, 일 단이 N형 제5모스트랜지스터(N5) 및 N형 제6모스트랜지스터(N6)의 소스 단자에 공통으로 연결되며 다른 일 단이 제2전원(VSS)에 연결된다.

제1오프셋검출전압(Voff+)의 전압준위가 제2오프셋검출전압(Voff-)보다 높은 전압을 유지하므로, N형 제6모스트랜지스터(N6)를 통하여 흐르는 전류가 N형 제3모스트랜지스터(N3)를 통하여 흐르는 전류에 비해 증가하게 된다. 따라서, N형 제4모스트랜지스터(N4)를 통하여 흐르는 전류(DQ가 하이 레벨인 경우)가 N형 제5모스트랜지스터(N5)를 통하여 흐르는 전류(DQN이 하이레벨인 경우)보다 상대적으로 더 많이 흐르게 된다.

따라서, DQ가 하이레벨일 때의 제1출력노드(VO1)의 전압이 DQN이 하이레벨일 때의 제2출력노드(VO2)의 전압에 비하여 낮게된다. 이는 P형 제1모스트랜지스터(P1)의 게이트 전압이 낮은 전압준위를 유지하는 시간을 감소시키게 되고, 결국, 기입데이터(DATA)의 하이레벨 상태를 유지하는 구간을 감소시키게 되어 듀티 사이클이 일정하게 조절된다.

도 13을 참조하면, 차동데이터 수신부(1120)는, 제1오프셋조절전압(VO1) 및 제2오프셋조절전압(VO2)에 응답하여 기입데이터(DATA)를 출력하며, P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2) 및 제1전류원(CS1)을 구비한다.

P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고 게이트 단자에 바이어스 전압(Vbias)이 인가된다. P형 제2모스트랜지스터(P2)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 기입데이터(DATA)를 출력하는 기입데이터 출력단자(DATA)에 연결되며 게이트에 바이어스 전압(Vbias)이 인가된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 P형 제1모스트랜지스터(P1)의 드레인 단자에 연결되고 게이트에 제1오프셋조절전압(VO1)이 인가된다. N형 제2모스트랜지스터(N2)는, 드레인 단자가 기입데이터 출력단자(DATA)에 연결되고 게이트에 제2오프셋조절전압(VO2)이 인가된다. 제1전류원(CS1)은, 일 단자가 N형 제1모스트랜지스터(N1) 및 N형 제2모스트랜지스터(N2)의 소스 단자에 공통으로 연결되며 다른 일 단자가 제2전원(VSS)에 연결된다.

오프셋 조절회로(1111)는, 제1데이터(DQ), 제2데이터(DQN), 제1오프셋검출전압(Voff+) 및 제2오프셋검출전압(Voff-)에 응답하여 제1오프셋조절전압(VO1) 및 제2오프셋조절전압(VO2)을 출력하며, 제1조절회로(1111-1) 및 제1조절회로(1111-2)를 구비한다.

도 12 및 도 13에 도시된 오프셋 조절회로(1111)와 차동데이터 수신부(1120)는 서로 동일하며, 다만 P형 제1모스트랜지스터(P1) 및 P형 제2모스트랜지스터(P2)의 연결구조가 다르지만, 그 차이가 차동데이터 수신부(1120) 사이의 전기적 특성을 크게 변화시킬 정도는 아니므로 설명을 생략한다.

도 14를 참조하면, 차동데이터 수신기(1400)는, 오프셋 조절부(1410) 및 차동데이터 수신부(1420)를 구비한다.

오프셋 조절부(1410)는, 모드선택신호(M/S)에 따라, 제1데이터(DQ) 및 제2데이터(DQN)의 오프셋전압을 검출하고 검출된 오프셋전압에 대응되는 오프셋조절전압(VO1, VO2)을 생성시킨다. 차동데이터 수신부(1420)는, 오프셋조절전압(VO1, VO2) 에 응답하여 기입데이터(DATA)를 출력한다. 오프셋 조절부(1410)가 기입데이터(DATA)를 이용하지 않고, 제1데이터(DQ) 및 제2데이터(DQN)를 직접 이용하여 오프셋전압을 검출한다는 점에서 도 4에 도시된 차동데이터 수신기와 구별된다.

도 15 참조하면, 차동데이터 수신기는, 오프셋 조절부(1410) 및 차동데이터 수신부(1420)를 구비한다.

오프셋 조절부(1410)는, 제1조절회로(1411) 및 제2조절회로(1413)를 구비한다.

제1조절회로(1411)는, 모드선택신호(M/S)에 응답하여 제2데이터(DQN)의 DC 전압준위의 변동에 따른 제1오프셋조절전압(VO1)을 출력하며, 제1저항(R1), 제1저역통과필터(1412), N형 제3모스트랜지스터(N3), N형 제4모스트랜지스터(N4) 및 제2전류원(CS2)을 구비한다. 제1저항(R1)은, 일 단이 제1전원(VDD)에 연결되고 다른 일 단이 제1오프셋조절전압(VO1)에 연결된다. 제1저역통과필터(Low Pass Filter, 1412)는, 모드선택신호(M/S)에 응답하여 제2데이터(DQN)의 고주파 신호는 제거하고 DC 전압만을 저장하고 출력한다. N형 제3모스트랜지스터(N3)는, 드레인 단자가 제1전원(VDD)에 연결되고 게이트에 제1저역통과필터(1412)의 출력전압이 인가된다. N형 제4모스트랜지스터(N4)는, 드레인 단자가 제1오프셋조절전압(VO1)에 연결되고 게이트에 제2데이터(DQN)가 인가된다. 제2전류원(CS2)은, 일 단이 N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜지스터(N4)의 소스 단자에 공통으로 연결되고 다른 일 단이 제2전원(VSS)에 연결된다.

제2조절회로(1413)는, 모드선택신호(M/S)에 응답하여 제1데이터(DQ)의 DC 전압준위의 변동에 따른 제2오프셋조절전압(VO2)을 출력하며, 제2저항(R2), 제2저역통과필터(1414), N형 제5모스트랜지스터(N5), N형 제6모스트랜지스터(N6) 및 제3전류원(CS3)을 구비한다. 제2저항(R2)은, 일 단이 제1전원(VDD)에 연결되고 다른 일 단이 제2오프셋조절전압(VO2)에 연결된다. 제2저역통과필터(1414)는, 모드선택신호(M/S)에 응답하여 제1데이터(DQ)에 포함된 고주파성분은 제거하고 DC 성분만을 저장하고 출력한다. N형 제5모스트랜지스터(N5)는, 드레인 단자가 제1전원(VDD)에 연결되고 게이트에 제2저역통과필터(1414)의 출력전압이 인가된다. N형 제6모스트랜지스터(N6)는, 드레인 단자가 제2오프셋조절전압(VO2)에 연결되고 게이트에 제1데이터(DQ)가 인가된다. 제3전류원(CS3)은, 일 단이 N형 제5모스트랜지스터(N5) 및 N형 제6모스트랜지스터(N6)의 소스 단자에 공통으로 연결되고 다른 일 단이 제2전원(VSS)에 연결된다.

데이터 수신장치(1420)는, P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2) 및 제1전류원(CS1)을 구비한다. P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자 및 게이트 단자가 공통으로 연결된다. P형 제2모스트랜지스터(P2)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 기입데이터 출력단자(DATA)에 연결되며 게이트가 P형 제1모스트랜지스터(P1)의 게이트에 연결된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 P형 제1모스트랜지스터(P1)의 드레인 단자에 연결되고 게이트에 제1오프셋조절전압(VO1)이 인가된다. N형 제2모스트랜지스 터(N2)는, 드레인 단자가 기입데이터 출력단자(DATA)에 연결되고 게이트에 제2오프셋조절전압(VO2)이 인가된다. 제1전류원(CS1)은, 일 단자가 N형 제1모스트랜지스터(N1) 및 N형 제2모스트랜지스터(N2)의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다.

도 15에 도시된 차동데이터 수신기의 경우, 제1데이터(DQ) 및 제2데이터(DQN)의 DC 전압준위의 차이인 오프셋 전압에 대응되는 제1오프셋조절전압(VO1) 및 제2오프셋조절전압(VO2)을 이용하여 기입데이터(DATA)의 듀티를 50%가 되게 한다. 이하에서는 양의 오프셋 전압에 대하여 설명하며, 양의 오프셋 전압은 제1데이터(DQ)의 DC 전압준위가 제2데이터(DQN)의 DC 전압준위에 비해 높은 것이다.

제1저역통과필터(1412)의 출력전압이 제1저역통과필터(1414)의 출력전압에 비하여 낮기 때문에, 제1오프셋조절전압(VO1)이 제2오프셋조절전압(VO2)에 비하여 낮다. 따라서, N형 제2모스트랜지스터(N2)의 구동능력이 N형 제1모스트랜지스터(N1)의 구동능력에 비하여 증가되어, 기입데이터(DATA)의 논리 로우 구간이 증가함과 동시에 논리 하이 구간이 감소하게 되어 듀티 사이클이 50%가 되게 한다.

도 16은 도 15에 도시된 저역통과필터의 제1실시예이다.

도 16을 참조하면, 저역통과필터(1412, 1414)는, 저항(R16), 커패시터(C16) 및 제1스위치(SW1)를 구비한다.

저항(R16)은, 일 단자가 제1데이터(DQ) 또는 제2데이터(DQN)를 수신한다. 커패시터(C16)는, 일 단자가 제2전원(VSS)에 연결되고 다른 일 단자가 출력단자(OUT)에 연결된다. 제1스위치(SW1)는, 저항(R16) 및 커패시터(C16)와 출력단자(OUT) 사 이에 배치되며, 모드선택신호(M/S)가 오프셋 보상모드를 지시할 경우에는 턴 온(ON) 되어 저항(R16)을 통하여 인가되는 제1데이터(DQ) 또는 제2데이터(DQN)에 포함된 고주파 성분을 제거하고 DC 전압준위 만을 저장하고 출력한다. 모드선택신호(M/S)가 정상모드를 지시할 경우에는 턴 오프(OFF) 되어 오프셋 보상모드 시에 커패시터(C16)에 저장된 DC 전압준위 만을 출력한다.

도 17은 도 15에 도시된 저역통과필터의 제2실시예이다.

도 17을 참조하면, 상기 저역통과필터는, 저항(R17), 커패시터(C17), ADC(1701), 레지스터(1702), DAC(1703) 및 제2스위치(SW2)를 구비한다.

저항(R17)은, 일 단자가 제1데이터(DQ) 또는 제2데이터(DQN)를 수신한다. 커패시터(C17)는, 일 단자가 제2전원(VSS)에 연결되고 다른 일 단자가 저항(R17)의 다른 일 단자에 연결된다. ADC(1701)은, 제1데이터(DQ) 또는 제2데이터(DQN)에 포함된 고주파 성분이 제거된 DC 전압을 디지털 데이터로 변환한다. 레지스터(1702)는, ADC(1701)에서 변환된 디지털 데이터를 저장하고 출력한다. DAC(1703)는, 레지스터(1702)에 저장된 디지털 데이터에 대응되는 DC 전압을 출력한다. 제2스위치(SW2)는, 모드선택신호(M/S)에 응답하여, DAC(1703)의 출력전압 또는 제1데이터(DQ)(또는 제2데이터(DQN))를 선택하여 출력(OUT)한다. 모드선택신호(M/S)가 오프셋 보상모드를 지시할 때에는, 제2스위치(SW2)는 제1데이터(DQ) 또는 제2데이터(DQN)를 선택하고, 정상모드를 지시할 때에는 DAC(1703)의 출력전압을 선택하여 출력한다.

도 17을 참조하면, 차동데이터 수신기(1800)는, 차동데이터 수신부(1810), 오프셋 조절부(1820)를 구비한다.

차동데이터 수신부(1810)는, 차동데이터(DQ, DQN)를 이용하여 기입데이터(DATA)를 출력하며, 내부에서 생성된 내부신호(INT1, INT2)를 더 출력한다. 오프셋 조절부(1820)는, 오프셋 검출회로(1821) 및 오프셋 조절회로(1822)를 구비한다. 오프셋 검출회로(1821)는, 모드선택신호(M/S)에 따라 동작하며, 내부신호(INT1, INT2)를 이용하여 오프셋검출전압(Voff+, Voff-)을 생성시켜 저장하고 출력한다. 오프셋 조절회로(1822)는, 오프셋검출전압(Voff+, Voff-)을 이용하여 내부신호(INT1, INT2)의 전압준위를 조절함으로써, 생성되는 기입데이터(DATA)의 정확성을 높여준다.

도 18에 도시된 차동데이터 수신기(1800)는, 차동데이터 수신부(1810)의 내부신호(INT1, INT2)를 이용하여 제1데이터(DQ) 및 제2데이터(DQN) 사이의 오프셋전압을 검출하도록 한다는 점에서, 이전에 설명한 차동데이터 수신기의 제1내지 제3실시예와 구별된다.

도 19를 참조하면, 차동데이터 수신부(1810)는, 입력단(1810-1) 및 증폭단(1810-2)을 구비한다.

입력단(1810-1)은, P형 제1모스트랜지스터(P1), P형 제2모스트랜지스터(P2), N형 제1모스트랜지스터(N1), N형 제2모스트랜지스터(N2), 및 제1전류원(CS1)을 구비한다. P형 제1모스트랜지스터(P1)는, 소스 단자가 제1전원(VDD)에 연결되고, 드 레인 단자 및 게이트 단자가 제1내부신호(INT1)에 연결된다. P형 제2모스트랜지스터(P2)는, 소스 단자가 제1전원(VDD)에 연결되고 드레인 단자가 제2내부신호(INT2)에 연결되며 게이트 단자에 제1내부신호(INT1)가 인가된다. N형 제1모스트랜지스터(N1)는, 드레인 단자가 제1내부신호(INT1)에 연결되고 게이트 단자에 제1데이터(DQ)가 인가된다. N형 제2모스트랜지스터(N2)는, 드레인 단자가 제2내부신호(INT2)에 연결되고 게이트 단자에 제2데이터(DQN)가 인가된다 제1전류원(CS1)은, 일 단자가 제2전원(VSS)에 연결되고, 다른 일 단자가 N형 제1모스트랜지스터(N1)의 소스 단자 및 N형 제2모스트랜지스터(N2)의 소스 단자에 공통으로 연결된다.

증폭단(1810-2)은, 일 단자(+)에 제1내부신호(INT1)가 인가되고 다른 일 단자(-)에 제2내부신호(INT2)가 인가되어 기입데이터(DATA)를 출력하는 연산증폭기(AMP)를 구비한다.

도 20을 참조하면, 오프셋 조절회로(1821)는 2개의 N형 모스트랜지스터(N3, N4) 및 제2전류원(CS2)을 구비한다.

N형 제3모스트랜지스터(N3)는 드레인 단자가 상기 제1내부신호(INT1)에 연결되고 게이트에 상기 제2오프셋검출전압(Voff-)이 인가된다. N형 제4모스트랜지스터(N4)는 드레인 단자가 상기 제2내부신호(INT2)에 연결되고 게이트에 상기 제1오프셋검출전압(Voff+)이 인가된다. 제2전류원(CS2)은 일 단자가 N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜지스터(N4)의 소스 단자에 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다.

도 21을 참조하면, 오프셋 검출회로(1822)는, 입력단(1822-1), 제1저역통과필터(1822-2) 및 제2저역통과필터(1822-3)를 구비한다.

입력단(1822-1)은, 제1저항(R19), 제2저항(R20), N형 제5모스트랜지스터(N5), N형 제6모스트랜지스터(N6) 및 제3전류원(CS3)을 구비한다. 제1저항(R19)은, 일 단자가 제1전원(VDD)에 연결되고 다른 일 단자가 제1오프셋검출전압(Voff+)에 연결된다. 제2저항(R20)은, 일 단자가 제1전원(VDD)에 연결되고 다른 일 단자가 제2오프셋검출전압(Voff-)에 연결된다. N형 제5모스트랜지스터(N5)는, 드레인 단자가 제1오프셋검출전압(Voff+)에 연결되고 게이트에 제1저역통과필터(1722-2)의 출력단자가 연결된다. N형 제6모스트랜지스터(N6)는, 드레인 단자가 제2오프셋검출전압(Voff-)에 연결되고 게이트에 제2저역통과필터(1722-3)의 출력단자가 연결된다. 제3전류원(CS3)은, 일 단자가 N형 제5모스트랜지스터(N5)의 소스 단자 및 N형 제6모스트랜지스터(N6)의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원(VSS)에 연결된다.

제1저역통과필터(1822-2)는, 모드선택신호(M/S)에 응답하여, 제1내부신호(INT1)에 포함된 고주파 신호를 제거하고 DC 전압준위 만을 저장하고 출력한다. 제2저역통과필터(1822-3)는, 모드선택신호(M/S)에 응답하여, 제2내부신호(INT2)에 포함된 고주파 신호를 제거하고 DC 전압준위 만을 저장하고 출력한다.

이하에서 도 18에 도시된 차동데이터 수신기의 동작을, 도 19 내지 도 21을 참조하여 설명한다. 도 19를 참조하면, 양의 오프셋 전압이 발생한 경우, 제1데이 터(DQ)의 DC 전압준위가 제2데이터(DQN)의 DC 전압준위에 비하여 높다. 따라서, 제1내부전압(INT1)의 DC 전압준위가 제2내부전압(INT2)의 DC 전압준위에 비하여 상대적으로 낮게 된다. 도 21을 참조하면, 제1내부전압(INT1)의 DC 전압준위 및 제2내부전압(INT2)의 DC 전압준위는, 제1오프셋검출전압(Voff+)의 DC 전압준위를 높게 하고 제2오프셋검출전압(Voff-)의 DC 전압준위를 낮게 한다. 도 20을 참조하면, 제1오프셋검출전압(Voff+)의 DC 전압준위 및 제2오프셋검출전압(Voff-)의 DC 전압준위는 각각 N형 제3모스트랜지스터(N3) 및 N형 제4모스트랜지스터(N4)의 게이트에 인가되어, 제1내부전압(INT1)의 DC 전압준위를 높게 하고 제2내부전압(INT2)의 DC 전압준위를 낮게 한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 차동데이터 수신기는 송신되는 차동데이터의 DC 전압준위의 변동에 의하여 발생하는 차동데이터의 왜곡을 방지할 수 있는 장점이 있다.

Claims

제1데이터, 제2데이터 및 적어도 하나의 오프셋조절전압을 이용하여 기입데이터를 생성하는 차동데이터 수신부; 및

모드선택신호에 응답하여, 상기 기입데이터 및 기준전압을 이용하여, 상기 제1데이터와 상기 제2데이터 사이의 오프셋전압을 검출하고, 검출된 상기 오프셋전압에 대응되는 상기 적어도 하나의 오프셋조절전압을 생성하는 오프셋 조절부를 구비하며,

상기 제1데이터 및 상기 제2데이터는 스윙 전압은 동일하지만 위상이 서로 반대되며, 상기 오프셋전압은, 상기 제1데이터의 DC 전압준위와 상기 제2데이터의 DC 전압준위의 차이 인 것을 특징으로 하는 차동데이터 수신기.
제1항에 있어서, 상기 오프셋 조절부는,

모드선택신호가 오프셋보상모드일 때에는 상기 오프셋조절전압을 검출하고, 정상모드일 때는 검출된 상기 오프셋조절전압을 그대로 유지하는 것을 특징으로 하는 차동데이터 수신기.
제2항에 있어서, 상기 오프셋 조절부는,

상기 기준전압을 이용하여 상기 기입데이터의 듀티 사이클을 측정하고, 측정된 듀티 사이클에 대응되는 제1검출전압 및 제2검출전압을 출력하는 오프셋 검출블 록; 및

모드선택신호에 응답하여 상기 제1검출전압 및 제2검출전압을 저장하고, 제1오프셋검출전압 및 제2오프셋검출전압을 출력하는 오프셋 저장블록을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제3항에 있어서, 상기 오프셋 검출블록은,

상기 모드선택신호에 응답하여, 제1입력단자에 인가된 상기 기준전압 및 제2입력단자에 입력된 상기 기입데이터를 비교한 비교신호를 출력하는 제1비교기;

상기 비교신호에 응답하여 전하를 펌핑하여 제1검출전압을 출력하는 전하 펌프회로; 및

상기 제1검출전압의 위상을 반전시켜 제2검출전압을 출력하는 반전회로를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제 4항에 있어서, 상기 제1비교기는,

모드선택신호가 오프셋 보상모드일 때에는 정상적으로 동작하지만, 정상모드일 때는 내부의 소자에 전류가 흐르지 않는 아이들(Idle) 상태가 되는 것을 특징으로 하는 차동데이터 수신기.
제4항에 있어서, 상기 전하 펌프회로는,

일 단자가 제1전원에 연결된 제1전류원;

소스 단자가 상기 제1전류원의 다른 일 단자에 연결되고 드레인 단자가 상기 제1검출전압을 출력하며 게이트 단자에 상기 제1비교기의 비교신호가 인가된 P형 모스트랜지스터;

드레인 단자가 상기 제1검출전압을 출력하며 게이트 단자에 상기 제1비교기의 비교신호가 인가된 N형 모스트랜지스터; 및

일 단자가 상기 N형 모스트랜지스터의 소스 단자에 연결되고 다른 일 단자가 제2전원에 연결된 제2전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제4항에 있어서, 상기 반전회로는,

일 단자에 상기 제1검출전압이 인가된 제1저항;

일 단자가 상기 제1저항의 다른 일 단자 및 제2비교기의 제1입력단자에 공통으로 연결되며, 다른 일 단자가 상기 제2비교기의 출력단자에 연결된 제2저항; 및

상기 모드선택신호에 응답하여 동작하며, 제2입력단자에 기준전압이 인가되며 출력단자를 통해 상기 제2검출전압을 출력하는 제2비교기(465)를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제3항에 있어서, 상기 오프셋 저장블록은,

상기 모드선택신호에 응답하여 상기 제1검출전압을 저장하고 상기 제1오프셋검출전압을 출력하는 제1저장회로; 및

상기 모드선택신호에 응답하여 상기 제2검출전압을 저장하고 상기 제2오프셋 검출전압을 출력하는 제2저장회로(468)를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제8항에 있어서, 상기 제1저장회로는,

상기 제1검출전압을 디지털 신호로 변환시키는 ADC블록;

상기 ADC블록으로부터 출력되는 디지털 신호를 저장하는 레지스터;

상기 레지스터에 저장된 디지털 신호에 대응하는 아날로그 신호를 출력하는 DAC블록; 및

상기 모드선택신호에 응답하여 제1검출전압과 DAC블록의 출력전압 중에서 하나를 선택하여 출력하는 제1스위치를 구비하며,

상기 제1스위치는 상기 모드선택신호가 오프셋보상모드일 때는 상기 제1검출전압을 선택하고 정상모드일 때는 DAC블록의 출력전압을 선택하여 상기 제1오프셋검출전압을 출력하는 것을 특징으로 하는 차동데이터 수신기.
제8항에 있어서, 상기 제2저장회로는,

상기 제2검출전압을 디지털 신호로 변환시키는 ADC블록;

상기 ADC블록으로부터 출력되는 디지털 신호를 저장하는 레지스터;

상기 레지스터에 저장된 디지털 신호에 대응되는 아날로그 신호를 출력하는 DAC블록; 및

상기 모드선택신호에 응답하여 제1검출전압과 DAC블록의 출력전압 중에서 하 나를 선택하는 제2스위치를 구비하며,

상기 제2스위치는 상기 모드선택신호가 오프셋보상모드일 때는 상기 제2검출전압을 선택하고 정상모드일 때는 DAC블록의 출력전압을 선택하여 상기 제2오프셋검출전압을 출력하는 것을 특징으로 하는 차동데이터 수신기.
제3항에 있어서, 상기 차동데이터 수신부는,

소스 단자가 제1전원에 연결되고 드레인 단자 및 게이트 단자가 서로 공통으로 연결된 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 상기 기입데이터를 출력하는 기입데이터 단자에 연결되며 게이트가 상기 P형 제1모스트랜지스터의 게이트에 연결된 P형 제2모스트랜지스터;

드레인 단자가 상기 P형 제1모스트랜지스터의 드레인 단자에 연결되고 게이트에 상기 제1 차동데이터가 인가된 N형 제1모스트랜지스터;

드레인 단자가 상기 기입데이터 단자에 연결되며 게이트에 상기 제2 차동데이터가 인가된 N형 제2모스트랜지스터; 및

일 단자가 상기 N형 제1모스트랜지스터 및 상기 N형 제2모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원에 연결된 제1전류원을 구비하며,

상기 오프셋 조절회로는,

드레인 단자가 상기 P형 제1모스트랜지스터의 드레인 단자에 연결되고 게이 트에 상기 제1오프셋검출전압이 인가된 N형 제3모스트랜지스터;

드레인 단자가 상기 기입데이터 단자에 연결되고 게이트에 상기 제2오프셋검출전압이 인가된 N형 제4모스트랜지스터; 및

일 단자가 상기 N형 제3모스트랜지스터 및 상기 N형 제4모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단자가 상기 제2전원에 연결된 제2전류원을 구비하며,

상기 제1오프셋조절전압은 상기 P형 제1모스트랜지스터 및 상기 N형 제1모스트랜지스터의 공통단자 전압이고, 상기 제2오프셋조절전압은 상기 기입데이터 출력단자의 전압인 것을 특징으로 하는 차동데이터 수신기.
제3항에 있어서, 상기 차동데이터 수신부는,

소스 단자가 제1전원에 연결되고 드레인 단자가 제1노드에 연결되며 게이트에 바이어스 전압이 인가된 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 제2노드에 연결되며 게이트에 상기 바이어스 전압이 인가된 P형 제2모스트랜지스터;

드레인 단자가 상기 제1노드에 연결되고 게이트에 상기 제1데이터가 인가된 N형 제1모스트랜지스터;

드레인 단자가 상기 제2노드에 연결되고 게이트에 상기 제2데이터가 인가된 N형 제2모스트랜지스터;

일 단자가 상기 N형 제1모스트랜지스터 및 상기 N형 제2모스트랜지스터의 소 스 단자에 공통으로 연결되고 다른 일 단자가 제2전원에 연결된 제1전류원; 및

일 입력단자가 상기 제1노드에 연결되고 다른 일 입력단자가 상기 제2노드에 연결되며 출력단자로 상기 기입데이터를 출력하는 차동증폭기를 구비하며,

상기 오프셋 조절회로는,

드레인 단자가 상기 제2노드에 연결되고 게이트에 상기 제1오프셋검출전입이 인가된 N형 제3모스트랜지스터;

드레인 단자가 상기 제1노드에 연결되고 게이트에 상기 제2오프셋검출전압이 인가된 N형 제4모스트랜지스터; 및

일 단자가 상기 N형 제3모스트랜지스터 및 상기 N형 제4모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원에 연결된 제2전류원을 구비하며,

상기 제1오프셋조절전압은 상기 제1노드의 전압이고, 상기 제2오프셋조절전압은 상기 제2노드의 전압인 것을 특징으로 하는 차동데이터 수신기.
제3항에 있어서, 상기 차동데이터 수신부는,

소스 단자가 제1전원에 연결되고 드레인 단자 및 게이트 단자가 공통으로 연결된 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 상기 기입데이터를 출력하는 기입데이터 노드에 연결되며 게이트가 상기 P형 제1모스트랜지스터의 게이트에 연결된 P형 제2모스트랜지스터;

드레인 단자가 상기 P형 제1모스트랜지스터의 드레인 단자에 연결되고 게이트에 상기 제1데이터가 인가된 N형 제1모스트랜지스터;

드레인 단자가 상기 복원데이터 단자에 연결되고 게이트에 상기 제2데이터가 인가되는 N형 제2모스트랜지스터;

일 단자가 상기 N형 제1모스트랜지스터의 소스 단자에 연결되고 다른 일 단자가 제2전원에 연결된 제1전류원; 및

일 단자가 상기 N형 제2모스트랜지스터의 소스 단자에 연결되고 다른 일 단자가 상기 제2전원에 연결된 제2전류원을 구비하며,

상기 오프셋 조절회로는,

드레인 단자가 상기 제1전원에 연결되고 소스 단자가 상기 제1전류원 및 상기 N형 제1모스트랜지스터의 공통단자에 연결되며 게이트에 상기 제1오프셋검출전압이 인가된 N형 제3모스트랜지스터; 및

드레인 단자가 상기 제1전원에 연결되고 소스 단자가 상기 제2전류원 및 상기 N형 제2모스트랜지스터의 공통단자에 연결되며 게이트에 상기 제2오프셋검출전압이 인가된 N형 제4모스트랜지스터를 구비하며,

상기 제1오프셋조절전압은 상기 N형 제1모스트랜지스터 및 상기 제1전류원의 공통노드의 전압이고, 상기 제2오프셋조절전압은 상기 N형 제2모스트랜지스터 및 상기 제2전류원의 공통노드의 전압인 것을 특징으로 하는 차동데이터 수신기.
제3항에 있어서, 상기 차동데이터 수신부는,

소스 단자가 제1전원에 연결되고 드레인 단자가 제1노드에 연결되며 게이트에 바이어스 전원이 인가된 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 제2노드에 연결되며 게이트에 상기 바이어스 전원이 인가된 P형 제2모스트랜지스터;

드레인 단자가 상기 제1노드에 연결되고 게이트에 상기 제1데이터가 인가된 N형 제1모스트랜지스터;

드레인 단자가 상기 제2노드에 연결되고 게이트에 상기 제2데이터가 인가된 N형 제2모스트랜지스터;

일 단자가 상기 N형 제1모스트랜지스터의 소스 단자에 연결되고 다른 일 단자가 제2전원에 연결된 제1전류원;

일 단자가 상기 N형 제2모스트랜지스터의 소스 단자에 연결되고 다른 일 단자가 상기 제2전원에 연결된 제2전류원; 및

일 입력단자가 상기 제1노드에 연결되고 다른 일 입력단자가 상기 제2노드에 연결되며 출력단자를 통해 상기 복원데이터를 출력하는 차동증폭기를 구비하며,

상기 오프셋 조절회로는,

드레인 단자가 상기 제1전원에 연결되고 소스 단자가 상기 제1전류원 및 상기 N형 제1모스트랜지스터의 공통단자에 연결되며 게이트에 상기 제1오프셋검출전압이 인가된 N형 제3모스트랜지스터; 및

드레인 단자가 상기 제1전원에 연결되고 소스 단자가 상기 제2전류원 및 상기 N형 제2모스트랜지스터의 공통단자에 연결되며 게이트에 상기 제2오프셋검출전 압이 인가된 N형 제4모스트랜지스터를 구비하며,

상기 제1오프셋조절전압은 상기 N형 제1모스트랜지스터 및 상기 제1전류원의 공통노드의 전압이고, 상기 제2오프셋조절전압은 상기 N형 제2모스트랜지스터 및 상기 제2전류원의 공통노드의 전압인 것을 특징으로 하는 차동데이터 수신기.
모드선택신호에 응답하여, 제1데이터, 제2데이터 및 기입데이터를 수신하고, 상기 제1데이터, 상기 제2데이터 사이의 오프셋전압을 검출하고, 검출된 상기 오프셋전압에 대응되는 상기 적어도 하나의 오프셋조절전압을 출력하는 오프셋 조절부; 및

상기 적어도 하나의 오프셋 조절전압에 응답하여 상기 기입데이터를 출력하는 차동데이터 수신부를 구비하며,

상기 제1데이터 및 상기 제2데이터는 스윙 전압은 동일하지만 위상이 서로 반대되며, 상기 오프셋전압은, 상기 제1데이터의 DC 전압준위와 상기 제2데이터의 DC 전압준위의 차이 인 것을 특징으로 하는 차동데이터 수신기.
제15항에 있어서, 상기 차동데이터 수신부는,

소스 단자가 제1전원에 연결되고 드레인 단자 및 게이트 단자가 공통으로 연결된 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 상기 기입데이터를 출력하는 기입데이터 출력단자에 연결되며 게이트가 상기 P형 제1모스트랜지스터의 게이트에 연결된 P형 제2모스트랜지스터;

드레인 단자가 상기 P형 제1모스트랜지스터의 드레인 단자에 연결되고 게이트에 상기 제1오프셋조절전압이 인가되는 N형 제1모스트랜지스터;

드레인 단자가 상기 복원데이터 출력단자에 연결되고 게이트에 상기 제2오프셋조절전압이 인가되는 N형 제2모스트랜지스터; 및

일 단자가 상기 N형 제1모스트랜지스터 및 상기 N형 제2모스트랜지스터의 소스 단자에 공통으로 연결되며 다른 일 단자가 제2전원에 연결된 제1전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제15항에 있어서, 상기 차동데이터 수신부는,

소스 단자가 제1전원에 연결되고 게이트 단자에 바이어스 전압이 인가되는 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 상기 기입데이터를 출력하는 기입데이터 출력단자에 연결되며 게이트에 상기 바이어스 전압이 인가되는 P형 제2모스트랜지스터;

드레인 단자가 상기 P형 제1모스트랜지스터의 드레인 단자에 연결되고 게이트에 상기 제1오프셋조절전압이 인가되는 N형 제1모스트랜지스터;

드레인 단자가 상기 기입데이터 출력단자에 연결되고 게이트에 상기 제2오프셋조절전압이 인가되는 N형 제2모스트랜지스터; 및

일 단자가 상기 N형 제1모스트랜지스터 및 상기 N형 제2모스트랜지스터의 소 스 단자에 공통으로 연결되며 다른 일 단자가 제2전원에 연결된 제1전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제15항에 있어서, 상기 오프셋 조절부는,

상기 모드선택신호에 응답하여, 상기 기입데이터를 수신하여 상기 제1데이터 및 상기 제2데이터 사이의 오프셋전압을 측정하고, 측정된 오프셋전압에 대응되는 제1오프셋검출전압 및 제2오프셋검출전압을 출력하는 오프셋 검출회로; 및

상기 제1데이터, 상기 제2데이터, 상기 제1오프셋검출전압 및 상기 제2오프셋검출전압을 수신하여 제1오프셋조절전압 및 제2오프셋조절전압을 출력하는 오프셋 조절회로를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제18항에 있어서, 상기 오프셋 조절회로는,

상기 제1데이터, 상기 제2오프셋검출전압에 응답하여 상기 제1오프셋조절전압을 출력하는 제1조절회로; 및

상기 제2데이터, 상기 제1오프셋검출전압에 응답하여 상기 제2오프셋조절전압을 출력하는 제2조절회로를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제19항에 있어서, 상기 제1조절회로는,

일 단이 제1전원에 연결되고 다른 일 단이 상기 제1오프셋조절전압을 출력하는 노드에 연결된 제1저항;

드레인 단자가 상기 제1전원에 연결되고 게이트 단자에 상기 제2오프셋검출전압이 인가된 N형 제3모스트랜지스터;

드레인 단자가 상기 제1오프셋검출전압을 출력하는 마다에 연결되고 게이트 단자에 상기 제1데이터가 인가된 N형 제4모스트랜지스터; 및

일 단이 상기 N형 제3모스트랜지스터 및 상기 N형 제4모스트랜지스터의 소스 단자에 공통으로 연결되며 다른 일 단이 제2전원에 연결된 제2전류원을 구비하며,

상기 제2조절회로는,

일 단이 상기 제1전원에 연결되고 다른 일 단이 상기 제2오프셋조절전압을 출력하는 단자에 연결된 제2저항;

드레인 단자가 상기 제1전원에 연결되고 게이트 단자에 상기 제1오프셋검출전압이 인가된 N형 제5모스트랜지스터;

드레인 단자가 상기 제2오프셋조절전압을 출력하는 노드에 연결되고 게이트 단자에 상기 제2데이터가 인가된 N형 제6모스트랜지스터; 및

일 단이 상기 N형 제5모스트랜지스터 및 상기 N형 제6모스트랜지스터의 소스 단자에 공통으로 연결되며 다른 일 단이 상기 제2전원에 연결된 제3전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
모드선택신호에 따라, 제1데이터 및 제2데이터 사이의 오프셋전압을 검출하고 검출된 오프셋전압에 대응되는 상기 적어도 하나의 오프셋조절전압을 출력하는 오프셋 조절부; 및

적어도 하나의 상기 오프셋조절전압에 응답하여 기입데이터를 출력하는 차동데이터 수신부를 구비하며,

상기 제1데이터 및 상기 제2데이터는 스윙 전압은 동일하지만 위상이 서로 반대되며, 상기 오프셋전압은, 상기 제1데이터의 DC 전압준위와 상기 제2데이터의 DC 전압준위의 차이 인 것을 특징으로 하는 차동데이터 수신기.
제21항에 있어서, 상기 차동데이터 수신부는,

소스 단자가 제1전원에 연결되고 드레인 단자 및 게이트 단자가 공통으로 연결된 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 상기 기입데이터를 출력하는 단자에 연결되며 게이트가 상기 P형 제1모스트랜지스터의 게이트에 연결된 P형 제2모스트랜지스터;

드레인 단자가 상기 P형 제1모스트랜지스터의 드레인 단자에 연결되고 게이트에 제1오프셋조절전압이 인가되는 N형 제1모스트랜지스터;

드레인 단자가 상기 기입데이터를 출력하는 단자에 연결되고 게이트에 제2오프셋조절전압이 인가된 N형 제2모스트랜지스터; 및

일 단자가 상기 N형 제1모스트랜지스터 및 상기 N형 제2모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원에 연결된 제1전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제21항에 있어서, 상기 오프셋조절부는,

상기 모드선택신호에 응답하여 상기 제2데이터의 DC 전압준위의 변화에 대응되는 상기 제1오프셋조절전압을 출력하는 제1조절회로; 및

상기 모드선택신호에 응답하여 상기 제1데이터의 DC 전압준위의 변화에 대응되는 상기 제2오프셋조절전압을 출력하는 제2조절회로를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제23항에 있어서, 상기 제1조절회로는,

일 단이 제1전원에 연결되고 다른 일 단이 상기 제1오프셋조절전압이 출력되는 단자에 연결된 제1저항;

상기 모드선택신호에 응답하여 상기 제2데이터에 포함된 고주파 성분을 제거하고 DC 전압성분만을 저장하고 출력하는 제1저역통과필터;

드레인 단자가 상기 제1전원에 연결되고 게이트에 상기 제1저역통과필터의 출력전압이 인가되는 N형 제3모스트랜지스터;

드레인 단자가 상기 제1오프셋조절전압이 출력되는 단자에 연결되고 게이트에 상기 제1데이터가 인가되는 N형 제4모스트랜지스터; 및

일 단이 상기 N형 제3모스트랜지스터 및 상기 N형 제4모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단이 제2전원에 연결된 제2전류원을 구비하며,

상기 제2조절회로는,

일 단이 제1전원에 연결되고 다른 일 단이 제2오프셋조절전압이 출력되는 단 자에 연결된 제2저항;

상기 모드선택신호에 응답하여 상기 제1데이터에 포함된 고주파 성분을 제거하고 DC 전압성분만을 저장하고 출력하는 제2저역통과필터;

드레인 단자가 상기 제1전원에 연결되고 게이트에 상기 제2저역통과필터의 출력전압이 인가되는 N형 제5모스트랜지스터;

드레인 단자가 상기 제2오프셋조절전압이 출력되는 단자에 연결되고 게이트에 상기 제2데이터가 인가되는 N형 제6모스트랜지스터; 및

일 단이 상기 N형 제5모스트랜지스터 및 상기 N형 제6모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단이 제2전원에 연결된 제3전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제24항에 있어서, 상기 제1저역통과필터 및 상기 제2저역통과필터는,

일단으로 상기 제1데이터 또는 상기 제2데이터를 수신하는 저항;

일단이 제2전원에 연결된 커패시터; 및

상기 모드선택신호에 응답하여, 상기 저항의 다른 일 단자 또는 상기 커패시터의 다른 일 단자를 선택하여 출력하는 스위치를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제24항에 있어서, 상기 제1저역통과필터 및 상기 제2저역통과필터는,

일단으로 상기 제1데이터 또는 상기 제2데이터를 수신하는 저항;

일단이 제2전원에 연결되고 다른 일단이 상기 저항의 다른 일 단자에 연결된 커패시터;

상기 저항 및 상기 커패시터의 공통단자로부터 입력되는 신호를 디지털 신호로 변환하여 출력하는 AD변환기;

상기 AD변환기의 디지털 신호를 저장하고 출력하는 레지스터;

상기 레지스터의 출력데이터에 응답하여 DC 전압을 출력하는 DA변환기; 및

상기 모드선택신호에 응답하여 상기 저항 및 상기 커패시터의 공통단자 또는 상기 DA 변환기의 출력을 선택하여 출력하는 스위치를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제1데이터 및 제2데이터를 이용하여 기입데이터를 출력하며, 적어도 하나의 내부신호를 더 출력하는 차동데이터 수신부;

모드선택신호에 응답하여, 상기 내부신호의 전압준위를 이용하여 상기 제1데이터 및 상기 제2데이터 사이의 오프셋전압을 검출하고 검출된 오프셋전압에 대응하여 상기 내부신호의 전압준위를 조절하는 오프셋조절부를 구비하며,

상기 제1데이터 및 상기 제2데이터는 스윙 전압은 동일하지만 위상이 서로 반대되며, 상기 오프셋전압은, 상기 제1데이터의 DC 전압준위와 상기 제2데이터의 DC 전압준위의 차이 인 것을 특징으로 하는 차동데이터 수신기.
제27항에 있어서, 상기 오프셋조절부는,

상기 모드선택신호에 응답하여, 상기 내부신호의 전압준위를 수신하여 상기 제1데이터 및 상기 제2데이터 사이의 오프셋전압을 검출하고 검출된 오프셋전압에 대응하는 제1오프셋검출전압 및 제2오프셋검출전압을 출력하는 오프셋검출회로; 및

상기 제1오프셋검출전압 및 상기 제2오프셋검출전압에 응답하여 상기 적어도 하나의 내부신호의 전압준위를 조절하는 오프셋조절회로를 구비하는 것을 특징으로 하는 차동데이터 수신기.
제27항에 있어서, 차동데이터 수신부는,

상기 제1데이터 및 상기 제2데이터에 응답하여 제1내부신호 및 상기 제2내부신호를 생성하는 입력단; 및

상기 제1내부신호 및 상기 제2내부신호의 차이를 증폭하여 상기 기입데이터를 출력하는 증폭단을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제29항에 있어서, 상기 입력단은,

소스 단자가 제1전원에 연결되고 드레인 단자 및 게이트 단자가 상기 제1내부신호에 연결되는 P형 제1모스트랜지스터;

소스 단자가 상기 제1전원에 연결되고 드레인 단자가 상기 제2내부신호에 연결되며 게이트 단자에 상기 제1내부신호가 인가되는 P형 제2모스트랜지스터;

드레인 단자가 상기 제1내부신호에 연결되고 게이트 단자에 상기 제1데이터가 인가되는 N형 제1모스트랜지스터;

드레인 단자가 상기 제2내부신호에 연결되고 게이트 단자에 상기 제2데이터가 인가되는 N형 제2모스트랜지스터; 및

일 단자가 제2전원에 연결되고, 다른 일 단자가 상기 N형 제1모스트랜지스터의 소스 단자 및 상기 N형 제2모스트랜지스터의 소스 단자에 공통으로 연결된 제1전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제28항에 있어서, 상기 오프셋검출회로는,

상기 모드선택신호에 응답하여 상기 제1내부신호에 포함된 고주파 신호를 제거하고 DC 전압준위 만을 저장하고 출력하는 제1저역통과필터;

상기 모드선택신호에 응답하여 상기 제2내부신호에 포함된 고주파 신로를 제거하고 DC 전압준위 만을 저장하고 출력하는 제2저역통과필터; 및

상기 제1저역통과필터 및 상기 제2저역통과필터의 출력전압에 응답하여 제1오프셋검출전압 및 제2오프셋검출전압을 출력하는 입력단을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제31항에 있어서, 상기 입력단은,

일 단자가 제1전원에 연결되고 다른 일 단자가 상기 제1오프셋검출전압에 연결된 제1저항;

일 단자가 제1전원에 연결되고 다른 일 단자가 상기 제2오프셋검출전압에 연결된 제2저항;

드레인 단자가 상기 제1오프셋검출전압에 연결되고 게이트에 상기 제1저역통과필터의 출력단자가 연결된 N형 제5모스트랜지스터;

드레인 단자가 상기 제2오프셋검출전압에 연결되고 게이트에 상기 제2저역통과필터의 출력단자가 연결된 N형 제6모스트랜지스터; 및

일 단자가 상기 N형 제5모스트랜지스터의 소스 단자 및 상기 N형 제6모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원에 연결된 제2전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.
제28항에 있어서, 상기 오프셋조절회로는,

드레인 단자가 상기 제1내부전압에 연결되고 게이트에 상기 제2오프셋검출전압이 인가되는 N형 제3모스트랜지스터;

드레인 단자가 상기 제2내부전압에 연결되고 게이트에 상기 제1오프셋검출전압이 인가되는 N형 제4모스트랜지스터; 및

일 단자가 상기 N형 제3모스트랜지스터의 소스 단자 및 상기 N형 제4모스트랜지스터의 소스 단자에 공통으로 연결되고 다른 일 단자가 제2전원에 연결된 제2전류원을 구비하는 것을 특징으로 하는 차동데이터 수신기.