KR100596870B1 - 기준전압 발생기 - Google Patents
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Abstract
본 발명은 기준전압 발생기에 관한 것으로, 특히 집적 회로에서 기준 전압의 발생시 파라미터에 영향을 받지 않으면서도 정확한 기준전압을 생성하도록 하는 기술을 개시한다. 이러한 본 발명은 전하 분배를 이용한 기준전압 캐패시터로부터 출력되는 기준전압과, 래치 및 바이어스부의 출력단으로부터 피드백 입력된 전압값을 비교한다. 그리고, 비교기의 출력값에서 전압 레벨을 검출한 후 래치 및 바이어스부를 이용하여 최종적인 로직값을 저장함으로써 파라미터에 영향을 적게 받으면서 정확한 기준 전압을 생성한다.
Description
도 1은 종래의 기준전압 발생기에 관한 회로도.
도 2는 본 발명에 따른 기준전압 발생기에 관한 회로도.
도 3은 도 2의 기준전압 캐패시터에 관한 상세 회로도.
도 4는 도 2의 비교기에 관한 상세 회로도.
도 5는 도 2의 전압 레벨 검출부에 관한 상세 회로도.
도 6은 도 2의 래치 및 바이어스부에 관한 상세 회로도.
도 7은 도 6의 래치에 관한 상세 회로도.
도 8은 본 발명에 따른 기준전압 발생기의 동작 파형도.
본 발명은 기준전압 발생기에 관한 것으로, 특히 집적 회로에서 기준 전압의 발생시 파라미터에 영향을 받지 않고도 정확한 기준전압을 생성하도록 하는 기술이다.
도 1은 종래의 기준전압 발생기에 관한 회로도이다.
종래의 기준전압 발생기는 저항 R1,R2와, NMOS트랜지스터 N1,N2 및 PMOS트랜 지스터 P1,P2를 구비한다.
여기서, 저항 R1은 전원전압단과 NMOS트랜지스터 N1의 드레인 단자 사이에 연결되고, 저항 R2는 PMOS트랜지스터 P1의 드레인 단자와 접지전압단 사이에 연결된다.
NMOS트랜지스터 N1 및 PMOS트랜지스터 P1는 저항 R1과 저항 R2 사이에 직렬 연결되어 각각의 게이트가 소스 단자와 연결된다.
NMOS트랜지스터 N2는 전원전압단과 출력노드 사이에 연결되어 게이트가 NMOS트랜지스터 N1의 게이트와 공통 연결된다. PMOS트랜지스터 P2는 출력노드와 접지전압단 사이에 연결되어 게이트가 PMOS트랜지스터 P1의 게이트와 공통 연결된다.
이러한 구성을 갖는 종래의 기준전압 발생기는 두개의 저항과 NMOS트랜지스터 N1 및 PMOS트랜지스터 P1에 흐르는 전류에 의해 각 노드의 값이 결정된다.
그리고, 저항 R1,R2의 저항 값이 같고, 각각의 NMOS트랜지스터 N1 및 PMOS트랜지스터 P1 양단 전압이 거의 같다고 가정하면, NMOS트랜지스터 N1 및 PMOS트랜지스터 P1의 공통 소스 단의 전압은 VDD/2가 된다.
이에 따라, NMOS트랜지스터 N1의 드레인 노드의 전압은 VDD/2+Vthn(문턱전압)이 되고, PMOS트랜지스터 P1의 드레인 노드의 전압은 VDD/2-｜Vthp｜가 된다.
그리고, NMOS트랜지스터 N1의 게이트는 NMOS트랜지스터 N2의 게이트와 공통 연결되고, PMOS트랜지스터 P1의 게이트는 PMOS트랜지스터 P2의 게이트와 공통 연결된다. 따라서, NMOS트랜지스터 N2 및 PMOS트랜지스터 P2의 공통 소스 노드인 출력노드의 출력전압 Vout은 VDD/2가 된다.
하지만, 종래의 기준전압 발생기는 출력노드의 출력전압 Vout 값이 문턱전압 Vth, Gm(Transconductance), 온 칩 저항 등 소자특성 파라미터에 민감하며, 공정 변화에 따라 그 레벨이 변할 수 있게 되어 안정적인 기준전압을 발생할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 전하 분배를 이용한 스위칭 캐패시터와 비교기를 이용하여 출력단의 출력전압 값을 피드백하여 조절하고, 최종적으로 래치를 이용하여 로직 값으로 저장함으로써 안정적인 기준전압을 발생하도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 기준전압 발생기는, 인에이블 신호의 인에이블시 전하 분배에 따라 기준전압을 발생하는 기준전압 캐패시터와, 기준전압과 피드백 입력된 바이어스 전압을 비교 및 증폭하는 비교기와, 비교기의 출력전압의 레벨을 검출하여 복수개 비트의 출력신호를 출력하는 전압 레벨 검출부와, 복수개 비트의 출력신호를 각각 래치하여 로직 값으로 저장하고, 최종적으로 구동된 바이어스 전압을 비교기에 출력하는 래치 및 바이어스부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 기준전압 발생기의 구성도이다.
본 발명은 기준전압 캐패시터(10)와, 비교기(20)와, 전압 레벨 검출부(30)와, 래치 및 바이어스부(40)를 구비한다.
여기서, 기준전압 캐패시터(10)는 인에이블 신호 EN의 인에이블시 기준전압 Vref의 값으로 VDD/2를 출력한다.
비교기(20)는 네가티브(-) 단자를 통하여 입력된 기준전압 Vref과, 포지티브(+) 단자를 통하여 피드백 입력된 래치 및 바이어스부(40)의 출력전압 OUT_B을 비교 및 증폭하여 출력한다.
전압 레벨 검출부(30)는 비교기(20)로부터 인가된 출력전압 Vout의 전압 레벨을 검출하여 N비트의 출력신호를 출력한다.
래치 및 바이어스부(40)는 인에이블 신호 EN의 인에이블시 전압 레벨 검출부(30)로부터 인가되는 N비트의 출력신호를 래치를 이용하여 로직값으로 저장하고 출력전압 OUT_B을 출력한다.
도 3은 도 2의 기준전압 캐패시터(10)에 관한 상세 회로도이다.
기준전압 캐패시터(10)는 모스 캐패시터 M1,M2와, 전송게이트 G1~G3을 구비한다.
여기서, 모스 캐패시터 M1는 전원전압단과 노드 A 사이에 연결된 PMOS캐패시터로 이루어진다. 그리고, 모스 캐패시터 M2는 노드 B와 접지전압단 사이에 연결된 NMOS캐패시터로 이루어진다.
전송게이트 G1은 PMOS게이트를 통해 입력되는 인에이블 신호 EN와 NMOS게이트를 통해 입력되는 인에이블바 신호 ENB의 상태에 따라 노드 A에 접지전압을 선택 적으로 인가한다.
전송게이트 G2는 PMOS게이트를 통해 입력되는 인에이블 신호 EN와 NMOS게이트를 통해 입력되는 인에이블바 신호 ENB의 상태에 따라 출력노드인 노드 B에 전원전압을 선택적으로 인가한다.
전송게이트 G3는 NMOS게이트를 통해 입력되는 인에이블 신호 EN와 PMOS게이트를 통해 입력되는 인에이블바 신호 ENB의 상태에 따라 노드 A의 전압을 노드 B에 선택적으로 출력한다.
이러한 구성을 갖는 기준전압 캐패시터(10)의 동작 과정을 설명하면 다음과 같다.
먼저, 인에이블 신호 EN가 로우일 경우, 전송게이트 G1,G2는 턴온되고, 전송게이트 G3은 턴오프된다. 따라서, 노드 A에 접지전압이 인가되고, 노드 B에 전원전압이 인가되어, 모스 캐패시터 M1는 그라운드 전압 GND으로 초기화되고, 모스 캐패시터 M2는 전원전압 VDD로 초기화된다.
두개의 모스 캐패시터 M1,M2는 같은 크기의 모스 캐패시터 또는 폴리 실리콘 캐패시터로 구성된다. 여기서, 모스 캐패시터 M1,M2는 일반 캐패시터로 대체가 가능하다.
이후에, 인에이블 신호 EN가 하이로 천이하면, 노드 A에 충전된 그라운드 전압 GND과 노드 B에 충전된 전원전압 VDD이 전하 분배된다. 다음에, 전하 분배가 종료되면, 노드 A,B의 전압은 모두 기준전압 VDD/2가 된다.
여기서, 노드 A,B의 전하 분배시에 디커플링(Decoupling)의 영향을 받지 않도록 하기 위해서 본 발명에서는 전송게이트 G1~G3가 사용되고, 전송게이트 G1~G3의 NMOS게이트와 PMOS게이트의 크기는 일치한다.
따라서, 본 발명은 이러한 기준전압 캐패시터를 이용하여 생성한 기준전압 VDD/2의 값을 오프 누설 전류나, 전원, 그라운드 노이즈에 영향을 받지 않도록 로직 값으로 저장하게 된다.
도 4는 도 2의 OTA(Operational Transconductance Amplifier)형 비교기(20)에 관한 상세 회로도이다.
비교기(20)는 전원전압단에 소스 단자가 공통 연결되고, 게이트가 공통 연결된 PMOS트랜지스터 P3,P4를 구비한다. 여기서, PMOS트랜지스터 P4는 게이트와 드레인 단자가 공통 연결된다.
PMOS트랜지스터 P5,P6은 전원전압단에 소스 단자가 공통 연결되고, 게이트가 공통 연결된다. 여기서, PMOS트랜지스터 P5는 게이트와 드레인 단자가 공통 연결된다.
NMOS트랜지스터 N3은 PMOS트랜지스터 P4의 드레인 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 기준전압 캐패시터(10)의 출력전압인 기준전압 Vref가 인가된다.
NMOS트랜지스터 N4는 PMOS트랜지스터 P5의 드레인 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 래치 및 바이어스부(40)로부터 피드백 입력된 출력전압 OUT_B이 인가된다.
NMOS트랜지스터 N5, N7은 소스 단자 및 게이트 단자가 공통 연결된다. 여기 서, NMOS트랜지스터 N5의 게이트 단자는 드레인 단자와 공통 연결된다.
또한, NMOS트랜지스터 N6은 NMOS트랜지스터 N3,N4의 공통 소스 단자와 접지전압단 사이에 연결되어 게이트를 통해 인에이블 신호 EN가 인가된다.
이러한 구성을 갖는 비교기(20)는 NMOS트랜지스터 N3의 게이트 단자를 통해 입력되는 기준전압 Vref과 NMOS트랜지스터 N4의 게이트 단자를 통해 입력되는 출력전압 OUT_B를 비교 및 증폭한다.
즉, 비교기(20)는 기준전압 캐패시터(10)에서 생성된 기준전압 Vref의 값인 VDD/2 전압과 최종 출력단인 래치 및 바이어스부(40)의 출력전압 OUT_B을 비교하여, 출력전압 OUT_B이 기준전압 Vref 보다 높으면 하이 신호를 출력하고, 출력전압 OUT_B이 기준전압 Vref 보다 낮으면 로우 신호를 출력한다.
도 5는 도 2의 전압 레벨 검출부(30)에 관한 상세 회로도이다.
전압 레벨 검출부(30)는 전원전압단과 접지전압단 사이에 병렬 연결된 복수개의 인버터 쌍 IV1,IV2를 구비한다.
인버터 IV1는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 비교기(20)의 출력전압 Vout이 인가되는 PMOS트랜지스터 P7 및 NMOS트랜지스터 N8을 구비한다.
그리고, 인버터 IV2는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 인버터 IV1의 출력신호가 인가되는 PMOS트랜지스터 P8 및 NMOS트랜지스터 N9를 구비한다.
본 발명의 실시예에서는 전압 레벨 검출부(30)의 인버터 IV1,IV2를 2개로 설명하였지만 인버터는 적어도 2개 이상씩 쌍을 이루어 복수개(N개)로 구성되어야 한다.
이러한 구성을 갖는 본 발명의 전압 레벨 검출부(30)는 임의의 개수(N개)의 인버터 쌍 IV1,IV2으로 구성되어, 비교기(20)의 아날로그 출력신호인 출력전압 Vout을 다음단의 래치 및 바이어스부(40)로 전달하기 위해 디지털 신호인 로직 신호로 변경하는 역할을 수행한다.
그리고, 복수개(N개)의 인버터쌍 중 첫 단의 인버터, 예를 들면, 인버터 IV1의 PMOS트랜지스터 P7 및 NMOS트랜지스터 N8의 사이즈를 복수개의 인버터쌍 별로 각각 상이하게 변화시켜서, VDD/2-0.5V~VDD+0.5V의 전압값을 갖는 각각의 로직 문턱 전압을 갖게 한다. 이에 따라, 비교기(20)로부터 인가되는 출력전압 Vout의 레벨에 따라 복수개의 인버터쌍 IV1,IV2으로부터 출력되는 출력신호 D가 하이 또는 로우가 된다. 즉, 출력전압 Vout이 높아지면 출력신호 D의 하이 개수가 많아지게 되고, 출력전압 Vout이 낮아지면 출력신호 D의 로우 개수가 많아지게 된다.
도 6은 도 2의 래치 및 바이어스부(40)에 관한 상세 회로도이다.
래치 및 바이어스부(40)는 복수개의 래치 L1~Ln와, 복수개의 구동부(41~44)와, PMOS트랜지스터 P9 및 NMOS트랜지스터 N14를 구비한다.
여기서, 복수개의 래치 L1~Ln는 출력 인에이블 신호 EN에 따라 전압 레벨 검출부(30)의 N비트의 출력신호들 D을 각각 래치한다.
구동부(41)는 PMOS트랜지스터 P9의 드레인 단자와 NMOS트랜지스터 N14의 드레인 단자 사이에 직렬 연결되어 공통 게이트 단자를 통해 래치 L1의 출력신호가 인가되는 PMOS트랜지스터 P10 및 NMOS트랜지스터 N10를 구비한다.
구동부(42)는 PMOS트랜지스터 P9의 드레인 단자와 NMOS트랜지스터 N14의 드레인 단자 사이에 직렬 연결되어 공통 게이트 단자를 통해 래치 L2의 출력신호가 인가되는 PMOS트랜지스터 P11 및 NMOS트랜지스터 N11를 구비한다.
구동부(43)는 PMOS트랜지스터 P9의 드레인 단자와 NMOS트랜지스터 N14의 드레인 단자 사이에 직렬 연결되어 공통 게이트 단자를 통해 래치 Ln의 출력신호가 인가되는 PMOS트랜지스터 P12 및 NMOS트랜지스터 N12를 구비한다.
구동부(44)는 PMOS트랜지스터 P9의 드레인 단자와 NMOS트랜지스터 N14의 드레인 단자 사이에 직렬 연결되어 게이트 단자를 통해 각각 접지전압 및 전원전압이 인가되는 PMOS트랜지스터 P13 및 NMOS트랜지스터 N13를 구비한다.
그리고, PMOS트랜지스터 P9는 전원전압단과 구동부(41~44)의 공통 소스 단자 사이에 연결되어 게이트가 드레인 단자와 공통 연결된다.
NMOS트랜지스터 N14는 구동부(41~44)의 공통 드레인 단자와 접지전압단 사이에 연결되어 게이트가 드레인 단자와 공통 연결된다.
이러한 구성을 갖는 래치 및 바이어스부(40)는 인에이블 신호 EN가 하이일 경우, 전압 레벨 검출부(30)로부터 인가되는 출력신호 D의 로직 하이 신호의 개수에 따라 턴온되는 구동부(41~44)의 갯수를 조절함으로써 바이어스 회로의 레벨을 결정한다. 즉, 출력신호 D의 로직 하이 신호의 개수에 따라 PMOS트랜지스터 P10~P12와 NMOS트랜지스터 N10~N12의 각각의 턴온/턴오프 개수가 조절되어 출력전압 OUT_B의 레벨을 변화시키게 된다.
또한, 각각의 구동부(41~44)는 공유된 출력단을 통하여 출력전압 OUT_B를 출력한다. 그리고, 래치 및 바이어스부(40)의 래치 L1~Ln의 갯수는 전압 레벨 검출부(30)의 N개의 인버터쌍의 개수와 동일하다.
래치 및 바이어스부(40)의 바이어스 레벨인 출력전압 OUT_B은 비교기(20)의 입력단으로 피드백되며, 래치 L1~Ln의 로직 변화는 최종 출력되는 바이어스 레벨 전압이 목표값인 기준전압 Vref의 전압값 VDD/2과 일치할 때까지 반복된다.
이후에, 인에이블 신호 EN가 로우일 경우, 래치 및 바이어스부(40)의 출력전압 OUT_B의 바이어스 레벨은 래치 L1~Ln의 로직 신호에 의해 전압값 VDD/2를 생성하게 된다.
여기서, 바이어스 레벨의 정확도는 전압레벨 검출부(30)에 구비된 인버터쌍 IV1,IV2의 개수, 래치 L1~Ln의 개수 및 비교기(20)의 정확도에 영향을 받게 된다. 따라서, 본 발명은 16개의 이상의 래치 L1~Ln를 사용하였을 경우, 5mV 이내의 정확성을 가질 수 있게 된다.
도 7은 도 6의 래치 L1~Ln에 관한 상세 회로도이다.
래치 L은 전송게이트 G4와, 래치부 LAT를 구비한다.
여기서, 전송게이트 G4는 NMOS게이트로 입력되는 인에이블 신호 EN와 PMOS게이트로 입력되는 인에이블바 신호 ENB의 상태에 따라 전압 레벨 검출부(30)의 출력신호 D를 선택적으로 출력한다.
래치부 LAT는 전송게이트 G5와, 인버터 IV7,IV8을 구비한다.
여기서, 전송게이트 G5는 NMOS게이트로 입력되는 인에이블바 신호 ENB와 PMOS게이트로 입력되는 인에이블 신호 EN의 상태에 따라 인버터 IV7의 출력신호를 인버터 IV8의 입력단으로 출력한다.
그리고, 인버터 IV8는 전송게이트 G4,G5의 출력신호에 따라 출력신호 L_O를 출력한다. 인버터 IV7,IV8은 서로의 입력을 그 출력으로 하는 래치 구조를 나타낸다.
도 8은 본 발명에 따른 기준전압 발생기의 출력 파형도이다.
도 8을 보면, 인에이블 신호 EN의 인에이블시 래치 및 바이어스부(40)의 최종 출력 전압인 OUT_B가 일정 시간이 지난 후 기준전압 Vref의 값에 근접하여 발생함을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명은 정확한 기준 전압을 생성하여 셀프 리프레쉬 등에 사용되는 클럭 버퍼나 디램에서 셀프 리프레쉬시에 사용되는 차동증폭기의 내부 기준 전압으로 사용될 수 있게 된다.
Claims (13)
- 인에이블 신호의 인에이블시 전하 분배에 따라 기준전압을 발생하는 기준전압 캐패시터;상기 기준전압과 피드백 입력된 바이어스 전압을 비교 및 증폭하는 비교기;상기 비교기의 출력전압의 레벨을 검출하여 복수개 비트의 출력신호를 출력하는 전압 레벨 검출부; 및상기 복수개 비트의 출력신호를 각각 래치하여 로직 값으로 저장하고, 최종 적으로 구동된 상기 바이어스 전압을 상기 비교기에 출력하는 래치 및 바이어스부를 구비함을 특징으로 하는 기준전압 발생기.
- 제 1항에 있어서, 상기 기준전압 캐패시터는전원전압단과 제 1노드 사이에 연결되어 상기 제 1노드의 전압을 충전하는 제 1모스 캐패시터;제 2노드와 접지전압단 사이에 연결되어 상기 제 2노드의 전압을 충전하는 제 2모스 캐패시터;상기 인에이블 신호의 디스에이블시 상기 제 1노드에 접지전압을 선택적으로 출력하는 제 1전송게이트;상기 인에이블 신호의 디스에이블시 상기 제 2노드에 전원전압을 선택적으로 출력하는 제 2전송게이트; 및상기 인에이블 신호의 인에이블시 상기 제 1노드의 전압을 상기 기준전압의 출력단인 상기 제 2노드에 선택적으로 출력하는 제 3전송게이트를 구비함을 특징으로 하는 특징으로 하는 기준전압 발생기.
- 제 2항에 있어서,상기 제 1 내지 제 3전송게이트의 NMOS게이트와 PMOS게이트의 크기가 동일함을 특징으로 하는 기준전압 발생기.
- 제 1항에 있어서, 상기 비교기는네가티브 단자를 통하여 입력된 상기 기준전압과, 포지티브 단자를 통하여 피드백 입력된 상기 바이어스 전압을 비교하여, 상기 바이어스 전압이 상기 기준전압 보다 높으면 하이 신호를 출력하고, 상기 바이어스 전압이 상기 기준전압 보다 낮으면 로우 신호를 출력함을 특징으로 하는 기준전압 발생기.
- 제 1항에 있어서, 상기 전압 레벨 검출부는전원전압단과 접지전압단 사이에 병렬 연결되어 비교기의 아날로그 출력전압을 로직 값이 각각 상이한 상기 복수개 비트의 출력신호로 변경하여 출력하는 복수개의 인버터쌍을 구비함을 특징으로 하는 기준전압 발생기.
- 제 5항에 있어서, 상기 래치 및 바이어스부는상기 인에이블 신호의 인에이블시 상기 복수개 비트의 출력신호를 래치하여 로직값으로 저장하는 복수개의 래치;상기 복수개의 래치의 출력을 각각 구동하여 상기 바이어스 전압을 출력하는 복수개의 구동부;상기 복수개의 구동부에 전원전압을 공급하는 제 1구동소자; 및상기 복수개의 구동부에 접지전압을 공급하는 제 2구동소자를 구비함을 특징으로 하는 기준전압 발생기.
- 제 6항에 있어서, 상기 래치 및 바이어스부는상기 인에이블 신호의 인에이블시 상기 전압 레벨 검출부에서 출력되는 로직 하이 신호의 개수에 따라 이와 대응하는 상기 복수개의 구동부의 턴온되는 개수를 조절하여 상기 바이어스 전압의 레벨을 제어함을 특징으로 하는 기준전압 발생기.
- 제 7항에 있어서,상기 래치 및 바이어스부의 복수개의 래치의 갯수는 상기 전압 레벨 검출부의 복수개의 인버터쌍의 갯수와 동일함을 특징으로 하는 기준전압 발생기.
- 제 6항에 있어서, 상기 복수개의 래치는상기 인에이블 신호의 인에이블시 상기 복수개 비트의 출력신호를 선택적으로 출력하는 제 4전송게이트; 및상기 인에이블 신호의 인에이블시 상기 제 4전송게이트의 출력을 래치하는 래치부를 구비함을 특징으로 하는 기준전압 발생기.
- 제 9항에 있어서, 상기 래치부는상기 인에블 신호의 디스에이블시 상기 제 4전송게이트의 출력신호를 선택적으로 출력하는 제 5전송게이트; 및상기 제 5전송게이트의 입출력단에 각각 연결된 래치 구조의 제 1인버터 및 제 2인버터를 구비함을 특징으로 하는 기준전압 발생기.
- 제 6항에 있어서, 상기 복수개의 구동부는상기 제 1구동소자 및 제 2구동소자 사이에 직렬 연결되어 게이트를 통해 상기 복수개의 래치의 출력신호가 각각 인가되는 복수개의 PMOS트랜지스터 및 NMOS트랜지스터쌍을 구비하는 제 1구동부; 및상기 제 1구동소자 및 제 2구동소자 사이에 직렬 연결되어 게이트를 통해 상기 각각 접지전압 및 전원전압이 인가되는 제 1PMOS트랜지스터 및 제 1NMOS트랜지스터쌍을 구비하는 제 2구동부를 구비함을 특징으로 하는 기준전압 발생기.
- 제 6항에 있어서, 상기 제 1구동소자는전원전압단과 상기 복수개의 구동소자 사이에 연결되어 게이트가 드레인 단자와 공통 연결된 제 2PMOS트랜지스터를 구비함을 특징으로 하는 기준전압 발생기.
- 제 6항에 있어서, 상기 제 2구동소자는접지전압단과 상기 복수개이 구동소자 사이에 연결되어 게이트가 드레인 단자와 공통 연결된 제 2NMOS트랜지스터를 구비함을 특징으로 하는 기준전압 발생기.
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| KR1020020087455A KR100596870B1 (ko) | 2002-12-30 | 2002-12-30 | 기준전압 발생기 |
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