KR100557570B1 - 반도체 기억소자의 선충전전압 발생회로 - Google Patents

Abstract

본 발명은 반도체 기억소자의 선충전전압 발생회로에 관한 것으로, 본 발명에 의한 선충전전압 발생회로는, 공급전원(VDD) 단자와 제1노드 사이에 접속된 제1저항 수단, 접지전원(VSS) 단자와 제2노드 사이에 접속된 제2저항 수단, 상기 제1노드에 접속되어 상기 제1노드의 전압레벨을 문턱전압만큼 조절하는 제1클램프 수단, 상기 제2노드에 접속되어 상기 제2노드의 전압레벨을 문턱전압만큼 조절하는 제2클램프 수단, 상기 제1 및 제2노드에 따라 레벨결정되는 출력노드를 포함하여 구성되는 선충전전압 발생부; 분압저항을 이용하여 기준전압을 발생하는 기준전압 발생부와; 상기 기준전압과 상기 선충전전압 발생부의 출력을 각각 입력 및 비교하여 상기 제1 및 제2클램프수단의 공통단자로 출력연결되는 비교기부를 구비하여, 대기전류는 작고 전류 구동능력은 향상된 회로로서 고집적 기억소자에 사용될 경우 선충전전압의 안정성의 향상에 따른 반도체기억소자 특성 향상 효과가 있다.

Description

반도체 기억소자의 선충전전압 발생회로

본 발명은 반도체 기억소자(Semiconductor Memory Device)에 관한 것으로, 특히 선충전전압(precharge voltage) 발생회로에 관한 것이다.

반도체기억소자가 고집적화되면서 그 구성소자의 크기가 점점 작아짐에 따라, 전압 발생회로의 구동능력 증가가 요구되고 있다. 그래서 이에 따른 여러 가지 방안이 제시되었는데, 그 중에서 가장 간단한 것은 기존의 전압 발생회로의 크기를 크게 하여주는 것이다. 그런데 반도체 기억소자가 고집적화됨에 따라 소자의 구동 전압은 감소하고 있으며, 동시에 저전력 소자의 요구 또한 커지고 있는 실정이다. 따라서 선충전 전압발생회로와 같은 전압발생회로에서도 대기전류는 보다 작아지면서도 전류구동능력은 더욱 향상시킨 회로가 요구되고 있다. 특히 비트라인(bit line)에 선충전전압(precharge voltage)을 공급하는 비트라인 선충전전압 발생회로는 대기시 소비전류를 줄이면서 전류구동능력은 큰 회로가 요구되고 있다.

도 1a 내지 도 1d는 종래기술에 따른 반도체기억소자의 선충전전압 발생회로 및 회로의 동작특성의 모의실험(simulation)결과를 도시하고 있다.

도 1a는 선충전전압 발생회로의 상세구성을 도시하고 있다. 그 구성에서, 트랜지스터 M1과 M2는 각각 공급전원(VDD) 및 접지전원(VSS)에 연결되어 저항(resistor)으로 사용되는 수단이다. 그리고 상기 트랜지스터 M1과 M2의 일측 단자에 접속된 노드 n1과 n2에 게이트가 접속됨과 동시에 서로 직렬로 연결되어 있는 트랜지스터 M3와 M4는 노드(node) n1과 n2의 전압을 노드 n3보다 엔모스(NMOS)트랜지스터 문턱전압(threshold voltage)(VTN)만큼 높게, 또는 피모스(PMOS)트랜지스터의 문턱전압(VTP)만큼 낮게 해주기 위해 필요한 클램프(clamp)트랜지스터이다.(실제 트랜지스터 M4의 문턱전압이 음의 값을 가지므로 노드 n2가 n3보다 M4의 문턱전압만큼 높다고 할 수도 있다.) 그리고 노드 n1 및 n2에 게이트가 접속되는 트랜지스터 M7 및 M8는 출력단의 소스폴로워(source follower)를 구성한다.

이와 같은 구성을 통해 최종적으로 비트라인 선충전전압 VBLP은 n3의 전압이 되게 한다. 대기상태(stand-by)에서는 VBLP는 노드 n1보다 M7의 문턱전압만큼 낮고, 노드 n2보다 M8의 문턱전압만큼 높게 된다.(실제 M8의 문턱전압이 음의 값을 가지므로 n2보다 M8의 문턱전압만큼 낮다고 할 수도 있다.) 한편 트랜지스터 M5와 M6는 축전기(capacitor)로 사용하기 위하여 소오스(source)와 드레인(drain)을 서로 연결한 것으로, 노드 n1과 n2전압의 급격한 변화를 줄여주는 역할을 한다. VBLP는 노드 n3의 전압에 의해 결정되는 만큼, 트랜지스터 M1과 M2와 M3와 M4의 구성이 중요한데, 특히 트랜지스터 M1과 M2에 의해 노드 n3의 전압이 거의 결정된다. 한편 트랜지스터 M7 및 M8로 형성되는 출력단의 소스폴로워(source follower)는 트랜지스터 M3 및 M4에 의해 노드 n1, n2의 전압이 n3에 비해 문턱전압만큼 차이나게 되기 때문에, 대기상태에서는 전류가 거의 흐르지 않는다. 따라서 트랜지스터 M1, M2가 형성하는 저항이 대기전류를 결정하게 된다.

도 1b는 도 1a의 회로의 공급전원(VDD) 전압레벨에 따른 출력전압 VBLP의 변화를 보여주고 있다. 즉, 비트라인 선충전전압 VBLP가 공급전원(VDD)의 변화와 상관없이 절반 정도의 값을 가지는 것을 알 수 있다.

그리고 도 1c는 공급전원(VDD)에 따른 대기전류를 나타내고 있다.

한편 도 1d는 공급전원(VDD)을 2.5V로 가했을 경우에, 비트라인 선충전전압 VBLP의 변화에 따른 "공급전원(VDD)/접지전원(VSS)/비트라인선충전전압(VBLP)"의 단자에 따른 전류를 나타낸 것이다. 도시된 바와 같이, VBLP=1.25V 부근에서 VBLP 단자에 흐르는 전류가 1mA이하이며, 전압에 따른 전류 변화가 포물선형태를 그리는 것을 알 수 있다. 이는 도 1a의 트랜지스터 M7, M8이 디바이스 특성상 모스트랜지스터의 포화영역(saturation region)에서 동작하기 때문이다.

결과적으로 비트라인 선충전전압 단자에 걸리는 부하(load)에 의해 비트라인 선충전전압 VBLP의 전압레벨이 변하기 쉬운 전압발생회로가 되며, 또한 상기 부하에 의해 비트라인 선충전전압 VBLP가 변한 뒤 부하가 사라질 경우에는 원래의 비트라인 선충전전압 VBLP로 되돌아오는 시간이 길어지게 된다. 그래서 보다 안정성이 중요시되는 선충전전압 발생회로의 특성을 저하시키게 된다.

따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 부하에 대하여 안정한 전압레벨을 유지시키는 반도체기억소자의 선충전전압 발생회로를 제공함을 그 목적으로 한다.

본 발명의 다른 목적은 대기전류를 줄이면서 전류구동능력이 향상된 반도체기억소자의 선충전전압 발생회로를 제공함에 있다.

또한 본 발명의 다른 목적은 회로의 구성이 복잡해지지 않으면서도 대기전류를 줄이고 또한 전류구동능력이 향상된 반도체기억소자의 선충전전압 발생회로를 제공함에 있다.

상기 목적들을 달성하기 위한 본 발명에 의한 반도체기억소자의 선충전전압 발생회로는, 공급전원(VDD) 단자와 제1노드 사이에 접속된 제1저항 수단, 접지전원(VSS) 단자와 제2노드 사이에 접속된 제2저항 수단, 상기 제1노드에 접속되어 상기 제1노드의 전압레벨을 문턱전압만큼 조절하는 제1클램프 수단, 상기 제2노드에 접속되어 상기 제2노드의 전압레벨을 문턱전압만큼 조절하는 제2클램프 수단, 상기 제1 및 제2노드에 따라 레벨결정되는 출력노드를 포함하여 구성되는 선충전전압 발생부; 분압저항을 이용하여 기준전압을 발생하는 기준전압 발생부와; 상기 기준전압과 상기 선충전전압 발생부의 출력을 각각 입력 및 비교하여 상기 제1 및 제2클램프수단의 공통단자로 출력연결되는 비교기부를 구비함을 특징으로 한다.

상기 목적들을 달성하기 위한 본 발명에 의한 반도체기억소자의 선충전전압 발생회로는, 공급전원(VDD) 단자와 제1노드 사이에 접속된 제어가능한 제1저항 수단, 접지전원(VSS) 단자와 제2노드 사이에 접속된 제어가능한 제2저항 수단, 상기 제1노드에 접속되어 상기 제1노드의 전압레벨을 문턱전압만큼 조절하는 제1클램프 수단, 상기 제2노드에 접속되어 상기 제2노드의 전압레벨을 문턱전압만큼 조절하는 제2클램프 수단, 상기 제1 및 제2노드에 따라 레벨결정되는 출력노드를 포함하여 구성되는 선충전전압 발생부; 분압저항을 이용하여 기준전압을 발생하는 기준전압 발생부와; 상기 기준전압과 상기 선충전전압 발생부의 출력을 각각 입력 및 비교하여 증폭 출력하는 비교기부; 상기 비교기부의 제1 및 제2출력을 상기 제1 및 제2클램프수단의 공통단자 및 제1 및 제2저항 수단으로 연결하는 수단을 구비함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.

도 2a 내지 도 2d는 본 발명에 따른 반도체기억소자의 선충전전압발생회로의 일 실시예 회로도 및 회로동작 특성의 모의실험 결과를 도시한 것이다.

도 2a는 본 발명에 따른 일 실시예에 따른 선충전전압 발생회로를 도시한 것으로서, 그 구성은, 크게 비트라인 선충전전압을 발생하는 선충전전압 발생부(30)과, 분압저항을 이용하여 기준전압을 발생하는 기준전압 발생부(10)과; 상기 기준전압 발생부(10)의 출력과 상기 선충전전압 발생부(30)의 출력을 각각 입력 및 비교하여 상기 선충전전압 발생부(30)로 출력연결되는 비교기부(20)로 이루어진다.

상기 선충전전압 발생부(30)는, 공급전원(VDD) 단자와 노드 n1사이에 접속된 제1저항 수단으로서의 트랜지스터 M1, 접지전원(VSS) 단자와 노드 n2 사이에 접속된 제2저항 수단으로서의 트랜지스터 M2, 상기 노드 n1에 접속되어 상기 노드 n1의 전압레벨을 문턱전압(VTN)만큼 조절하는 제1클램프(clamp) 수단으로서의 트랜지스터 M3, 상기 노드 n2에 접속되어 상기 노드 n2의 전압레벨을 문턱전압(VTP)만큼 조절하는 제2클램프 수단으로서의 트랜지스터 M4, 공급전원(VDD) 단자와 출력노드 VBLP 사이에 접속되고 상기 노드 n1의 전압레벨에 따라 상기 출력노드 VBLP의 전압을 결정하는 제1출력 수단으로서의 트랜지스터 M7, 접지전원(VSS) 단자와 출력노드 VBLP 사이에 접속되고 상기 노드 n2의 전압레벨에 따라 상기 출력노드 VBLP의 전압을 결정하는 제2출력 수단으로서의 트랜지스터 M8, 상기 노드 n1과 n2전압의 급격한 변화를 줄여주기 위해 상기 노드 n1과 n2에 연결된 축전기(capacitor)로서의 트랜지스터 M15와 M16, 상기 출력노드 VBLP를 되먹임(feed-back)시키는 수단으로서의 라인 L1으로 이루어진다. 이 구성은 되먹임라인 L1을 제외하고는 전술한 도 1a와 동일하게 실시구성하였다.

상기 기준전압 발생부(10)는 분압저항을 이용하여 기준전압을 발생하도록 실시구성하였으며, 그 구성은, 공급전원(VDD) 단자와 노드 n5사이에 접속된 저항 수단으로서의 트랜지스터 M11, 접지전원(VSS) 단자와 상기 노드 n5 사이에 접속된 저항 수단으로서의 트랜지스터 M12, 공급전원(VDD) 단자와 상기 노드 n5사이에 접속된 축전기로서의 트랜지스터 M9, 접지전원(VSS) 단자와 상기 노드 n5 사이에 접속된 축전기로서의 트랜지스터 M10으로 이루어진다.

상기 비교기부(20)는 상기 기준전압과 상기 선충전전압 발생부의 출력을 각각 입력 및 비교하여 상기 제1 및 제2클램프수단의 공통단자로 출력연결되도록 실시구성하였으며, 그 구성은 상기 기준전압과 상기 선충전전압 발생부의 출력을 각각 입력하여 증폭하는 차동증폭기(Differencial Amplifier)로 실시하였다.

도 2a에서 트랜지스터 M1 내지 M8 까지의 트랜지스터의 크기는 전술한 도 1A와 같다. 그러나 도 2a에서는 기준전압이 기준전압 발생부(10)의 트랜지스터 M11과 M12에 의해 발생되고, 트랜지스터 M13 내지 M18로 구성된 차동증폭기(Differencial Amplifier)구성의 비교기부(20)에 의해 증폭된 후, 노드 n4에 전달된다는 것이다. 트랜지스터 M9와 M10은 공급전원(VDD)의 급작스런 변화에 따른 노드 n5 전압의 급격한 변화를 방지하기 위해 들어가는 축전기(capacitor)로 사용된다. 비교기부(20)는 기준전압과 되먹임된 출력전압(VBLP)을 비교하여, 노드 n4 전압을 발생시키는 역할을 한다. 트랜지스터 M1과 M3은 노드 n1의 전압이 노드 n4보다 엔모스(NMOS)트랜지스터의 문턱전압(VTN)만큼 높게 형성되도록 해주는 역할을 하는데, 트랜지스터 M1은 저항으로 사용되는 트랜지스터이다. 여기서 트랜지스터 M1, M3의 직렬저항이 비교기부(20)의 트랜지스터 M13, M15의 직렬저항에 비해 충분히 커야 되는 것을 주목하여야 하는데, 이러한 조건을 만족하지 못할 경우 비교기부(20)의 동작이 트랜지스터 M1, M3에 의해 영향을 받게 된다. 트랜지스터 M2, M4는 노드 n2의 전압이 노드 n4보다 피모스(PMOS)트랜지스터의 문턱전압(VTP)만큼 낮게(절대치 기준) 형성되도록 해주는 역할을 하는데, 트랜지스터 M2는 저항으로 사용되는 트랜지스터이다. 여기서 트랜지스터 M2, M4의 직렬저항이 비교기부(20)의 트랜지스터 M17, M18의 직렬저항에 비해 충분히 커야 되는 것을 주목하여야 하는데, 이러한 조건을 만족하지 못할 경우 비교기부(20)의 동작이 트랜지스터 M2, M4에 의해 영향을 받게 된다. 트랜지스터 M7과 M8로 이루어진 소스폴로워를 거치고 나면, VBLP는 노드 n4전압으로 형성되며, 이는 다시 되먹임되고 노드 n4의 전압 변화를 가져와서 VBLP가 다시 변화되는 단계를 거치게 되면서 최종 VBLP가 형성된다. 한편 트랜지스터 M13 내지 M18로 이루어지는 비교기부(20)는 노드 n5에 걸리는 기준전압과 같은 VBLP가 형성될 경우에, 노드 n4와 n6의 전압이 기준전압 n5와 같게 되도록 설계되어야 한다. 도 2a의 회로에서 부하에 의해 VBLP가 변화하는 경우를 살펴 보면, 트랜지스터 M7의 게이트에 인가되는 전압이 바뀌게 되고, 이에 따라 노드 n4의 전압이 VBLP의 변화와 반대로 바뀌게 되고, 트랜지스터 M7, M8의 게이트전압 즉, 노드 n1과 n2의 전압이 증가되어 트랜지스터 M7의 전류 구동능력이 향상되고 트랜지스터 M8의 차단상태가 심화되는 효과를 거두어, 결과적으로 VBLP가 보다 빠르게 회복된다. 그리고 VBLP가 증가하면, 노드 n1 및 n2의 전압이 감소되어 트랜지스터 M8의 전류 구동능력이 향상되고, 트랜지스터 M7의 차단상태가 심화되는 효과를 거두어, VBLP가 보다 빠르게 회복된다. 이러한 회로의 동작은 부하에 의해 VBLP가 변화될 경우에는 그 변화폭이 작아지는 방향으로 작용한다.

도 2b는 도 2a의 공급전원(VDD)에 따른 출력전압 VBLP의 변화를 보인 것이다. 즉, 전술한 도 1b와 마찬가지로 비트라인 선충전전압 VBLP가 공급전원(VDD)의 변화와 상관없이 절반 정도의 값을 가지는 것을 알 수 있다.(도 2a 및 도 1a에서 서로 대응되는 트랜지스터들에 있어서는 동일한 것을 사용한 것임) 한편 도 2a 및 도 1a에서 서로 대응되는 트랜지스터 각각의 채널폭과 채널길이가 같을 경우, 도 2a에서의 회로에서는 트랜지스터 M9 내지 M18에 의해 대기전류가 생기므로, 대기전류는 작은 양이지만 다소 증가될 것이다.

그리고 도 2c는 이러한 상황을 보여주고 있는 모의실험 결과로 도 1c에 비해 3.5 uA 정도 증가된 값을 보여주고 있다.

한편 도 2d는 본 발명에 따른 회로의 개선효과를 가장 잘 나타내는 동작특성의 모의실험 결과이다. 공급전원(VDD)을 2.5V로 가했을 경우에, 비트라인 선충전전압 VBLP의 변화에 따른 "공급전원(VDD)/접지전원(VSS)/비트라인선충전전압(VBLP)"의 단자에 따른 전류를 나타낸 것이다. 도시된 바와 같이, VBLP=1.25V 부근에서 VBLP 단자에 흐르는 전류가 전술한 도 1D에 비해 현저히 향상되었으며, 전압에 따른 전류 변화가 포물선형태를 그리는 것이 아니라 직선형태를 나타내며 VBLP에 공급될 수 있는 최대전류도 2배 정도로 향상된 것을 알 수 있다. 이는 VBLP의 변화에 따라 노드 n1, n2의 전압이 조정되기 때문이다. 이러한 회로의 동작에 의해, 도 2a의 회로는 출력노드(VBLP)에 걸리는 부하에 의해 VBLP가 변하기 어려운 전압 발생회로가 되며, 부하에 의해 VBLP가 변한 뒤 부하가 사라질 경우에는 원래의 VBLP로 돌아오는 시간이 도 1a의 회로에 비해 현저히 빨라진다. 그리고 선충전전압 발생회로(30) 자체에서 소비되는 대기전류는 종래보다 현저히 개선됨을 알 수 있다.

도 3a 내지 도 3d는 본 발명에 따른 반도체기억소자의 선충전전압발생회로의 다른 실시예 회로도 및 회로동작 특성의 모의실험 결과를 도시한 것이다.

도 3a는 본 발명에 따른 일 실시예에 따른 선충전전압 발생회로를 도시한 것으로서, 그 구성은, 크게 비트라인 선충전전압을 발생하는 선충전전압 발생부(30)과, 분압저항을 이용하여 기준전압을 발생하는 기준전압 발생부(10)과, 상기 기준전압 발생부(10)의 출력과 상기 선충전전압 발생부(30)의 출력을 각각 입력 및 비교하여 상기 선충전전압 발생부(30)로 2개의 출력이 연결되는 비교기부(20)로 이루어진다. 대략적인 구성은 전술한 도 2a와 유사하다.

상기 기준전압 발생부(10)는 도 2a와 동일하게 이루어진다.

상기 비교기부(20) 및 선충전전압 발생부(30)는, 각 구성트랜지스터 구성은 전술한 도 2와 유사하지만, 공급전원(VDD) 단자와 노드 n1사이에 접속된 제1저항 수단으로서의 트랜지스터 M1과 접지전원(VSS) 단자와 노드 n2 사이에 접속된 제2저항 수단으로서의 트랜지스터 M2가 제어가능하도록 구성되며, 이는 상기 비교기부(20)의 또하나의 출력(n6)에 라인 L2를 통해 연결된다는 것이 그 차이점이다.

이와 같은 연결의 결과로 트랜지스터 M1, M2의 저항이 노드 n6에 걸리는 전압에 의해 변하게 되고, 이에 따라 노드 n4 전압이 변하게 되는데, 이는 비교기부(20)에 의해 노드 n4전압이 변하는 방향과 같은 방향이 되어 출력전압(VBLP)의 부-되먹임(negative-feedback) 효과를 강화시켜 주게 된다.

도 3b는 도 3a의 공급전원(VDD)에 따른 출력전압 VBLP의 변화를 보인 것이다. 즉, 전술한 도 2b와 마찬가지로 비트라인 선충전전압 VBLP가 공급전원(VDD)의 변화와 상관없이 절반 정도의 값을 가지는 것을 알 수 있다.(도 2a와 동일한 트랜지스터를 사용한 경우를 모의실험한 것임) 한편 도 2a 및 도 3a에서 서로 대응되는 트랜지스터 각각의 채널폭과 채널길이가 같을 경우, 도 3a에서의 회로에서는 트랜지스터 M1, M2에 의해 형성되는 저항이 게이트-소스간 전압의 감소로 인하여 커지므로, 대기전류는 감소할 것이다.

그리고 도 3c는 이러한 상황을 보여주고 있는 모의실험 결과로, 도 2c에 비해 현저하게 감소된 값을 보이고 있으며, 도 1c에 비해 60 % 정도 감소된 값을 보여주고 있다.

한편 도 3d는 본 발명에 따른 회로의 개선효과를 가장 잘 나타내는 동작특성의 모의실험 결과이다. 공급전원(VDD)을 2.5V로 가했을 경우에, 비트라인 선충전전압 VBLP의 변화에 따른 "공급전원(VDD)/접지전원(VSS)/비트라인선충전전압(VBLP)"의 단자에 따른 전류를 나타낸 것이다. 도시된 바와 같이, VBLP=1.25V 부근에서 VBLP 단자에 흐르는 전류가 전술한 도 1d 및 도 2d에 비해 현저히 향상되었음을 볼 수 있는데, 50mV 정도의 출력전압(VBLP) 변화에도 10mA 이상의 전류 구동능력을 가지고 있음을 볼 수 있다. 이러한 회로의 동작에 의해, 도 3a의 회로는 출력노드(VBLP)에 걸리는 부하에 의해 VBLP가 변하기 어려운 전압 발생회로가 되며, 부하에 의해 VBLP가 변한 뒤 부하가 사라질 경우에는 원래의 VBLP로 돌아오는 시간이 도 1a의 회로에 비해 현저히 빨라진다. 그리고 선충전전압 발생회로(30) 자체에서 소비되는 대기전류는 종래보다 현저히 개선됨을 알 수 있다.

전술한 바에 따르면, 본 발명에 의한 반도체 기억소자의 전류 구동능력은 크게 향상된 우수한 특성을 나타내고 있으며, 특히 도 3a의 회로는 대기전류의 개선 효과까지도 가지고 있는 회로이다. 또한 기준전압 발생부에 동일한 트랜지스터의 직렬연결을 사용함으로써, 기준전압의 정확도가 증가되는 장점이 있다.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다. 예컨대 본 발명에 의한 선충전전압 발생회로는 비트라인 선충전전압을 발생시키는 것으로 개시되었지만, 이는 기타 다른 선충전전압발생회로에 적용 가능하다.

상술한 바와 같이 본 발명에 의한 선충전전압 발생회로는, 대기전류는 작고 전류 구동능력은 향상된 회로로서 고집적 기억소자에 사용될 경우 선충전전압의 안정성의 향상에 따른 반도체기억소자 특성 향상이 기대되며, 향후 반도체기억소자가 지향해야 하는 저전력 고속(low power, high speed)소자 제작에 적합하여 고부가가치 제품생산에 의한 경제적 이득이 발생될 수 있는 효과가 있다.

도1은 종래기술에 따른 선충전전압 발생회로도 및 그 특성그래프를 도시한 도면,

도2는 본 발명의 제1실시예에 따른 선충전전압 발생회로도 및 그 특성그래프를 도시한 도면,

도3은 본 발명의 제2실시예에 따른 선충전전압 발생회로도 및 그 특성그래프를 도시한 도면.

<도면의 주요 부호에 대한 설명>

M1, M2 ; 저항 트랜지스터,

M3, M4 ; 클램프 트랜지스터,

M5, M6 ; 축전기,

M7, M8 ; 출력 트랜지스터(소스 폴로워),

L ; 되먹임 라인,

10 ; 기준전압 발생부,

20 ; 비교기부,

30 ; 선충전전압 발생부.

Claims (6)

1. 반도체기억소자의 선충전전압 발생회로에 있어서,

   공급전원(VDD) 단자와 제1노드 사이에 접속된 제1저항 수단, 접지전원(VSS) 단자와 제2노드 사이에 접속된 제2저항 수단, 상기 제1노드에 접속되어 상기 제1노드의 전압레벨을 문턱전압만큼 조절하는 제1클램프 수단, 상기 제2노드에 접속되어 상기 제2노드의 전압레벨을 문턱전압만큼 조절하는 제2클램프 수단, 상기 제1 및 제2노드에 따라 레벨결정되는 출력노드를 포함하여 구성되는 선충전전압 발생부;

   분압저항을 이용하여 기준전압을 발생하는 기준전압 발생부;

   상기 기준전압과 상기 선충전전압 발생부의 출력을 각각 입력 및 비교하여 상기 제1 및 제2클램프수단의 공통단자로 출력연결되는 비교기부를 구비함을 특징으로 하는 선충전전압 발생회로.
2. 제1항에 있어서,

   상기 선충전전압 발생부가, 공급전원(VDD) 단자와 상기 출력노드 사이에 접속되고 상기 제1노드의 전압레벨에 따라 상기 출력노드의 전압을 결정하는 제1출력 수단, 접지전원(VSS) 단자와 상기 출력노드 사이에 접속되고 상기 제2노드의 전압레벨에 따라 상기 출력노드의 전압을 결정하는 제2출력 수단을 더 구비함을 특징으로 하는 선충전전압 발생회로.
3. 제1항 또는 제2항에 있어서,

   상기 선충전전압 발생부가, 상기 제1노드와 제2노드 전압의 급격한 변화를 줄여주기 위해 상기 제1노드와 제2노드에 연결된 축전기를 더 구비함을 특징으로 하는 선충전전압 발생회로.
4. 반도체기억소자의 선충전전압 발생회로에 있어서,

   공급전원(VDD) 단자와 제1노드 사이에 접속된 제어가능한 제1저항 수단, 접지전원(VSS) 단자와 제2노드 사이에 접속된 제어가능한 제2저항 수단, 상기 제1노드에 접속되어 상기 제1노드의 전압레벨을 문턱전압만큼 조절하는 제1클램프 수단, 상기 제2노드에 접속되어 상기 제2노드의 전압레벨을 문턱전압만큼 조절하는 제2클램프 수단, 상기 제1 및 제2노드에 따라 레벨결정되는 출력노드를 포함하여 구성되는 선충전전압 발생부;

   분압저항을 이용하여 기준전압을 발생하는 기준전압 발생부와;

   상기 기준전압과 상기 선충전전압 발생부의 출력을 각각 입력 및 비교하여 증폭 출력하는 비교기부;

   상기 비교기부의 제1 및 제2출력을 상기 제1 및 제2클램프수단의 공통단자 및 제1 및 제2저항 수단으로 연결하는 수단을 구비함을 특징으로 하는 선충전전압 발생회로
5. 제4항에 있어서,

   상기 선충전전압 발생부가, 공급전원(VDD) 단자와 상기 출력노드 사이에 접속되고 상기 제1노드의 전압레벨에 따라 상기 출력노드의 전압을 결정하는 제1출력 수단, 접지전원(VSS) 단자와 상기 출력노드 사이에 접속되고 상기 제2노드의 전압레벨에 따라 상기 출력노드의 전압을 결정하는 제2출력 수단을 더 구비함을 특징으로 하는 선충전전압 발생회로.
6. 제4항 또는 제5항에 있어서,

   상기 선충전전압 발생부가, 상기 제1노드와 제2노드 전압의 급격한 변화를 줄여주기 위해 상기 제1노드와 제2노드에 연결된 축전기를 더 구비함을 특징으로 하는 선충전전압 발생회로.