JP2010152894A - 不揮発性メモリ用の一定の基準セル電流発生器 - Google Patents
不揮発性メモリ用の一定の基準セル電流発生器 Download PDFInfo
- Publication number
- JP2010152894A JP2010152894A JP2009282118A JP2009282118A JP2010152894A JP 2010152894 A JP2010152894 A JP 2010152894A JP 2009282118 A JP2009282118 A JP 2009282118A JP 2009282118 A JP2009282118 A JP 2009282118A JP 2010152894 A JP2010152894 A JP 2010152894A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- branch
- voltage
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Read Only Memory (AREA)
Abstract
【課題】不揮発性メモリセルの状態を判断するメモリの検出回路の基準電流の変動を抑制した改良された基準電流発生回路を提案する
【解決手段】基準電流発生回路100の第1電流分岐部111は第1電源電圧VDDの変動及びトランジスタの閾値電圧の変動に応じて第1の割合だけ変化する第1分岐電流I1を発生させる。第2電流分岐部112で第1分岐電流I1はミラーされ、対応する第2分岐電流I2が生成される。第2分岐電流I2の第1サブ分岐電流I2Aは、閾値電圧を示す第1トランジスタP2を介して供給され、第1電源電圧VDDの変動及びトランジスタの閾値電圧の変動に応じて第1の割合より高い第2の割合だけ変化する。第2分岐電流I2の第2サブ分岐電流I2Bは第2トランジスタP3を介して供給され、ミラーされ、基準電流IREFが生成される。
【選択図】図1
【解決手段】基準電流発生回路100の第1電流分岐部111は第1電源電圧VDDの変動及びトランジスタの閾値電圧の変動に応じて第1の割合だけ変化する第1分岐電流I1を発生させる。第2電流分岐部112で第1分岐電流I1はミラーされ、対応する第2分岐電流I2が生成される。第2分岐電流I2の第1サブ分岐電流I2Aは、閾値電圧を示す第1トランジスタP2を介して供給され、第1電源電圧VDDの変動及びトランジスタの閾値電圧の変動に応じて第1の割合より高い第2の割合だけ変化する。第2分岐電流I2の第2サブ分岐電流I2Bは第2トランジスタP3を介して供給され、ミラーされ、基準電流IREFが生成される。
【選択図】図1
Description
本発明は、一定の基準電流を発生させる半導体回路に関するものである。特に、本発明は、不揮発性メモリセル(フラッシュセル、EEPROMセル等)を流れる電流と比較される一定の基準電流を半導体メモリの検出回路に供給する回路に関する。
フラッシュ又はEEPROMセルのような従来の不揮発性メモリセルは、所定の読み出し制御電圧をセルに印加することにより読み出される。読み出し制御電圧は、第1の大きさの読み出し電流がプログラム状態のメモリセルを流れ、第2の大きさ(第1の大きさとは大幅に異なる)の読み出し電流が消去状態のメモリセルを流れるように、選択される。読み出し電流はメモリの検出回路に供給される。電流基準回路は基準電流を発生させ、基準電流もまたメモリの検出回路に供給される。基準電流は、第1の大きさと第2の大きさとの間の大きさとなるように選択される。メモリの検出回路は、読み出し電流を基準電流と比較して、不揮発性メモリセルの状態を判断する。
基準電流は一定値であることが望ましいが、基準電流は通常、プロセス変動(例えば、抵抗値の変動やNMOS及びPMOSトランジスタの閾値電圧の変動)、温度変動、及び基準電流を発生させるために用いられる電源電圧の変動に応じて、変化する。また、基準電流は、ノイズの多いチャージポンプにより引き起こされる電圧リップルに応じて変化する可能性もある。基準電流の変動が過度に大きくなると、メモリの検出回路が誤った読み出し結果を出す恐れがある。
そこで、上述したような従来技術の不備を克服する、改良された基準電流発生回路を有することが望ましい。
従って、本発明は、第1電圧供給端子と第2電圧供給端子との間に接続される第1電流分岐部を含み、第1分岐電流が第1電流分岐部を流れる、改良された基準電流発生回路を提供する。一実施形態においては、第1電流分岐部は、正の温度係数を有する一又は複数の回路素子と、負の温度係数を有する一又は複数の回路素子とを含み、第1分岐電流が温度変動に対して補償されるようになっている。一実施形態においては、第1電流分岐部は、PMOSトランジスタと、NMOSトランジスタと、抵抗とを含む。
カレントミラー回路は第1分岐電流を第2電流分岐部にミラーし、それにより、第1分岐電流を表す第2分岐電流が第2電流分岐部に流れる。特定の実施形態においては、第2分岐電流は第1分岐電流に等しい。
第2分岐電流は、第2分岐ノードから第2電圧供給端子に流れる。第2分岐電流は、第1サブ分岐及び第2サブ分岐から供給され、各サブ分岐は共に第1電圧供給端子と第2分岐ノードとの間に接続される。第1サブ分岐は、PMOSトランジスタの閾値電圧(VTP)の変動及び第1電圧供給端子によって供給される第1電源電圧の変動に応じて変化する第1分岐サブ電流を供給するようにバイアスされたPMOSトランジスタを含む。第2サブ分岐は、ダイオードとして接続されたPMOSトランジスタを含むものであってもよい。
第1分岐サブ電流は、PMOSトランジスタの閾値電圧VTPの変動及び第1電源電圧の変動に応じて、第1分岐電流と(従って第2分岐電流と)同様に変化する。例えば、PMOSトランジスタの閾値電圧VTPが上昇(低下)すると、第1分岐電流及び第1分岐サブ電流はともに減少(増加)する。同様に、第1電源電圧が上昇(低下)すると、第1分岐電流及び第1分岐サブ電流はともに増加(減少)する。結果的に、第1分岐電流及び第1分岐サブ電流の変動は互いに打ち消し合う傾向がある。従って、第2サブ分岐を流れる第2分岐サブ電流は、PMOSトランジスタの閾値電圧VTPの変動及び第1電源電圧の変動に照らして、比較的一定に維持される。つまり、第2分岐サブ電流は、第1分岐電流に比べて、PMOSトランジスタの閾値電圧VTPの変動及び第1電源電圧の変動に対してはるかに耐性がある。一実施形態においては、第2分岐サブ電流はミラーされ、安定した基準電流が供給される。
特定の実施形態においては、第1電源電圧は正電圧(VDD)であり、第2電源電圧は負電圧(VNEG)であり、第1サブ分岐のPMOSトランジスタは接地電源電圧によりバイアスされる。別の実施形態においては、第1サブ分岐のPMOSトランジスタは抵抗分圧回路によりバイアスされ、該回路は一定の基準電圧(VREF)と負電源電圧との間に接続される。その結果、第1分岐サブ電流は、負電源電圧の変動に応じて、第1分岐電流と(従って第2分岐電流と)同様に変化する。
別の実施形態においては、カレントミラー回路が第2分岐サブ電流を第3電流分岐部にミラーし、それにより、第2分岐サブ電流を表す第3分岐電流が第3電流分岐部に流れる。特定の実施形態においては、第3分岐電流は第2分岐サブ電流に等しい。
第3分岐電流は、第1電圧供給端子から第3分岐ノードに流れる。第3分岐電流は、第3サブ分岐及び第4サブ分岐を供給し、各サブ分岐は共に第3分岐ノードと第2電圧供給端子との間に接続される。第3サブ分岐は、NMOSトランジスタの閾値電圧(VTN)の変動及び第1電源電圧の変動に応じて変化する第3分岐サブ電流を供給するようにバイアスされたNMOSトランジスタを含む。第4サブ分岐は、ダイオードとして接続されたNMOSトランジスタを含むものであってもよい。
第3分岐サブ電流は、NMOSトランジスタの閾値電圧VTNの変動及び第1電源電圧の変動に応じて、第1分岐電流と(従って第2分岐電流及び第3分岐電流と)同様に変化する。例えば、NMOSトランジスタの閾値電圧VTNが上昇(低下)すると、第1、第2及び第3分岐電流並びに第3分岐サブ電流は全て減少(増加)する。同様に、第2電源電圧が上昇(低下)すると、第1、第2及び第3分岐電流並びに第3分岐サブ電流は全て減少(増加)する。結果的に、第3分岐電流及び第3分岐サブ電流の変動は互いに打ち消し合う傾向がある。従って、第4サブ分岐を流れる第4分岐サブ電流は、NMOSトランジスタの閾値電圧VTNの変動及び第1電源電圧の変動に照らして、比較的一定に維持される。つまり、第4分岐サブ電流は、第1分岐電流に比べて、NMOSトランジスタの閾値電圧VTNの変動及び第1電源電圧の変動に対してはるかに耐性がある。一実施形態においては、第4分岐サブ電流はミラーされ、安定した基準電流が供給される。
本発明は、以下の説明及び図面を考慮すると更に十分に理解されるであろう。
図1は、本発明の一実施形態による基準電流発生回路100の回路図である。基準電流発生回路100は、PMOSトランジスタP1−P4、NMOSトランジスタN1−N3、抵抗R1、VDD電圧供給レール101、基準電圧発生回路102、負電圧チャージポンプ103、及び負電圧供給レール104を含む。説明される実施形態においては、回路100は、従来の130nmCMOSプロセスを用いて製造される。VDD電圧供給レール101は、1.2ボルト+/−10%(すなわち1.32ボルトから1.08ボルト)のVDD電源電圧を受ける。基準電圧発生回路102は、約1.23ボルトの基準電圧VREFを供給するバンドギャップ基準回路である。一実施形態においては、基準電圧VREFは、およそ1.20から1.25ボルトの範囲の値をとる。負電圧チャージポンプ103は、−2.5ボルト+/−10%(すなわち−2.25ボルトから−2.75ボルト)の負電圧VNEGを負電圧供給レール104に供給する。他の実施形態においては、当業者は、本明細書の教示を考慮して、他のプロセスを用いて基準電流発生回路100を製造し、他の電圧を受けて回路100が動作するようにしてもよい。
PMOSトランジスタP1、NMOSトランジスタN1−N2、及び抵抗R1は、VDD電圧供給レール101とVNEG供給レール104との間に直列に接続され、それにより、第1電流分岐部111を形成する。具体的には、PMOSトランジスタP1のソースがVDD電圧供給レール101に接続される。PMOSトランジスタP1のゲート及びドレインは共通に接続され、PMOSトランジスタP1がダイオードとして機能するようになっている。PMOSトランジスタP1のドレインは、NMOSトランジスタN1のドレインにも接続される。NMOSトランジスタN1のゲートは、基準電圧発生回路102から基準電圧VREFを受けるために接続される。NMOSトランジスタN1のソースは抵抗R1の一端に接続され、NMOSトランジスタN2のドレイン及びゲートは抵抗R1の他端に接続される。NMOSトランジスタN2のソースは、負電圧供給レール104に接続される。
PMOSトランジスタP1、NMOSトランジスタN1−N2、及び抵抗R1は、第1電流分岐部111を形成し、第1分岐電流I1が流れる。通常の動作状態では(すなわち、VDD、VREF及びVNEG電圧が上記規定値をとるとき)、PMOSトランジスタP1及びNMOSトランジスタN1−N2は通電状態にあり、正電流である第1分岐電流I1がVDD電圧供給レール101から負電圧供給レール104に向かって流れる。
温度変動による分岐電流I1の変動は、第1電流分岐部に存在する2つの相対する特性により大幅に低減される。温度が上昇するにつれて、トランジスタP1、N1及びN2の閾値電圧の絶対値が小さくなり、それにより、第1分岐電流I1を増加させる傾向がある。一方、温度上昇に伴い、抵抗R1の抵抗値は大きくなり、それにより、第1分岐電流I1を減少させる傾向がある。一実施形態によると、抵抗R1及びトランジスタP1、N1及びN2のデバイス寸法は、これら2つの相対する効果が互いに補償し合い、それにより、温度変動による第1分岐電流I1の大きな変動を解消するように、選択される。しかしながら、この補償は完全ではないため、温度変動による第1分岐電流I1の小さな変動は依然として存在する。特定の実施形態においては、抵抗R1は約300kΩの抵抗値を有し、PMOSトランジスタP1は、約10μmの幅及び約2μmの長さを有し、NMOSトランジスタN1−N2は各々、約2μmの幅及び約2μmの長さを有する。
第1分岐電流I1は、VDD電源電圧及び負電源電圧VNEGの変動に応じても変化する。VDD電源電圧が上昇するにつれて、及び/又は負電源電圧VNEGが低下するにつれて、第1分岐電流I1は増加する。同様に、VDD電源電圧が低下するにつれて、及び/又は負電源電圧VNEGが上昇するにつれて、第1分岐電流I1は減少する。
また、第1分岐電流I1は、PMOSトランジスタP1及びNMOSトランジスタN1−N2の閾値電圧の変動に応じても変化する。PMOSトランジスタの閾値電圧(VTP)及びNMOSトランジスタの閾値電圧(VTN)が上昇/低下する(通常はプロセス変動により)につれて、第1分岐電流I1は減少/増加する。
PMOSトランジスタP2−P3及びNMOSトランジスタN3は、VDD電圧供給レール101と負電圧供給レール104との間に第2電流分岐部112を形成する。PMOSトランジスタP2及びP3のソースはVDD電圧供給レール101に接続され、PMOSトランジスタP2及びP3のドレインは第2分岐ノードXに接続される。PMOSトランジスタP2のゲートは、接地電源電圧(0ボルト)に接続される。なお、PMOSトランジスタP2のゲートを接地電源電圧でバイアスすることにより、当該トランジスタP2が飽和領域で動作するようになるが、その理由は、接地電源電圧は、VDD電源電圧に比べて、PMOSトランジスタP2の閾値電圧(すなわち|VTP|又は約0.8V)と当該トランジスタP2が飽和領域で動作するときのPMOSトランジスタP2のソース−ドレイン電圧(すなわちΔVsd_pmos_sat又は約0.1V)の和より若干大きい量だけ低いためである。すなわち、VDD−|VTP|−ΔVsd_pmos_sat>0ボルトである。PMOSトランジスタP3のゲートはノードXに接続されているため、PMOSトランジスタP3はダイオードとして機能する。このように、PMOSトランジスタP2及びP3は、VDD電圧供給レールと第2分岐ノードXとの間に並列接続される。従って、PMOSトランジスタP2は第2電流分岐部112の第1サブ分岐と呼び、PMOSトランジスタP3は第2電流分岐部112の第2サブ分岐と呼ぶことができる。PMOSトランジスタP2及びP3を流れる電流はそれぞれ、第2分岐サブ電流I2A及びI2Bと呼ぶ。
NMOSトランジスタN3は、第2分岐ノードXに接続されたドレインと、負電圧供給レール104に接続されたソースとを有する。NMOSトランジスタN3のゲートは、NMOSトランジスタN2のゲート(及びドレイン)に接続される。デバイス寸法は、NMOSトランジスタN3並びにPMOSトランジスタP2及びP3の各々が確実に飽和領域で動作するように選択される。このように、NMOSトランジスタN2及びN3はカレントミラー構成で接続され、NMOSトランジスタN2を流れる電流(すなわち第1分岐電流I1)がミラーされて第2(ミラー)分岐電流I2としてNMOSトランジスタN3に流れる。説明される実施形態においては、NMOSトランジスタN2及びN3は同じ寸法を有する。NMOSトランジスタN2及びN3のドレイン−ソース電圧の差を無視すれば、第2分岐電流I2は第1分岐電流I1に等しい。従って、第2分岐電流I2は、温度、電源電圧VDD及びVNEG、並びにトランジスタの閾値電圧の変動に応じて、第1分岐電流I1と同様に変化する。他の実施形態においては、NMOSトランジスタN2及びN3は異なる寸法であってもよく、第2分岐電流I2対第1分岐電流I1の比率は、NMOSトランジスタN3の寸法対NMOSトランジスタN2の寸法の比率によって異なる。特定の実施形態においては、PMOSトランジスタP2は約2μmの幅及び約2μmの長さを有し、PMOSトランジスタP3は約3μmの幅及び約2μmの長さを有し、NMOSトランジスタN3は約2μmの幅及び約2μmの長さを有する(この場合、第2分岐電流I2は第1分岐電流I1にほぼ等しくなる)。別の実施形態においては、NMOSトランジスタN3は、約4μmの幅及び約2μmの長さを有するものであってもよい(この場合、第2分岐電流I2は第1分岐電流I1の約2倍になる)。
なお、第2分岐電流I2は第2分岐サブ電流I2A及びI2Bによって供給され、これらはそれぞれPMOSトランジスタP2及びP3を流れる。つまり、第2分岐電流I2は、第2分岐サブ電流I2A及びI2Bの和に等しい(すなわちI2=I2A+I2B)。
本実施形態では、PMOSトランジスタP3を流れる分岐サブ電流I2Bは、基準電流を発生させるために用いられる。具体的には、PMOSトランジスタP4は、PMOSトランジスタP3とカレントミラー構成で接続され(すなわち、PMOSトランジスタP3及びP4のゲートはPMOSトランジスタP3のドレインに共通に接続され、PMOSトランジスタP3及びP4のソースはVDD電圧供給レール101に共通に接続される)、それにより、基準電流発生回路100の出力部を形成する。このような状態で、分岐サブ電流I2BはPMOSトランジスタP4にミラーされ、基準電流IREFが生成される。説明される実施形態においては、トランジスタP3及びP4は、基準電流IREFが分岐サブ電流I2Bに等しくなるように設計されるが、これは必須ではない。特定の実施形態においては、PMOSトランジスタP3及びP4はどちらも、約3μmの幅及び約2μmの長さを有する。基準電流IREFは、当業者には周知な多くの用途を有し、例えば、メモリセルの読み出し動作中に読み出し電流と比較される基準電流として用いることができるが、これに限られない。
後ほどさらに詳しく説明するように、分岐サブ電流I2Bは(従って、それに関連する基準電流IREFは)、第1分岐電流I1に比べて、電源電圧VDDの変動及びPMOSトランジスタの閾値電圧(VTP)の変動に対して耐性があるという利点がある。すなわち、VDD及び/又はVTPの変動に応じた分岐サブ電流I2Bの変化率は、第1分岐電流I1の変化率より小さい。
PMOSトランジスタP2を流れる分岐サブ電流I2Aは、トランジスタP2のソース−ゲート電圧(VsgP2)とPMOSトランジスタP2の閾値電圧(VTP2)の差に比例する。すなわち、I2A∝(VsgP2−|VTP2|)となる。PMOSトランジスタP2のゲートは接地されているため、PMOSトランジスタP2のソース−ゲート電圧は、VDD電源電圧に等しい(すなわちVsgP2=VDD)。従って、PMOSトランジスタP2を流れる分岐サブ電流I2Aは(VDD−|VTP2|)に比例する。
VDD電源電圧が低下すると、及び/又は、PMOSトランジスタの閾値電圧(VTP)が上昇すると、第1分岐電流I1は(従ってミラーされた第2分岐電流I2は)、PMOSトランジスタP1のドレインにおける電圧が低下するために減少する。しかしながら、このような状態においては、(VDD−|VTP2|)の値が小さくなるため、PMOSトランジスタP2を流れる分岐サブ電流I2Aも減少する。
逆に、VDD電源電圧が上昇すると、及び/又は、PMOSトランジスタの閾値電圧(VTP)が低下すると、第1分岐電流I1は(従ってミラーされた第2分岐電流I2は)、PMOSトランジスタP1のドレインにおける電圧が上昇するために増加する。しかしながら、このような状態においては、(VDD−|VTP2|)の値が大きくなるため、PMOSトランジスタP2を流れる分岐サブ電流I2Aも増加する。
上述したように、PMOSトランジスタP3を流れる分岐サブ電流I2Bは、第2分岐電流I2とPMOSトランジスタP2を流れる分岐サブ電流I2Aの差に等しい(すなわちI2B=I2−I2A)。第2分岐電流I2及びPMOSトランジスタP2を流れる分岐サブ電流I2Aは、VDD電源電圧の変動及びPMOSトランジスタの閾値電圧VTPの変動に応じて同様(すなわち同方向)に変化するため、VDD電源電圧及び/又はPMOSトランジスタの閾値電圧VTPの変動による分岐サブ電流I2Bの変動は、第1分岐電流I1の変動よりも小さい。この電流変動の低減は、第1分岐電流I1の最大値と最小値の比を分岐サブ電流I2Bの最大値と最小値の比と比較することにより、定量化することができる。
図2は、基準電流発生回路100において最小、最大、及び標準的な電流を生じさせる電圧及びプロセス条件を示す表200である。例えば、最小電流(IMIN)が生じるのは、VDD電源電圧がその範囲の最低値であり、負電源電圧VNEGがその範囲の最高値であり、トランジスタP1−P3及びN1−N2が、遅いプロセスコーナ(SLOW)の結果として比較的高い閾値電圧(HIGH)を有し、且つ、抵抗R1が、遅いプロセスコーナ(SLOW)の結果として比較的高い抵抗値(HIGH)を有するときである。逆に、最大電流(IMAX)が生じるのは、VDD電源電圧がその範囲の最高値であり、負電源電圧VNEGがその範囲の最低値であり、トランジスタP1−P3及びN1−N2が、速いプロセスコーナ(FAST)の結果として比較的低い閾値電圧(LOW)を有し、且つ、抵抗R1が、速いプロセスコーナ(FAST)の結果として比較的低い抵抗値(LOW)を有するときである。「標準的な」電流(ITYP)は、VDD及びVNEG電圧が公称値で、トランジスタの閾値電圧が中程度(INT)、且つ、温度が中程度(INT)のときに生じる。
表200では、最小、最大及び標準的な電流状態についての第1及び第2分岐電流I1/I2、分岐サブ電流I2A、及び分岐サブ電流/基準電流I2B/IREFに例示的な値が割り当てられている。これらの例示的な電流値は、シミュレーションプログラムによって得られ、基準値100が割り当てられている第1分岐電流I1の最小値を基準としている。
表200によると、第1分岐電流I1の最大値は、第1分岐電流I1の最小値の約2.65倍であり(すなわちI1MAX/I1MIN=2.65)、これは、最悪の条件では第1分岐電流I1に165%の変動があることを表す。一方、基準電流IREFの最大値は、基準電流IREFの最小値の約1.86倍であり(すなわちIREFMAX/IREFMIN=1.86)、これは、最悪の条件では基準電流IREFに86%の変動があることを表す。このように、基準電流IREFの変動は第1分岐電流I1の変動よりも小さいという利点がある。
なお、電圧、プロセス及び温度条件が電流を増加させるように変化するにつれて、分岐サブ電流I2Aは第1分岐電流I1より速いペースで増加し、その結果として、分岐サブ電流I2Bは(従って基準電流IREFは)、第1分岐電流I1より遅いペースで増加する。これにより、分岐サブ電流I2Bの変動(従って基準電流IREFの変動)は確実に、第1分岐電流I1の変動より小さくなる。例えば、最小電流状態(IMIN)から最大電流状態(IMAX)までは、分岐サブ電流I2Aは244%(すなわち(172−50)/50)増加するのに対し、第1分岐電流I1は165%増加し、基準電流IREFは86%増加する。同様に、最小電流状態(IMIN)から標準電流状態(ITYP)までは、分岐サブ電流I2Aは120%増加し、第1分岐電流I1は80%増加し、基準電流IREFは40%だけ増加する。標準電流状態(ITYP)から最大電流状態(IMAX)までは、分岐サブ電流I2Aは56%増加し、第1分岐電流I1は47%増加し、基準電流IREFは32%だけ増加する。
図3は、本発明の別の実施形態による基準電流発生回路300の回路図である。後ほどさらに詳しく説明するように、基準電流発生回路300は、負電源電圧VNEGに変動(すなわちリップル)がある場合に、基準電流IREFの変動を低減させる。基準電流発生回路300は基準電流発生回路100と類似しているため、図1及び図3において同様の要素には同様の参照番号が付されている。上述した基準電流発生回路100の各要素に加えて、基準電流発生回路300は、オペアンプ301と分圧回路302とを含み、分圧回路302は抵抗R2−R3を含む。一般的に、オペアンプ301及び分圧回路302は、PMOSトランジスタP2のゲートに、負電源電圧VNEGの変動に応じて変化する電圧(VDIVP)を印加する働きをする(図1の基準電流発生回路100により教示されるようにPMOSトランジスタP2のゲートに単に接地電源電圧を印加するのではない)。
オペアンプ301は、基準電圧VREFを受けるように接続された正入力端子と、出力端子に接続された負入力端子とを有する。その結果、オペアンプ301は、その出力端子で基準電圧VREFを供給し、直列接続抵抗R2及びR3に大きな電流IDIVPが流れるようにする。(なお、基準電圧発生回路102には通常、大電流を駆動する能力はない。)
抵抗R2は、オペアンプ301の出力と分圧ノードDPとの間に接続される。抵抗R3は、分圧ノードDPと負電圧供給端子104との間に接続される。分圧ノードDPは、PMOSトランジスタP2のゲートにも接続される。抵抗R2及びR3は分圧回路を形成し、分圧ノードDPに制御電圧VDIVPを生じる。この制御電圧VDIVPは、VREF−(VREF−VNEG)*r2/(r2+r3)に等しく、r2及びr3はそれぞれ抵抗R2及びR3の抵抗値を表す。
一実施形態によると、抵抗値r2/r3の比率は、電圧VDIVPが、VDD−|VTP|−ΔVsd_pmos_satより若干小さくなるように選択され、|VTP|はPMOSトランジスタP2の閾値電圧(つまり約0.8ボルト)であり、ΔVsd_pmos_satは飽和状態におけるPMOSトランジスタP2のソース−ドレイン電圧(つまり約0.1ボルト)である。説明される実施形態においては、VDIVPは約0ボルトの電圧を有するように設計され、抵抗値r2は抵抗値r3の約2分の1である。特定の実施形態においては、抵抗値r2は約120kΩであり、抵抗値r3は約250kΩである。説明例では、ノードDPにおける公称制御電圧VDIVPは約0.02ボルトである(すなわち、1.23−(1.23−(−2.5))*120/370)。しかしながら、負電源電圧VNEGが、−2.75ボルトという特定の低電圧と−2.25ボルトという特定の高電圧との間で変化するにつれて、分圧ノードDPにおける制御電圧VDIVPも変化する。なお、負電源電圧VNEGの変動は、負電圧チャージポンプ103内でキャパシタの充放電が繰り返される結果、継続的な電圧リップルとして存在し得る。
負電源電圧VNEGが(−2.25ボルトという特定の高電圧に向かって)上昇すると、制御電圧VDIVPも上昇する。制御電圧VDIVPが上昇すると、PMOSトランジスタP2のソース−ゲート電圧VsgP2が低下し、それにより、PMOSトランジスタP2を流れる分岐サブ電流I2Aが減少する。
逆に、負電源電圧VNEGが(−2.75ボルトという特定の低電圧に向かって)低下すると、制御電圧VDIVPも低下する。制御電圧VDIVPが低下すると、PMOSトランジスタP2のソース−ゲート電圧VsgP2が上昇し、それにより、PMOSトランジスタP2を流れる分岐サブ電流I2Aが増加する。
図1に関して上述したように、負電源電圧VNEGが上昇すると、第1分岐電流I1は、従って第2分岐電流I2は、減少する。しかしながら、負電源電圧VNEGが上昇するにつれて、制御電圧VDIVPも上昇し、それにより、PMOSトランジスタP2を流れる分岐サブ電流I2Aが減少する。分岐サブ電流I2Aの減少は、第2分岐電流I2の減少を打ち消し、それにより、分岐サブ電流I2Bの減少率を、従って基準電流IREFの減少率を、大幅に小さくする。
逆に、負電源電圧VNEGが低下すると、第1分岐電流I1は、従って第2分岐電流I2は、増加する。しかしながら、負電源電圧VNEGが低下するにつれて、制御電圧VDIVPも低下し、それにより、PMOSトランジスタP2を流れる分岐サブ電流I2Aが増加する。分岐サブ電流I2Aの増加は、第2分岐電流I2の増加を打ち消し、それにより、分岐サブ電流I2Bの増加率を、従って基準電流IREFの増加率を、大幅に小さくする。
このように、分圧回路302は、負電源電圧VNEGの変動がある場合に、基準電流IREFをより安定させる(すなわち変動を小さくする)利点がある。
上述した基準電流発生回路300についての、表200で特定される最大及び最小電流条件を用いた一つのシミュレーションでは、基準電流IREFの最大値は基準電流IREFの最小値の約1.45倍であり(すなわちIREFMAX/IREFMIN=1.45)、これは45%の変動を表す。つまり、基準電流発生回路300の基準電流IREFの変動は、基準電流発生回路100の基準電流IREFの変動(すなわち86%)より小さいという利点がある。
図4は、本発明の別の実施形態による基準電流発生回路400の回路図である。後ほどさらに詳しく説明するように、基準電流発生回路400は、NMOSトランジスタの閾値電圧(VTN)の変動がある場合に、発生される基準電流IREF2の変動をさらに低減させる。基準電流発生回路400は基準電流発生回路300と類似しているため、図3及び図4において同様の要素には同様の参照番号が付されている。上述した基準電流発生回路300の各要素に加えて、基準電流発生回路400は、VDD電圧供給レール101と負電圧供給レール104との間に設けられた第3電流分岐部401と、分圧回路402とを含む。基準電流発生回路100及び300において基準電流IREFを供給するPMOSトランジスタP4は、基準電流発生回路400には含まれない。その代わりに、基準電流発生回路400は、基準電流IREF2を供給するNMOSトランジスタN6を含む。
回路400の第3電流分岐部401は、NMOSトランジスタN4−N5及びPMOSトランジスタP5を含む。NMOSトランジスタN4及びN5のソースは負電圧供給レール104に接続され、NMOSトランジスタN4及びN5のドレインは第3分岐ノードYに接続される。NMOSトランジスタN4のゲートは、分圧回路402から制御電圧VDIVNを受けるように接続される。NMOSトランジスタN5のゲートはノードYに接続され、NMOSトランジスタN5がダイオードとして機能するようになっている。このように、NMOSトランジスタN4及びN5は、負電圧供給レール104と第3分岐ノードYとの間に並列接続される。従って、NMOSトランジスタN4は第3電流分岐部401の第1サブ分岐と呼び、NMOSトランジスタN5は第3電流分岐部401の第2サブ分岐と呼ぶことができる。NMOSトランジスタN4及びN5を流れる電流はそれぞれ、第3分岐サブ電流I3A及びI3Bと呼ぶ。
PMOSトランジスタP5は、第3分岐ノードYに接続されたドレインと、VDD電圧供給レール101に接続されたソースとを有する。PMOSトランジスタP5のゲートは、PMOSトランジスタP3のゲート(及びドレイン)に接続される。デバイス寸法は、PMOSトランジスタP5及びNMOSトランジスタN4−N5が各々確実に飽和領域で動作するように選択される。特定の実施形態においては、PMOSトランジスタP5は約3μmの幅及び約2μmの長さを有し、NMOSトランジスタN4は約2μmの幅及び約2μmの長さを有し、NMOSトランジスタN5及びN6は各々約2μmの幅及び約3μmの長さを有する。PMOSトランジスタP3及びP5はカレントミラー構成で接続され、PMOSトランジスタP3を流れる電流(すなわち分岐サブ電流I2B)はミラーされて第3(ミラー)分岐電流I3としてPMOSトランジスタP5に流れる。PMOSトランジスタP3及びP5は、NMOSトランジスタN2及びN3と同様の寸法(上述)にしてもよい。説明される実施形態においては、PMOSトランジスタP3及びP5は、第3分岐電流I3が分岐サブ電流I2Bに等しくなるような寸法にされる。従って、第3分岐電流I3は、分岐サブ電流I2Bと同様に変化する。なお、第3分岐電流I3は、それぞれNMOSトランジスタN4及びN5を流れる第3分岐サブ電流I3A及びI3Bを供給する。従って、第3分岐電流I3は、分岐サブ電流I3A及びI3Bの和に等しい(すなわちI3=I3A+I3B)。
本実施形態においては、NMOSトランジスタN5を流れる分岐サブ電流I3Bは、基準電流IREF2を発生させるために用いられる。具体的には、NMOSトランジスタN5及びN6はカレントミラー構成で接続され、分岐サブ電流I3BがNMOSトランジスタN6にミラーされ、基準電流IREF2が生成される。説明される実施形態においては、NMOSトランジスタN5及びN6は、基準電流IREF2が分岐サブ電流I3Bに等しくなるように設計されるが、これは必須ではない。
分圧回路402は抵抗R4及びR5を含み、抵抗R4及びR5は、図示されるように、VDD電圧供給レール101と負電圧供給レール104との間に直列接続される。抵抗R4及びR5は共通の分圧ノードDNを共有し、分圧ノードDNは、NMOSトランジスタN4のゲートに接続される。分圧回路402は、分圧ノードDNに制御電圧VDIVNを生じる。この制御電圧VDIVNは、VDD−(VDD−VNEG)*r4/(r4+r5)に等しく、r4及びr5はそれぞれ抵抗R4及びR5の抵抗値を表す。
一実施形態によると、抵抗値r4/r5の比率は、電圧VDIVNが、VTN+ΔVds_nmos_sat+VNEGにほぼ等しくなるように選択され、VTNはNMOSトランジスタN4の閾値電圧(つまり約0.8ボルト)であり、ΔVds_nmos_satは飽和領域で動作するときのNMOSトランジスタN4のドレイン−ソース電圧(つまり約0.1ボルト)である。従って、説明される実施形態においては、VDIVNは−1.6ボルトにほぼ等しくなる必要があり(0.8ボルト+0.1ボルト−2.5ボルト)、抵抗値r4は抵抗値r5の約3倍である。特定の例においては、抵抗値r4は約280kΩであり、抵抗値r5は約90kΩである。この例では、ノードDNにおける公称制御電圧VDIVNは約−1.6ボルトである(すなわち、1.2−(1.2−(−2.5))*280/370)。なお、NMOSトランジスタN4のゲート−ソース電圧VgsN4(例えば−1.6V−(−2.5V))は、NMOSトランジスタN4をオンさせるには十分高い。
VDD電源電圧が1.08ボルトという特定の低電圧と1.32ボルトという特定の高電圧との間で変化し、負電源電圧VNEGが、−2.75ボルトという特定の低電圧と−2.25ボルトという特定の高電圧との間で変化するにつれて、分圧ノードDNにおける制御電圧VDIVNも変化する。
例えば、VDD電源電圧が上昇するにつれて、制御電圧VDIVNも上昇する。制御電圧VDIVNが上昇すると、NMOSトランジスタN4のゲート−ソース電圧(VgsN4)が上昇し、それにより、NMOSトランジスタN4を流れる分岐サブ電流I3Aが増加する。
逆に、VDD電源電圧が低下すると、制御電圧VDIVNも低下する。制御電圧VDIVNが低下すると、NMOSトランジスタN4のゲート−ソース電圧VgsN4が低下し、それにより、NMOSトランジスタN4を流れる分岐サブ電流I3Aが減少する。
また、NMOSトランジスタの閾値電圧VTNが上昇するにつれて、NMOSトランジスタN4を流れる分岐サブ電流I3Aは減少する。逆に、NMOSトランジスタの閾値電圧VTNが低下するにつれて、NMOSトランジスタN4を流れる分岐サブ電流I3Aは増加する。
図1に関して上述したように、VDD電源電圧が低下すると、及び/又は、NMOSトランジスタの閾値電圧VTNが上昇すると、第1分岐電流I1は、従って第2分岐電流I2は、減少する。これにより、第3分岐電流I3も減少する。しかしながら、VDD電源電圧が低下するにつれて、制御電圧VDIVNも低下し、それにより、NMOSトランジスタN4を流れる分岐サブ電流I3Aが減少する。さらに、NMOSトランジスタの閾値電圧VTNが上昇するにつれて、NMOSトランジスタN4を流れる分岐サブ電流I3Aは減少する。分岐サブ電流I3Aの減少は、第3分岐電流I3の減少を打ち消し、それにより、分岐サブ電流I3Bの減少率を、従って基準電流IREF2の減少率を、大幅に小さくする。
逆に、VDD電源電圧が上昇すると、及び/又は、NMOSトランジスタの閾値電圧VTNが低下すると、第1分岐電流I1は増加し、それにより、第2及び第3分岐電流I2及びI3が増加する。しかしながら、VDD電源電圧が上昇するにつれて、制御電圧VDIVNも上昇し、それにより、NMOSトランジスタN4を流れる分岐サブ電流I3Aが増加する。さらに、NMOSトランジスタの閾値電圧VTNが低下するにつれて、NMOSトランジスタN4を流れる分岐サブ電流I3Aが増加する。分岐サブ電流I3Aの増加は、第3分岐電流I3の増加を打ち消し、それにより、分岐サブ電流I3Bの増加率を、従って基準電流IREF2の増加率を、大幅に小さくする。
このように、分圧回路402は、VDD電源電圧の変動がある場合に、基準電流IREF2をより安定させる(すなわち変動を小さくする)利点がある。同様に、NMOSトランジスタN4は、NMOSトランジスタの閾値電圧VTNの変動がある場合に、基準電流IREF2をより安定させる利点がある。
上述した基準電流発生回路400についての、表200(図2)で特定される最大及び最小電流条件を用いた一つのシミュレーションでは、基準電流IREF2の最大値は基準電流IREF2の最小値の約1.25倍であり(すなわちIREF2MAX/IREF2MIN=1.25)、これは25%の変動を表す。つまり、基準電流発生回路400の基準電流IREF2の変動は、基準電流発生回路100及び300の基準電流IREFの変動(すなわち86%及び45%)より小さいという利点がある。
本発明をいくつかの実施形態に関連して説明してきたが、本発明は開示された実施形態に限定されるものではなく、当業者には明らかであろう様々な変更及び実施形態が可能である。従って、添付の請求項は、発明の真の範囲に含まれるそのような変更又は実施形態を網羅することを意図している。
Claims (21)
- 基準電流を発生させる方法であって、
第1電源電圧の変動及び第1導電型のトランジスタの第1閾値電圧の変動に応じて第1の割合だけ変化する第1分岐電流を発生させ、
前記第1分岐電流をミラーして対応する第2分岐電流を生成し、
前記第1電源電圧の変動及び前記第1閾値電圧の変動に応じて前記第1の割合より高い第2の割合だけ変化する、第1トランジスタを流れる前記第2分岐電流の第1部分、を供給し、
第2トランジスタを流れる前記第2分岐電流の第2部分を供給し、
前記第2分岐電流の第2部分をミラーして前記基準電流を生成することを特徴とする方法。 - 前記第1トランジスタのソースに前記第1電源電圧を印加することにより前記第1トランジスタをバイアスすることをさらに特徴とする請求項1に記載の方法。
- 前記第1トランジスタのゲートに接地電源電圧を印加することにより前記第1トランジスタをバイアスすることをさらに特徴とする請求項2に記載の方法。
- 前記第2分岐電流は第3トランジスタを流れ、前記第1トランジスタ及び前記第3トランジスタは各々飽和領域で動作することを特徴とする請求項1に記載の方法。
- 前記第1トランジスタは前記第1導電型であることを特徴とする請求項1に記載の方法。
- 基準電流を発生させる方法であって、
第1電源電圧の変動、第2電源電圧の変動、及び第1導電型のトランジスタの第1閾値電圧の変動に応じて第1の割合だけ変化する第1分岐電流を発生させ、
前記第1分岐電流をミラーして対応する第2分岐電流を生成し、
前記第1電源電圧の変動、前記第2電源電圧の変動、及び前記第1閾値電圧の変動に応じて前記第1の割合より高い第2の割合だけ変化する、第1トランジスタを流れる前記第2分岐電流の第1部分、を供給し、
第2トランジスタを流れる前記第2分岐電流の第2部分を供給し、
前記第2分岐電流の第2部分をミラーして前記基準電流を生成することを特徴とする方法。 - 前記第1電源電圧を前記第1トランジスタのソースに印加し、且つ、第2電源電圧の変動に応じて変化する第1制御電圧を前記第1トランジスタのゲートに印加することにより、前記第1トランジスタをバイアスすることをさらに特徴とする請求項6に記載の方法。
- 前記第1電源電圧は正電圧であり、前記第2電源電圧は負電圧であることを特徴とする請求項7に記載の方法。
- チャージポンプを用いて前記第2電源電圧を発生させることをさらに特徴とする請求項7に記載の方法。
- 基準電流を発生させる方法であって、
第1電源電圧の変動、第2電源電圧の変動、第1導電型のトランジスタの第1閾値電圧の変動、及び第2導電型のトランジスタの第2閾値電圧の変動に応じて第1の割合だけ変化する第1分岐電流を発生させ、
前記第1分岐電流をミラーして対応する第2分岐電流を生成し、
前記第1電源電圧の変動、前記第2電源電圧の変動、及び前記第1閾値電圧の変動に応じて前記第1の割合より高い第2の割合だけ変化する、第1トランジスタを流れる前記第2分岐電流の第1部分、を供給し、
第2トランジスタを流れる前記第2分岐電流の第2部分を供給し、
前記第2分岐電流の第2部分をミラーして対応する第3分岐電流を生成し、
前記第1電源電圧の変動及び前記第2閾値電圧の変動に応じて前記第1の割合より高い第3の割合だけ変化する、第4トランジスタを流れる前記第3分岐電流の第1部分、をシンクし、
第5トランジスタを流れる前記第3分岐電流の第2部分をシンクし、
前記第3分岐電流の第2部分をミラーして前記基準電流を生成することを特徴とする方法。 - 基準電流を発生させる回路であって、
第1電源電圧を供給する第1電圧供給端子と、
第2電源電圧を供給する第2電圧供給端子と、
前記第1及び第2電圧供給端子の間に直列に接続される、第1導電型のチャネル領域を有する第1トランジスタ、抵抗、及び第2トランジスタを含み、第1分岐電流が前記第1トランジスタ、前記抵抗、及び前記第2トランジスタを流れる、第1電流分岐部と、
前記第2電圧供給端子と第2分岐ノードの間に接続される第3トランジスタと、前記第1導電型のチャネル領域を有し、前記第1電圧供給端子と前記第2分岐ノードの間に接続される第4トランジスタと、前記第1電圧供給端子と前記第2分岐ノードの間に前記第4トランジスタと並列に接続される第5トランジスタとを含み、前記第3トランジスタは前記第2トランジスタとカレントミラー構成で接続され、それにより、前記第1分岐電流がミラーされて第2分岐電流として前記第3トランジスタに流れる、第2電流分岐部と、
前記第5トランジスタとカレントミラー構成で接続され、それにより、前記第5トランジスタを流れる電流がミラーされて流れる、第6トランジスタと、を備えたことを特徴とする基準電流発生回路。 - 前記第6トランジスタは前記基準電流を供給することを特徴とする請求項11に記載の基準電流発生回路。
- 前記第4トランジスタはゲートが接地されたPMOSトランジスタであることを特徴とする請求項11に記載の基準電流発生回路。
- 前記第2電圧供給端子に接続され、一又は複数のキャパシタの充放電を繰り返すことにより前記第2電源電圧を供給するチャージポンプ回路をさらに備えたことを特徴とする請求項11に記載の基準電流発生回路。
- 前記第1電源電圧は正電圧であり、前記第2電源電圧は負電圧であることを特徴とする請求項14に記載の基準電流発生回路。
- 前記第1トランジスタ及び前記第5トランジスタは、ダイオードとして機能するように構成されることを特徴とする請求項11に記載の基準電流発生回路。
- 前記第3トランジスタのゲートに制御電圧を印加するために接続される分圧回路をさらに備え、該分圧回路は、前記第2電圧供給端子にも接続され、それにより、前記制御電圧は前記第2電源電圧の変動に応じて変化することを特徴とする請求項11に記載の基準電流発生回路。
- 前記第1電流分岐部は、前記第1導電型とは逆の第2導電型のチャネル領域を有する第7トランジスタをさらに備え、前記第1分岐電流は前記第7トランジスタにも流れることを特徴とする請求項11に記載の基準電流発生回路。
- 前記第1電圧供給端子と第3分岐ノードの間に接続される前記第6トランジスタと、前記第1導電型とは逆の第2導電型のチャネル領域を有し、前記第2電圧供給端子と前記第3分岐ノードの間に接続される第7トランジスタと、前記第2電圧供給端子と前記第3分岐ノードの間に前記第7トランジスタと並列に接続される第8トランジスタと、を含む第3電流分岐部をさらに備えたことを特徴とする請求項11に記載の基準電流発生回路。
- 前記第8トランジスタとカレントミラー構成で接続される第9トランジスタをさらに備え、それにより、前記第8トランジスタを流れる電流が前記第9トランジスタにミラーされることを特徴とする請求項19に記載の基準電流発生回路。
- 前記第7トランジスタのゲートに制御電圧を印加するために接続される分圧回路をさらに備え、該分圧回路は、前記第1電圧供給端子にも接続され、それにより、前記制御電圧は前記第1電源電圧の変動に応じて変化することを特徴とする請求項19に記載の基準電流発生回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/334,338 US7944281B2 (en) | 2008-12-12 | 2008-12-12 | Constant reference cell current generator for non-volatile memories |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010152894A true JP2010152894A (ja) | 2010-07-08 |
Family
ID=42239759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009282118A Withdrawn JP2010152894A (ja) | 2008-12-12 | 2009-12-11 | 不揮発性メモリ用の一定の基準セル電流発生器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7944281B2 (ja) |
JP (1) | JP2010152894A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
KR20150110660A (ko) * | 2013-03-29 | 2015-10-02 | 인텔 코포레이션 | 크로스 포인트 메모리에 대한 고도 분산형 전류 기준들을 위한 저 전력, 고 정밀 전류 기준 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9310817B2 (en) * | 2014-02-04 | 2016-04-12 | Synaptics Incorporated | Negative voltage feedback generator |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4645948A (en) * | 1984-10-01 | 1987-02-24 | At&T Bell Laboratories | Field effect transistor current source |
JP3278673B2 (ja) * | 1993-02-01 | 2002-04-30 | 株式会社 沖マイクロデザイン | 定電圧発生回路 |
US5801523A (en) * | 1997-02-11 | 1998-09-01 | Motorola, Inc. | Circuit and method of providing a constant current |
WO1998058382A1 (fr) * | 1997-06-16 | 1998-12-23 | Hitachi, Ltd. | Dispositif a circuit integre transistorise |
US5864230A (en) * | 1997-06-30 | 1999-01-26 | Lsi Logic Corporation | Variation-compensated bias current generator |
US6184724B1 (en) * | 1998-12-16 | 2001-02-06 | Macronix International Co., Ltd. | Voltage detection circuit |
US6433624B1 (en) * | 2000-11-30 | 2002-08-13 | Intel Corporation | Threshold voltage generation circuit |
JP2003015755A (ja) * | 2001-06-28 | 2003-01-17 | Nippon Precision Circuits Inc | 電流制御回路 |
US6720822B2 (en) * | 2001-10-31 | 2004-04-13 | Stmicroelectronics S.R.L. | Negative charge pump architecture with self-generated boosted phases |
JP2003288786A (ja) * | 2002-03-28 | 2003-10-10 | Mitsubishi Electric Corp | 半導体装置 |
US7272053B2 (en) * | 2004-11-18 | 2007-09-18 | Freescale Semiconductor, Inc. | Integrated circuit having a non-volatile memory with discharge rate control and method therefor |
US7595685B1 (en) * | 2008-02-27 | 2009-09-29 | National Semiconductor Corporation | Power efficient and fast settling bias current generation circuit and system |
-
2008
- 2008-12-12 US US12/334,338 patent/US7944281B2/en not_active Expired - Fee Related
-
2009
- 2009-12-11 JP JP2009282118A patent/JP2010152894A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
KR20150110660A (ko) * | 2013-03-29 | 2015-10-02 | 인텔 코포레이션 | 크로스 포인트 메모리에 대한 고도 분산형 전류 기준들을 위한 저 전력, 고 정밀 전류 기준 |
KR101692924B1 (ko) | 2013-03-29 | 2017-01-04 | 인텔 코포레이션 | 크로스 포인트 메모리에 대한 고도 분산형 전류 기준들을 위한 저 전력, 고 정밀 전류 기준 |
KR101813833B1 (ko) | 2013-03-29 | 2017-12-29 | 인텔 코포레이션 | 크로스 포인트 메모리에 대한 고도 분산형 전류 기준들을 위한 저 전력, 고 정밀 전류 기준 |
US9997207B2 (en) | 2013-03-29 | 2018-06-12 | Intel Corporation | Low-power, high-accuracy current reference for highly distributed current references for cross point memory |
US10553257B2 (en) | 2013-03-29 | 2020-02-04 | Intel Corporation | Low-power, high-accuracy current reference for highly distributed current references for cross point memory |
Also Published As
Publication number | Publication date |
---|---|
US20100148855A1 (en) | 2010-06-17 |
US7944281B2 (en) | 2011-05-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008015925A (ja) | 基準電圧発生回路 | |
JP4982688B2 (ja) | 温度依存性を有する内部電源発生装置 | |
JP4844619B2 (ja) | 半導体メモリ装置 | |
KR20000052096A (ko) | 밴드갭 전압기준회로 | |
US20110050197A1 (en) | Reference current or voltage generation circuit | |
KR100818105B1 (ko) | 내부 전압 발생 회로 | |
WO2017051744A1 (ja) | 保護回路付きのレギュレータ回路 | |
JP4445780B2 (ja) | 電圧レギュレータ | |
JP5882397B2 (ja) | 負基準電圧発生回路及び負基準電圧発生システム | |
US20090058384A1 (en) | Reference voltage generating circuit and timer circuit | |
JP2020042478A (ja) | 半導体集積回路 | |
JP4787877B2 (ja) | 基準電流回路、基準電圧回路、およびスタートアップ回路 | |
US10503197B2 (en) | Current generation circuit | |
JP2010152894A (ja) | 不揮発性メモリ用の一定の基準セル電流発生器 | |
JP3732841B2 (ja) | 遅延回路 | |
KR20070071042A (ko) | 반도체 메모리 소자의 승압전압 레벨 감지기 | |
JP5842475B2 (ja) | 電圧生成回路およびパワーオンリセット回路 | |
JP2002074967A (ja) | 降圧電源回路 | |
JP7101499B2 (ja) | 発振回路 | |
JP5040397B2 (ja) | 基準電圧回路 | |
KR0172436B1 (ko) | 반도체 장치의 기준전압 발생회로 | |
KR100997391B1 (ko) | 차동신호 생성회로 | |
JP2007199854A (ja) | 定電流回路 | |
KR20080024411A (ko) | 반도체 메모리 장치의 데이터 출력 드라이버 | |
JP3507706B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20130305 |