JP5842475B2 - 電圧生成回路およびパワーオンリセット回路 - Google Patents

Description

本発明は、基準電圧を生成する電圧生成回路、および、当該電圧生成回路を用いたパワーオンリセット回路に関する。

図７は、例えば特許文献１が表す従来技術の要部を示し、図８はその動作をタイミングチャートによって示している。なお、本願発明と背景技術との差異を理解し易くするため、図７中の回路構成要素に付した符号は、後述の「発明を実施するための形態」欄で同一または類似機能を有する回路構成要素に付した符号と同一符号を付している。

図７に示す回路は、カレントミラー回路ＭＰ１およびＭＰ２の電流をトランジスタＭＰ６によりセンシングしている。当該カレントミラー回路ＭＰ１およびＭＰ２に電流が流れると、トランジスタＭＰ３からカレントミラー電流を出力するが、このとき、センシングトランジスタＭＰ６が充電回路８に充電電流Ｉｏを供給することで、スタートアップ回路３から電流生成回路６に流れる起動電流Ｉｓの供給をストップさせている。

特開平８−１８６４８４号公報 特開平１０−１３３７５８号公報 特開昭６１−２６１１７号公報 特開２００４−８６７５０号公報

この半導体集積回路のトランジスタの素子値を決定する場合、トランジスタのゲート幅、ゲート長などを決定することでトランジスタの閾値電圧Ｖｔ、電流増幅率などの諸特性を決定する。図７のセンシングトランジスタＭＰ６は、カレントミラー回路の構成トランジスタＭＰ１およびＭＰ２の電流をセンシングするため、その閾値電圧Ｖｔ１を、カレントミラー回路の構成トランジスタＭＰ１およびＭＰ２の閾値電圧Ｖｔ２より低くすると共に電流増幅率（変動率）を高くすると良く、このような場合、トランジスタＭＰ６のゲート長Ｌを短くすると共にゲート幅Ｗを広くすると良い。

しかしながら、電源瞬断などで一時的に電源電圧が低下した場合には、電源電圧ＶＤＤが中間電圧（例えば１Ｖ程度）まで低下したとき、カレントミラー回路のトランジスタＭＰ１およびＭＰ２がオフしたまま、中間電圧に応じた電流がセンシングトランジスタＭＰ６に流れることになる。すると、図８のタイミングチャートに示すように、この後電源電圧が復帰したとしても、その後段の起動電流Ｉｓ供給用のトランジスタＭＰ４には電流がほとんど流れず、起動電流Ｉｓの供給が遅れる。これにより、スタートアップ回路３の機能が十分に働かず、バンドギャップリファレンス回路の出力基準電圧ＶＲＥＦに立上り遅れが生じる。このような場合、パワーオンリセットが正常に機能しない。

センシングトランジスタＭＰ６のゲート長Ｌを長くすることで、当該トランジスタＭＰ６の閾値電圧Ｖｔを高くできるが、ゲート幅Ｗ／ゲート長Ｌの比を保持しつつ閾値電圧Ｖｔを上昇させると、当該ゲート長Ｌの拡大比に合わせてゲート幅Ｗをも拡大しなければならないため、半導体のチップサイズを考慮すれば、ゲート幅Ｗが実用的ではなくなり望ましくない。したがって、ゲート長Ｌの長さを極力変更しないまま、出力基準電圧を素早く起動できる構成が望まれている。

本発明は、上記事情に鑑みてなされたもので、その目的は、電源電圧が一時的に低下した場合であっても、その後電源電圧が上昇すれば基準電圧を素早く出力できるようにした電圧生成回路、および、リセット信号を素早く出力できるようにしたパワーオンリセット回路を提供することにある。

請求項１記載の発明によれば、電流生成手段（６）は、起動電流入力手段（ＭＮ１）を通じて起動されると第１および第２電源線間に与えられる電源電圧に応じて電流出力トランジスタ（ＭＰ１）により基準電流を生成する。また、基準電圧生成手段（７）は、電流生成手段（６）の生成電流に応じて基準電圧を生成する。

第１センシング手段（ＭＰ６）は、電流出力トランジスタ（ＭＰ１）より閾値電圧の低い第１センシングトランジスタ（ＭＰ６）を備えて構成され、電流生成手段（６）の生成電流をセンシングする結果に応じて第１センシングトランジスタのソースドレイン間又はエミッタコレクタ間に通電する。

ここで、電源電圧が電流出力トランジスタ（ＭＰ１）の閾値電圧未満の電圧まで一時的に低下したことを考慮する。電流出力トランジスタ（ＭＰ１）の制御端子には閾値電圧未満の電圧が与えられるが、第１センシングトランジスタ（ＭＰ６）はその閾値電圧が低いため充電電流を充電手段（８）に流そうとする。

電流は第１センシングトランジスタ（ＭＰ６）のソースドレイン間を通じて充電手段（８）にかけて流れようとするものの、このセンシングトランジスタ（ＭＰ６）と第２センシングトランジスタ（ＭＰ５）とはソースドレイン間又はエミッタコレクタ間が直列接続されているため、第２センシングトランジスタ（ＭＰ５）のソースドレイン間又はエミッタコレクタ間によって第１センシングトランジスタ（ＭＰ６）のソースドレイン間又はエミッタコレクタ間の通電が妨げられることになる。

すると、起動電流印加手段（ＭＰ４）は、充電手段（８）の充電電圧が低いときには、瞬断後に電源電圧が上昇すると起動電流入力手段（ＭＮ１）に起動電流を多く印加することができ、起動電流入力手段（ＭＮ１）に入力される起動電流を急激に増加させることができる。

したがって、電流生成手段（６）は、起動電流入力手段（ＭＮ１）を通じて早急に起動されることになるため、電流生成手段（６）が出力する基準電流も急激に増加させることができ、基準電圧生成手段（７）が出力する基準電圧の立上りも素早くなる。これにより、一時的に電源電圧が低下した場合であっても、その後電源電圧が上昇すれば基準電圧を素早く出力できる。

請求項２記載の発明によれば、電流生成手段（６）は、第１および第４トランジスタ（ＭＰ１，ＭＮ２）が抵抗（Ｒ１）と共に第１電源線および第２電源線間に直列接続されているため、これらの回路によって基準電流を基準電圧生成手段（７）の制御信号として供給でき、基準電圧生成手段（７）は電流生成手段（６）の生成電流に応じて基準電圧を生成できる。

第２トランジスタ（ＭＰ２）が第１トランジスタ（ＭＰ１）にカレントミラー接続されると共に、第４トランジスタ（ＭＮ２）が第３トランジスタ（ＭＮ１）にカレントミラー接続されており、第２および第３トランジスタ（ＭＰ２，ＭＮ１）は第１電源線および第２電源線間に直列接続されると共に第１および第４トランジスタ（ＭＰ１，ＭＮ２）は抵抗（Ｒ１）と共に第１電源線および第２電源線間に直列接続されているため、起動電流入力手段（ＭＮ１）に起動電流が印加されれば自己バイアスにより基準電流（Ｉｐ）を安定的に出力できる。

ここで、第１導電型の第５トランジスタ（ＭＰ４）は、第１電源線から第３および第４トランジスタ（ＭＮ１，ＭＮ２）の共通接続制御端子に起動電流を印加するように接続されている。

第１センシング手段（ＭＰ６）は第１導電型の第６トランジスタ（ＭＰ６）を備えており、この第６トランジスタ（ＭＰ６）によって第１トランジスタ（ＭＰ１）の通電電流をセンシングするが、この第６トランジスタ（ＭＰ６）の閾値電圧は第１および第２トランジスタ（ＭＰ１，ＭＰ２）の閾値電圧より低いため、電源電圧が第１および第２トランジスタ（ＭＰ１，ＭＰ２）の閾値電圧以下の所定電圧まで一時的に低下した場合であっても、第６トランジスタ（ＭＰ６）は充電電流を充電手段（８）に流そうとする。

電流は第６トランジスタ（ＭＰ６）に流れようとするが、この第６トランジスタ（ＭＰ６）には、第２センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）の第７トランジスタ（ＭＰ５）が直列接続されているため、第７トランジスタ（ＭＰ５）によって第１センシング手段（ＭＰ６）の第６トランジスタ（ＭＰ６）の通電が妨げられることになる。

充電手段（８）は、第１センシング手段（ＭＰ６）の第６トランジスタ（ＭＰ６）、および、第２センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）の第７トランジスタ（ＭＰ５）の直列接続を通じて充電するが、第１センシング手段（ＭＰ６）の第６トランジスタ（ＭＰ６）の通電が妨げられていると、充電手段（８）の充電電圧は低いまま保持されることになる。すると、充電手段（８）の充電電圧が低いため、起動電流印加手段（ＭＰ４）は瞬断後に電源電圧が上昇すると第３トランジスタ（ＭＮ１）の制御端子に起動電流を多く印加することができ、第３トランジスタ（ＭＮ１）の制御端子の起動電流を急激に増加させることができる。

したがって、起動電流入力手段となる第３トランジスタ（ＭＮ１）を通じて早急に起動されることになるため、電流生成手段（６）が出力する基準電流（Ｉｐ）も急激に増加させることができ、基準電圧生成手段（７）が出力する基準電圧の立上りも素早くなる。これにより、一時的に電源電圧が低下した場合であっても、その後電源電圧が上昇すれば基準電圧を素早く出力できる。

請求項３記載の発明によれば、電源電圧断した後にリセット信号を発生するパワーオンリセット回路において、請求項１または２記載の発明の基準電圧生成手段（７）が生成する基準電圧をリセット信号の生成に用いるため、リセット信号を素早く出力できる。

請求項４記載の発明によれば、電流生成手段（６）は、起動電流入力手段（ＭＮ１）を通じて起動されると第１および第２電源線間に与えられる電源電圧に応じて電流出力トランジスタ（ＭＰ１）により基準電流を生成する。また、基準電圧生成手段（７）は、電流生成手段（６）の生成電流に応じて基準電圧を生成する。

第３センシング手段（ＭＰ６）は、電流出力トランジスタ（ＭＰ１）より閾値電圧の低いセンシングトランジスタ（ＭＰ６）を備えて構成され、電流生成手段（６）の生成電流をセンシングする。

ここで、電源電圧が電流出力トランジスタ（ＭＰ１）の閾値電圧未満の所定電圧まで一時的に低下した場合、電流はセンシングトランジスタ（ＭＰ６）に流れようとするが、この第３センシング手段（ＭＰ６）のセンシングトランジスタ（ＭＰ６）には、第４センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）のセンシングトランジスタ（ＭＰ５）が直列接続されているため、第３および第４センシング手段（ＭＰ６，ＭＮ３，ＭＰ７，ＭＰ５）のセンシングトランジスタ（ＭＰ６，ＭＰ５）によって通電が妨げられることになる。

リセット信号のマスク信号は、第３センシング手段（ＭＰ６）のセンシングトランジスタ（ＭＰ６）、第４センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）のセンシングトランジスタ（ＭＰ５）、抵抗を直列接続した抵抗に生ずる電圧の反転信号となっている。このため、電源電圧が遮断されたときにはセンシングトランジスタ（ＭＰ６，ＭＰ５）により抵抗への通電が妨げられ、通電低下した（論理）信号の反転信号がリセット信号のマスク信号として出力されることになる。したがって、一時的に電源電圧が低下した場合であっても、電源電圧が上昇すると、この上昇した電源電圧に応じて反転信号が上昇することになり、この反転信号をリセット信号のマスク信号として素早く出力でき、補償されたリセット信号を素早く出力できる。

請求項５記載の発明によれば、電流生成手段（６）は、第１および第４トランジスタ（ＭＰ１，ＭＮ２）が抵抗（Ｒ１）と共に第１電源線および第２電源線間に直列接続されているため、これらの回路（ＭＰ１，ＭＮ２，Ｒ１）によって基準電流（Ｉｐ）を基準電圧生成手段（ＭＰ３，Ｒ２，Ｄ１）の制御信号として供給でき、基準電圧生成手段（ＭＰ３，Ｒ２，Ｄ１）は電流生成手段（ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２，Ｒ１）の生成電流に応じて基準電圧を生成できる。

第２トランジスタ（ＭＰ２）が第１トランジスタ（ＭＰ１）にカレントミラー接続されると共に、第４トランジスタ（ＭＮ２）が第３トランジスタ（ＭＮ１）にカレントミラー接続されており、第２および第３トランジスタ（ＭＰ２，ＭＮ１）は第１電源線および第２電源線間に直列接続されると共に第１および第４トランジスタ（ＭＰ１，ＭＮ２）は抵抗（Ｒ１）と共に第１電源線および第２電源線間に直列接続されているため、起動電流入力手段（ＭＮ１）に起動電流が印加されれば自己バイアスにより基準電流（Ｉｐ）を安定的に出力できる。

ここで、第１導電型の第５トランジスタ（ＭＰ４）は、その出力端子が電流生成手段の第３および第４トランジスタ（ＭＮ１，ＭＮ２）の共通接続制御端子に接続され、第１電源線から第３および第４トランジスタ（ＭＮ１，ＭＮ２）の共通接続制御端子に起動電流を印加する。

第３センシング手段（ＭＰ６）は、第８トランジスタ（ＭＰ６）を備えて構成され、第８トランジスタ（ＭＰ６）によって第１トランジスタ（ＭＰ１）の通電電流をセンシングするが、この第８トランジスタ（ＭＰ６）は第１および第２トランジスタ（ＭＰ１，ＭＰ２）より閾値電圧が低いため、電源電圧が第１および第２トランジスタ（ＭＰ１，ＭＰ２）の閾値電圧未満の所定電圧まで一時的に低下した場合、電流は第８トランジスタ（ＭＰ６）に流れようとするが、この第３センシング手段（ＭＰ６）の第８トランジスタ（ＭＰ６）には、第４センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）の第９トランジスタ（ＭＰ５）が直列接続されているため、第９トランジスタ（ＭＰ５）によって第８トランジスタ（ＭＰ６）の通電が妨げられることになる。

リセット信号のマスク信号は、第３センシング手段（ＭＰ６）の第８トランジスタ（ＭＰ６）、第４センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）の第９トランジスタ（ＭＰ５）、抵抗を直列接続した抵抗に生じる電圧の反転信号となっている。

このため、電源電圧が遮断されたときには、第８トランジスタ（ＭＰ６）および第９トランジスタ（ＭＰ５）によって抵抗への通電が妨げられ、通電低下した（論理）信号の反転信号がリセット信号のマスク信号として出力されることになる。したがって、一時的に電源電圧が低下した場合であっても、電源電圧が上昇すると、この上昇した電源電圧に応じて反転信号が上昇することになり、この反転信号をリセット信号のマスク信号として素早く出力でき、補償されたリセット信号を素早く出力できる。

前述のトランジスタは、例えばＭＯＳトランジスタであってもバイポーラトランジスタであってもほぼ同様の作用効果を奏する。

本発明の第１実施形態を示す電気的構成図 各ノードの電圧、電流の過渡的変化を概略的に示すタイミングチャート 本発明の第２実施形態を示す図１相当図 図２相当図 本発明の第３実施形態を示す図１相当図（その１） 図１相当図（その２） 従来技術を示す図１相当図 従来技術を示す図２相当図

（第１実施形態）
以下、本発明を、基準電圧生成回路を具備したパワーオンリセット回路に適用した第１実施形態について図１および図２を参照しながら説明する。
図１は、パワーオンリセット回路の電気的構成を示している。図１に示すように、パワーオンリセット回路１は、主に、基準電圧出力回路２、スタートアップ回路３、分圧回路４、および、コンパレータ５を備える。基準電圧出力回路２は、電流生成回路（電流生成手段）６、および、基準電圧生成回路（基準電圧生成手段）７を備える。

電流生成回路６は、正の電源電圧ＶＤＤが与えられる高電位側の第１電源線Ｎ１と低電位（グランド）側の第２電源線Ｎ２との間に、Ｐチャネル型（第１導電型）のＭＯＳトランジスタＭＰ１、ＭＰ２、Ｎチャネル型（第２導電型）のＭＯＳトランジスタＭＮ１、ＭＮ２、および、抵抗Ｒ１を接続して構成されている。以下、各ＭＯＳトランジスタを単にトランジスタと略して説明する。

トランジスタＭＰ１は、そのゲートドレイン間が導通接続されることでダイオード接続されている。トランジスタＭＰ１とＭＰ２はそのゲートが共通接続されると共に、トランジスタＭＰ１とＭＰ２のソースが第１電源線Ｎ１で共通接続されており、これによりカレントミラー回路が構成されている。

また、トランジスタＭＮ１は、そのゲートドレイン間が導通接続されることでダイオード接続されている。トランジスタＭＮ１とＭＮ２はそのゲートが共通接続されている。トランジスタＭＰ１のソースドレイン間およびトランジスタＭＮ２のドレインソース間は抵抗Ｒ１と共に第１および第２電源線Ｎ１およびＮ２間に接続されている。また、トランジスタＭＰ２のソースドレイン間およびトランジスタＭＮ１のドレインソース間は第１および第２電源線Ｎ１およびＮ２間に接続されている。これにより自己バイアス回路が構成されている。トランジスタＭＰ１およびＭＮ２のドレイン接続ノードＮ３は電流生成回路６の出力となる。

基準電圧生成回路７は、第１および第２電源線Ｎ１およびＮ２間にＰチャネル型のＭＯＳトランジスタＭＰ３、抵抗Ｒ２、ダイオードＤ１の順方向を接続して基準電圧ＶＲＥＦを生成する。ノードＮ３はＰチャネル型のＭＯＳトランジスタＭＰ３のゲートに接続され、基準電圧生成回路７の入力となり、トランジスタＭＰ１およびＭＰ３はカレントミラー接続されている。基準電圧ＶＲＥＦは、トランジスタＭＰ３と抵抗Ｒ２の共通接続ノードＮ４から出力される。

基準電圧生成回路７が出力する基準電圧ＶＲＥＦは、コンパレータ５の非反転入力端子に与えられる。このコンパレータ５の反転入力端子には、分圧回路４が接続されている。この分圧回路４は、第１および第２電源線Ｎ１およびＮ２間に与えられる電源電圧ＶＤＤを分圧する複数の抵抗Ｒ３およびＲ４によって構成されている。コンパレータ５は、ＰＯＲ（パワーオンリセット）信号を出力する。

電流生成回路６を構成するトランジスタＭＮ１およびＭＮ２の共通接続ノードＮ５は、電流生成回路６の入力（起動電流供給ノード）となっている。この起動電流供給ノードＮ５にはスタートアップ回路３から起動電流Ｉｓが供給されるように構成されている。

スタートアップ回路３は、第１電源線Ｎ１とノードＮ５との間にソースドレインが接続されるＰチャネル型のＭＯＳトランジスタＭＰ４を主として構成されている。このトランジスタＭＰ４のゲートには充電回路（充電手段）８が接続されている。この充電回路８は、抵抗Ｒ５およびコンデンサＣ１を並列接続した回路であり、トランジスタＭＰ４のゲートのノードＮ６と第２電源線（グランド）Ｎ２間に接続され、トランジスタＭＰ４のゲート制御信号（制御電圧）を生成する。

ノードＮ６は、充電回路８の充電供給ノードとなるが、第１電源線Ｎ１とノードＮ６との間には、ＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６のソースドレインが複数直列接続されている。これらのＭＯＳトランジスタＭＰ５、ＭＰ６のゲート幅は互いに同一幅で、且つ、トランジスタＭＰ５、ＭＰ６のゲート長も互いに同一長さ（すなわち同一サイズ）に設定されており、これらのトランジスタＭＰ５、ＭＰ６の閾値電圧Ｖｔ１、電流供給能力（Ｖｄｓ−Ｉｄｓ特性、電流増幅能力）はほぼ同一特性とされている。

トランジスタＭＰ５、ＭＰ６のうち、トランジスタＭＰ６のゲートは、トランジスタＭＰ１およびＭＰ２のゲートと共通接続されており、トランジスタＭＰ６はトランジスタＭＰ１が出力する基準電流Ｉｐをセンシングする。このとき、このセンシング感度を高めるため、トランジスタＭＰ６の閾値電圧Ｖｔ１はトランジスタＭＰ１，ＭＰ２の閾値電圧Ｖｔ２よりも小さくなっており、また、トランジスタＭＰ６の電流増幅率はトランジスタＭＰ１およびＭＰ２の電流増幅率よりも高くなっている。

また、起動電流供給ノードＮ５には、ＮチャネルＭＯＳトランジスタＭＮ３のゲートが接続され、このトランジスタＭＮ３のソースは第２電源線（グランド）Ｎ２に接続されている。トランジスタＭＮ３のドレインは第１電源線Ｎ１にダイオード接続されたトランジスタＭＰ７に接続されている。トランジスタＭＰ５およびＭＰ７のゲートは共通接続されており、これらのトランジスタＭＰ５およびＭＰ７はカレントミラー接続されている。

これにより、トランジスタＭＰ４がノードＮ５に供給する起動電流ＩｓをトランジスタＭＮ３がセンシングし、トランジスタＭＮ３のセンシング電流に応じたミラー電流をトランジスタＭＰ５のドレイン電流として出力できる。

前記した構成の作用について図２を参照しながら説明する。
図２は、要所の電流、電圧の時間変化を概略的に示している。下記のように各素子値を適用して考慮した例を示す。下記のうち各トランジスタＭＰ１〜ＭＰ７、ＭＮ１〜ＭＮ３の括弧内は、（ゲート幅Ｗ［μｍ］／ゲート長Ｌ［μｍ］）を示している。

ＭＰ１＝（８６／９６）、ＭＰ２＝（８６／９６）、ＭＰ３＝（８６／９６）、
ＭＰ４＝（３／１２）、ＭＰ５＝（４８０／１）、ＭＰ６＝（４８０／１）、
ＭＰ７＝（１／１）
ＭＮ１＝（８０／２０）、ＭＮ２＝（９００／２０）、ＭＮ３＝（８０／２０）
Ｒ２＝１．５［ＭΩ］、Ｒ５＝７６０［ｋΩ］、Ｃ１＝２２［ｐＦ］、
Ｒ１、Ｒ３、Ｒ４＝数［ｋΩ］、電源電圧ＶＤＤ＝５［Ｖ］
＜電源投入時の動作＞
電源電圧ＶＤＤの投入時には、トランジスタＭＰ４のゲートは抵抗Ｒ５を通じて接地されており、トランジスタＭＰ４のゲート電圧は低いため、このトランジスタＭＰ４はオンし、起動電流ＩｓがノードＮ５に供給される。この起動電流Ｉｓは、トランジスタＭＮ１およびＭＮ２のゲート入力容量に充電されることになり、当該トランジスタＭＮ１およびＭＮ２のゲート電圧は上昇する。すると、トランジスタＭＮ１およびＭＮ２には、トランジスタＭＰ１および抵抗Ｒ１を通じた電流が流れ、自己バイアスにより基準電流Ｉｐが流れる。

起動電流ＩｓはトランジスタＭＮ３によってセンシングされると共に、基準電流ＩｐはトランジスタＭＰ６によりセンシングされる。したがって、これらの両電流ＩｓおよびＩｐが流れるときには、スタートアップ回路３を構成するトランジスタＭＰ５およびＭＰ６のソースドレインを通じて充電回路８に充電電流Ｉｏが流れる。充電電流ＩｏがコンデンサＣ１に充電されると、トランジスタＭＰ４のゲート電圧が上昇し電源電圧ＶＤＤに近くなるとトランジスタＭＰ４はオフする。すると、スタートアップ回路３による起動電流Ｉｓの供給は停止する。この間、基準電圧生成回路７は基準電流Ｉｐに応じた基準電圧ＶＲＥＦをコンパレータ５の非反転入力端子に出力する。コンパレータ５は、この基準電圧Ｖｒｅｆが分圧回路４の分圧電圧Ｖａを上回る間ハイレベル信号をリセット信号として出力する。このようにしてパワーオンリセット回路１が動作する。

＜電源瞬断時の動作＞
図２に示すように、何らかの影響があり電源電圧ＶＤＤが一時的に低下した場合の動作を説明する。例えば、電源電圧ＶＤＤがトランジスタＭＰ１およびＭＰ２の閾値電圧Ｖｔ２未満の中間電圧（Ｖｔ２−α（所定値））［Ｖ］まで低下した場合について考慮する。

トランジスタＭＰ６はその閾値電圧Ｖｔ１がトランジスタＭＰ１およびＭＰ２の閾値電圧Ｖｔ２よりも低く電流増幅率も高いため充電電流Ｉｏを流そうとする。しかし、第１電源線Ｎ１とノードＮ６との間には、トランジスタＭＰ５およびＭＰ６が直列接続されているため、これら複数のトランジスタＭＰ５およびＭＰ６の閾値電圧Ｖｔ１よりも十分低い電圧しか各トランジスタＭＰ５およびＭＰ６のゲートソース間に印加されず、充電電流Ｉｏは図７の構成（背景技術欄の説明参照）に比較して流れない。

通常時、コンデンサＣ１には充電されているが、充電電流Ｉｏが流れなくなるとコンデンサＣ１の充電電荷は抵抗Ｒ５を通じて消費されることになり、ノードＮ６の電圧がほぼ０Ｖ（初期電圧）となる。したがって、図２に示す要部のノードの電圧、電流共に０に近い値となる。

ここで、電源電圧ＶＤＤが中間電圧（Ｖｔ２−α）［Ｖ］から再度上昇し、パワーオンリセット電圧（ＰＯＲ電圧：電源電圧ＶＤＤ）まで復帰する場合、電源電圧ＶＤＤの上昇勾配に合わせてノードＮ３の電圧も上昇する（図２（ｂ）のノードＮ３の電圧参照）。

またこれと同時に、起動電流ＩｓがトランジスタＭＰ４のソースドレイン間に流れると、トランジスタＭＮ１およびＭＮ２の各ゲート入力容量に電荷が注入されることになりゲート電圧が上昇し、電流がトランジスタＭＮ１およびＭＮ２のドレインソース間に流れ始める。このとき、電源電圧ＶＤＤは、トランジスタＭＰ４の閾値電圧未満から上昇し始めることになり、さらに電源電圧ＶＤＤが上昇するとトランジスタＭＰ４がオンし、ノードＮ５の電圧が急激に上昇する（図２（ｄ）の起動電流Ｉｓの上昇動作参照）。

起動電流Ｉｓが上昇すると、電流生成回路６によって基準電流Ｉｐが生成されるようになる（図２（ｆ）の基準電流Ｉｐの上昇動作参照）。基準電流Ｉｐが生成されると、トランジスタＭＰ３のゲート入力容量にも電流Ｉｐによって電荷が充電されるようになり、基準電圧ＶＲＥＦが電流Ｉｐの電流量に応じて生成される（図２（ｇ）の基準電圧ＶＲＥＦの上昇動作参照）。この基準電圧ＶＲＥＦが分圧回路４の分圧電圧Ｖａを上回ると、コンパレータ５はハイレベル（但し、電源電圧ＶＤＤの上昇勾配に合わせて上昇）となるリセット信号（ＰＯＲ（パワーオンリセット信号））を出力する。

起動電流ＩｓはトランジスタＭＮ３によってセンシングされると共に、基準電流ＩｐはトランジスタＭＰ６によってセンシングされる。したがって、これら両電流ＩｓおよびＩｐが流れると、スタートアップ回路３におけるトランジスタＭＰ５およびＭＰ６のソースドレイン間を通じて充電回路８に充電電流Ｉｏが流れる（図２（ｅ）の充電電流Ｉｏ参照）。

充電電流ＩｏがコンデンサＣ１に充電されると、トランジスタＭＰ４のゲート電圧が上昇し電源電圧ＶＤＤに近くなるとトランジスタＭＰ４はオフする。すると、起動電流Ｉｓは急激に下降し（図２（ｄ）の起動電流Ｉｓの下降動作参照）、スタートアップ回路３による起動電流Ｉｓの供給は弱まりやがてほぼ停止する。

その後、電源電圧ＶＤＤは電源復帰し続けるが、分圧回路４の分圧電圧Ｖａが基準電圧ＶＲＥＦよりも高くなると、コンパレータ５は電源電圧ＶＤＤが所定のＰＯＲ電圧まで達したことを検出し、コンパレータ５の出力リセット信号をオフ（解除）する。

＜本実施形態の主な特徴のまとめ＞
本実施形態によれば、トランジスタＭＰ５およびＭＰ６が第１電源線Ｎ１およびノードＮ６間に直列接続されており、トランジスタＭＰ５が起動電流Ｉｓをセンシングし、トランジスタＭＰ６が基準電流Ｉｐをセンシングしている。このため、たとえ電源電圧ＶＤＤがトランジスタＭＰ１およびＭＰ２の閾値電圧Ｖｔ２未満の中間電圧（Ｖｔ２−α（所定値））［Ｖ］まで低下したとしても、両トランジスタＭＰ５およびＭＰ６には閾値電圧以上となる電圧がゲートソース間に与えられることがなくなり、充電回路８には充電電流Ｉｏが充電されにくくなり、トランジスタＭＰ４がオン状態を保持し続ける。

したがって、電源電圧ＶＤＤが再復帰して電源電圧が上昇したときには、トランジスタＭＰ４から起動電流ＩｓをノードＮ５に素早く供給でき、電流生成回路６は基準電流Ｉｐを素早く生成できる。したがって、基準電流Ｉｐが流れるようになれば、基準電圧生成回路７は基準電圧ＶＲＥＦを素早く出力できるようになり、コンパレータ５は素早くリセット信号を出力できる。

（第２実施形態）
図３および図４は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、スタートアップ回路３内にトランジスタＭＰ５およびＭＰ６の直列回路を設けることなく、この補償回路を別途設けたところにある。前述実施形態と同一部分、同一機能、類似の機能を有する部分については同一符号を付して説明を行い、以下では、前述実施形態と異なる部分について説明する。

図３は、図１に代わる電気的構成を示している。この図３に示すように、第１電源線Ｎ１および第２電源線Ｎ２間には、Ｐチャネル型のＭＯＳトランジスタＭＰ５、ＭＰ６および抵抗Ｒ６を直列接続して構成されている。

代わりに、第１電源線Ｎ１およびノードＮ６（充電回路８の充電ノード）間には、トランジスタＭＰ５およびＭＰ６に代わるトランジスタＭＰ８が接続されている。このトランジスタＭＰ８は従来技術図７のＭＰ６相当である。トランジスタＭＰ８のゲート幅、ゲート長は、（ゲート幅Ｗ／ゲート長Ｌ）＝（２４０μｍ／１μｍ）となっている。なお、トランジスタＭＰ５およびＭＰ６のゲート幅、ゲート長は、（ゲート幅Ｗ／ゲート長Ｌ）＝（４８０μｍ／１μｍ）（前述実施形態と同様）となっており、これらのトランジスタＭＰ５、ＭＰ６、ＭＰ８の閾値電圧は共に低い。

トランジスタＭＰ６と抵抗Ｒ６の共通接続ノードＮ７はＮＯＴゲート（反転回路）９の入力に接続されている。ＮＯＴゲート９はノードＮ７の電圧を論理反転した反転信号をマスク信号としてＯＲゲート１０に出力し、ＯＲゲート１０はコンパレータ５の出力信号（論理信号）とＮＯＴゲート９の出力信号を論理和して出力する。

図４は、電源電圧が復帰するときの要部の電圧、電流の時間変化をタイミングチャートで示している。
スタートアップ回路３の構成は、背景技術欄の図７を用いて説明した回路と同様である。このため、電源電圧ＶＤＤがトランジスタＭＰ１およびＭＰ２の閾値電圧Ｖｔ２未満の中間電圧（Ｖｔ２−α（所定値））［Ｖ］まで低下した後、電源が復帰して電源電圧ＶＤＤが上昇したとしても起動電流Ｉｓの立上りが遅く基準電流Ｉｐの立上りも遅くなるため、基準電圧ＶＲＥＦも所望の立上りタイミングを得ることができない。したがって、基準電圧ＶＲＥＦに基づくリセット信号（ＰＯＲ）が出力されにくくなる。

しかし、この回路とは別に設けられたトランジスタＭＰ５およびＭＰ６、並びに、抵抗Ｒ６の直列回路からノードＮ７の電圧をＮＯＴゲート９に出力しているため、ＮＯＴゲート９およびＯＲゲート１０に復帰電源が供給されれば、ＮＯＴゲート９は入力信号をバッファ出力（反転出力）をマスク信号として出力でき、ＯＲゲート１０を通じて補償した後のリセット信号（ＰＯＲ’）を出力できる。

この場合、図４（ａ）に示すように、電源電圧ＶＤＤが中間電圧から復帰して上昇すると、各ゲート９および１０は電源電圧ＶＤＤの上昇勾配に応じて出力することになり、ゲート９および１０の遅延時間分の遅れのみでハイレベル（但し電源電圧上昇勾配に応じて上昇）を補償後のリセット信号（ＰＯＲ’）として出力できる。

この間、起動電流Ｉｓは少量流れているが、トランジスタＭＮ１およびＭＮ２のゲート入力容量を充電し、これらのゲート電圧が上昇すると、両トランジスタＭＮ１およびＭＮ２がオンし、基準電流Ｉｐが流れ始め、基準電圧ＶＲＥＦが上昇する（図４（ｇ）の基準電圧ＶＲＥＦの上昇動作参照）。基準電圧ＶＲＥＦが上昇したとしても、電源電圧ＶＤＤが既に上昇してしまっているため、コンパレータ５の非反転入力端子には分圧回路４の分圧電圧Ｖａを超える電圧が印加されない。このような場合には、コンパレータ５の出力はロウレベルのままとなりリセット信号ＰＯＲとして出力されない（図４（ｈ）のリセット信号ＰＯＲの非出力参照）。

他方、トランジスタＭＰ５およびＭＰ６は、それぞれ、起動電流Ｉｓ、基準電流Ｉｐをセンシングしているため、起動電流Ｉｓが流れ続けると共に、基準電流Ｉｐが流れ始めると、トランジスタＭＰ５およびＭＰ６のセンシング電流Ｉｅもまた流れ始める。

この場合、ノードＮ７の電圧が上昇するため、この上昇電圧がＮＯＴゲート９に入力されると、このＮＯＴゲート９の入力論理信号の反転信号が得られる（図４（ｉ）のノードＮ７の電圧（点線）参照）。したがって、基準電圧ＶＲＥＦが上昇したタイミングでＮＯＴゲート９の出力もロウレベルとなる。これにより、電源電圧ＶＤＤが上昇し、ＶＲＥＦが完全に立ち上がった後にノードＮ８のマスク信号がディスエーブル(ロウレベル)になり、コンパレータ５によってパワーオンリセット信号ＰＯＲが出力される。

このとき、ＶＲＥＦが正常に立ち上がっているため、コンパレータ５は正常にパワーオンリセット判定ができる。従って、パワーオンリセット電圧（ＰＯＲ電圧）以上に復帰した後、補償後のリセット信号（ＰＯＲ’）も解除されることになる（図４（ｊ）の補償後のリセット信号ＰＯＲ’参照）。

＜本実施形態の主な特徴のまとめ＞
本実施形態によれば、トランジスタＭＰ５およびＭＰ６並びに抵抗Ｒ６が第１電源線Ｎ１および第２電源線Ｎ２間に接続されており、トランジスタＭＰ５が起動電流Ｉｓをセンシングし、トランジスタＭＰ６が基準電流Ｉｐをセンシングする。このため、たとえ電源電圧ＶＤＤがトランジスタＭＰ１およびＭＰ２の閾値電圧Ｖｔ２未満の中間電圧（Ｖｔ２−α（所定値））［Ｖ］まで低下したとしても、両トランジスタＭＰ５およびＭＰ６がともに閾値電圧以上となる電圧がゲートソース間に与えられることがなくなる。

したがって、ノードＮ７の電圧はほぼグランド電圧（第２電源線Ｎ２の電圧（＝０Ｖ））付近で保持される。したがって、電源電圧ＶＤＤが復帰すると、ＮＯＴゲート９は電源電圧ＶＤＤの上昇勾配に応じた電圧を出力するようになり、この電圧が補償後のパワーオンリセット信号（ＰＯＲ’）として出力される。また、電源電圧ＶＤＤが上昇し、ＶＲＥＦが完全に立ち上がった後にＮ８のマスク信号がディスエーブル(ロウレベル)になりコンパレータ５によってパワーオンリセット信号ＰＯＲが出力される。このとき、ＶＲＥＦが正常に立ち上がっているため、コンパレータ５は正常にパワーオンリセット判定ができる。従って、パワーオンリセット電圧（ＰＯＲ電圧）以上に復帰した後には、このパワーオンリセット信号（ＰＯＲ’）を解除できる。したがって、電源電圧ＶＤＤが一時的に低下した状態から起動し基準電圧ＶＲＥＦの立ち上がりが遅れても、ＶＲＥＦが正常に立ち上がるまでマスク信号がイネーブル(ハイレベル)となりリセット出力信号(ＰＯＲ‘)が強制的にイネーブル(ハイレベル)となる。これによってパワーオンリセット電圧に達していない低電圧で誤ってリセットが外れることがなく、システムの誤動作を防止できる。

（第３実施形態）
図５および図６は、本発明の第３実施形態を示すもので、第１実施形態と異なるところは、基準電圧出力回路２を構成するカレントミラー回路として、カスコードカレントミラー回路を用いたところにある。前述実施形態と同一または類似部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。

図５および図６は、基準電圧出力回路２を構成するカレントミラー回路としてカスコードカレントミラー回路を用いた一例を示している。これらの図５および図６に示すように、Ｎチャネル型のＭＯＳトランジスタＭＮ５が、トランジスタＭＰ１およびＭＮ２の間に電流バッファとして挿入されている。

このように構成すれば、ノードＮ３の電圧が大きく変化したとしてもトランジスタＭＮ２のドレインソース間電圧変化の影響を少なくできるため、チャネル長変調効果の影響を小さくできる。また、トランジスタＭＮ1及びＭＮ２を低耐圧トランジスタで構成した場合にそれぞれのドレイン電圧の上昇を抑えることができ破壊防止の効果がある。なお、図５の回路と図６の回路との間の相違点は起動電流Ｉｓの供給ノードの違いであり、ほぼ同様の動作をすることに留意する。

前述の第１ないし第３実施形態では、ＭＯＳトランジスタで構成した形態を示したが、例えばバイポーラトランジスタなどの他のトランジスタを適用して構成しても良い。
前述の実施形態では、特にパワーオンリセット回路１に適用したが、基準電圧ＶＲＥＦを素早く出力するための電圧生成回路を単独で適用できる。

図面中、１はパワーオンリセット回路、２は基準電圧出力部、３はスタートアップ回路、６は電流生成回路（電流生成手段）、７は基準電圧生成回路（基準電圧生成手段）、８は充電回路（充電手段）、ＭＰ１〜ＭＰ８、ＭＮ１〜ＭＮ５はトランジスタ、Ｎ１は第１電源線、Ｎ２は第２電源線を示す。

Claims (5)

1. 起動電流入力手段（ＭＮ１）および電流出力トランジスタ（ＭＰ１）を備え前記起動電流入力手段を通じて起動されると第１および第２電源線間に与えられる電源電圧に応じて前記電流出力トランジスタを用いて基準電流を生成する電流生成手段（６）と、
   前記電流生成手段（６）の生成電流に応じて基準電圧を生成する基準電圧生成手段（７）と、
   前記電流生成手段の起動電流入力手段（ＭＮ１）に起動電流を印加する起動電流印加手段（ＭＰ４）と、
   前記電流出力トランジスタ（ＭＰ１）より閾値電圧の低い第１センシングトランジスタ（ＭＰ６）を備えて構成され、前記電流生成手段（６）の生成電流をセンシングする結果に応じて前記第１センシングトランジスタのソースドレイン間又はエミッタコレクタ間を通電する第１センシング手段（ＭＰ６）と、
   第２センシングトランジスタ（ＭＰ５）を備え、前記起動電流印加手段（ＭＰ４）によって前記起動電流入力手段（ＭＮ１）に印加された起動電流をセンシングする結果に応じて前記第２センシングトランジスタのソースドレイン間又はエミッタコレクタ間を通電する第２センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）と、
   前記第１センシング手段（ＭＰ６）の第１センシングトランジスタ（ＭＰ６）のソースドレイン間又はエミッタコレクタ間、および、前記第２センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）の第２センシングトランジスタ（ＭＰ５）のソースドレイン間又はエミッタコレクタ間の直列接続を通じて充電する充電手段（８）と、を備え、
   前記起動電流印加手段（ＭＰ４）は、前記充電手段（８）の充電電圧が低いことに応じて起動電流を多く起動電流入力手段（ＭＮ１）に印加することを特徴とする電圧生成回路。
2. 前記電流生成手段（６）は、第１電源線にダイオード接続された第１導電型の第１トランジスタ（ＭＰ１）、前記第１トランジスタにカレントミラー接続された第１導電型の第２トランジスタ（ＭＰ２）、第２電源線にダイオード接続された第２導電型の第３トランジスタ（ＭＮ１）、前記第３トランジスタにカレントミラー接続された第２導電型の第４トランジスタ（ＭＮ２）、および、抵抗（Ｒ１）を備え、前記第２および第３トランジスタ（ＭＰ２，ＭＮ１）は前記第１電源線および前記第２電源線間に直列接続されると共に前記第１および第４トランジスタ（ＭＰ１，ＭＮ２）は前記抵抗（Ｒ１）と共に前記第１電源線および前記第２電源線間に直列接続され、
   前記起動電流印加手段（ＭＰ４）は、その出力端子が前記電流生成手段の第３および第４トランジスタ（ＭＮ１，ＭＮ２）の共通接続制御端子に接続され、前記第３トランジスタ（ＭＮ１）の制御端子に前記第１電源線から起動電流を印加する第１導電型の第５トランジスタ（ＭＰ４）を備えて構成され、
   前記第１センシング手段（ＭＰ６）は、その制御端子が前記第１トランジスタ（ＭＰ１）の制御端子に接続され、前記第１および第２トランジスタ（ＭＰ１，ＭＰ２）の閾値電圧より低い閾値電圧のトランジスタであり前記第１トランジスタ（ＭＰ１）の通電電流をセンシングする第１導電型の第６トランジスタ（ＭＰ６）を備えて構成され、
   前記第２センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）は、前記第５トランジスタ（ＭＰ４）の出力電流の供給ノードに制御端子が接続され当該起動電流をセンシングする第２センシングトランジスタ（ＭＮ３）と、この第２センシングトランジスタ（ＭＮ３）のセンシング電流をカレントミラーする第７トランジスタ（ＭＰ５）であり、前記第１電源線から前記第６トランジスタ（ＭＰ６）に直列接続された第１導電型の第７トランジスタ（ＭＰ５）を備えて構成され、
   前記充電手段（８）は、前記第１センシング手段（ＭＰ６）の第６トランジスタ（ＭＰ６）、および、前記第２センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）の第７トランジスタ（ＭＰ５）の直列接続に応じて充電することを特徴とする請求項１記載の電圧生成回路。
3. 電源電圧瞬断した後にリセット信号を発生するパワーオンリセット回路において、
   請求項１または２記載の電圧生成回路を備え、
   前記電圧生成回路の基準電圧生成手段（７）が生成する基準電圧をリセット信号の生成に用いることを特徴とするパワーオンリセット回路。
   
4. 電源電圧瞬断した後にリセット信号を出力するパワーオンリセット回路において、
   起動電流入力手段（ＭＮ１）および電流出力トランジスタ（ＭＰ１）を備え当該起動電流入力手段を通じて起動されると第１および第２電源線間に与えられる電源電圧に応じて前記電流出力トランジスタ（ＭＰ１）を用いて基準電流を生成する電流生成手段（６）と、
   前記電流生成手段（６）の生成電流に応じて基準電圧を生成する基準電圧生成手段（ＭＰ３，Ｒ２，Ｄ１）と、
   前記電流生成手段（６）の起動電流入力手段（ＭＮ１）に起動電流を印加する起動電流印加手段（ＭＰ４）と、
   前記電流出力トランジスタ（ＭＰ１）より閾値電圧の低いセンシングトランジスタ（ＭＰ６）を備えて構成され、前記電流生成手段（６）の生成電流をセンシングする第３センシング手段（ＭＰ６）と、
   前記起動電流印加手段（ＭＰ４）により前記起動電流入力手段（ＭＮ１）に印加する起動電流をセンシングする第４センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）と、を備え、
   前記第１電源線および前記第２電源線間に接続された前記第３センシング手段（ＭＰ６）のセンシングトランジスタ（ＭＰ６）、前記第４センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）のセンシングトランジスタ（ＭＰ５）、および、抵抗を直列接続した前記抵抗に生じる電圧の反転信号をリセット信号のマスク信号として出力することを特徴とするパワーオンリセット回路。
5. 前記電流生成手段（６）は、第１電源線にダイオード接続された第１導電型の第１トランジスタ（ＭＰ１）、前記第１トランジスタにカレントミラー接続された第１導電型の第２トランジスタ（ＭＰ２）、第２電源線にダイオード接続された第２導電型の第３トランジスタ（ＭＮ１）、および、前記第３トランジスタにカレントミラー接続された第２導電型の第４トランジスタ（ＭＮ２）、抵抗（Ｒ１）を備え、前記第２および第３トランジスタ（ＭＰ２，ＭＮ１）は前記第１電源線および前記第２電源線間に直列接続されると共に前記第１および第４トランジスタ（ＭＰ１，ＭＮ２）は前記抵抗（Ｒ１）と共に前記第１電源線および前記第２電源線間に直列接続され、
   前記起動電流印加手段（ＭＰ４）は、その出力端子が前記電流生成手段の第３および第４トランジスタ（ＭＮ１，ＭＮ２）の共通接続制御端子に接続され、前記第３および第４トランジスタ（ＭＮ１，ＭＮ２）の共通接続制御端子に前記第１電源線から起動電流を印加する第１導電型の第５トランジスタ（ＭＰ４）を備えて構成され、
   前記第３センシング手段（ＭＰ６）は、その制御端子が前記第１トランジスタ（ＭＰ１）の制御端子に接続され、その閾値電圧が第１および第２トランジスタ（ＭＰ１，ＭＰ２）の閾値電圧よりも低く、第１トランジスタ（ＭＰ１）の通電電流をセンシングする第１導電型の第８トランジスタ（ＭＰ６）を備えて構成され、
   前記第４センシング手段（ＭＰ５）は、前記第５トランジスタ（ＭＰ４）の起動電流の供給ノードに制御端子が接続され当該起動電流をセンシングするセンシングトランジスタ（ＭＮ３）と、このセンシングトランジスタ（ＭＮ３）にカレントミラー接続する第９トランジスタ（ＭＰ５）であり前記第１電源線から前記第８トランジスタ（ＭＰ６）に直列接続された第１導電型の第９トランジスタ（ＭＰ５）を備えて構成され、
   前記第３センシング手段（ＭＰ６）の第８トランジスタ（ＭＰ６）、および、前記第４センシング手段（ＭＮ３，ＭＰ７，ＭＰ５）の第９トランジスタ（ＭＰ５）を抵抗に直列接続した前記抵抗に生じる電圧の反転信号をリセット信号のマスク信号として出力することを特徴とする請求項４記載のパワーオンリセット回路。

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