KR20080024549A

KR20080024549A - 반도체 메모리 장치의 전압 레벨 검출기

Info

Publication number: KR20080024549A
Application number: KR1020060088750A
Authority: KR
Inventors: 변상진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-09-13
Filing date: 2006-09-13
Publication date: 2008-03-19

Abstract

본 발명의 반도체 메모리 장치의 전압 레벨 검출기는, 제1전압을 분배하여 제1노드로 출력하는 저항부와; 상기 제1노드의 전압을 안정화시키기 위한 디커플링부; 및 상기 제1노드의 전압 레벨을 제2전압의 레벨과 비교하여, 비교 결과에 따라 검출 신호를 생성하는 비교부; 를 구비함에 기술적 특징이 있다.

전압 레벨 검출기, 디커플링 커패시터

Description

반도체 메모리 장치의 전압 레벨 검출기{Voltage Level Detector in Semiconductor Memory Device}

도 1은 종래 기술에 따른 전압 레벨 검출기의 회로도,

도 2는 본 발명의 일 실시예에 따른 전압 레벨 검출기의 회로도, 및

도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 전압 레벨 검출기의 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

11, 12, 13 : 저항부 20 : 디커플링부

30 : 비교부 40 : 지연부

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 전압 레벨 검출기에 관한 것이다.

반도체 메모리 장치의 저전력화와 외부 전력에 의한 영향의 감소를 위하여 반도체 메모리 장치 내부의 코어 지역에는 외부에서 공급되는 전압(VDD) 보다 낮은 전위의 내부 전압을 사용하며, 이러한 전압을 코어 전압(VCORE)이라고 한다. 코어 전압은 셀 데이터를 구동시키는 전압으로 사용되기 때문에 반도체 메모리 장치가 동작하는 동안 안정적인 전위를 유지하는 것이 매우 중요하다.

그러나 최근 반도체 메모리 장치의 고속화 및 저전압화로 인하여 외부의 노이즈 등이 코어 전압으로 유입되면서 안정적인 코어 전압의 구현이 어려워지고 있다. 이로 인해 최근에는 전압 레벨 검출기를 이용하여 외부 전압의 레벨을 검출하고, 검출 결과를 이용하여 외부 전압이 낮은 영역에서는 코어 전압을 만들어주는 드라이버 회로의 구동력을 높여주는 등 안정적인 코어 전압을 얻기 위한 노력이 이루어지고 있다.

도 1은 종래 기술에 따른 전압 레벨 검출기의 회로도로서, 도시된 바와 같이 전압 레벨 검출기는 일반적으로 저항소자(R1, R2)를 이용하여 외부전압을 분배하고, PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N1, N2, N3)로 구성되는 차동 증폭기를 통해 분배된 전압(VDD_DET) 레벨과 내부 기준전압(VREF) 레벨의 차이를 검출하여 검출 신호(DET)를 출력한다.

검출 신호(DET)는 코어 전압을 생성하는 드라이버 회로 등 외부전압 레벨에 따라 동작되어야 하는 회로로 입력되어, 외부전압 레벨에 따라 회로가 동작될 수 있도록 한다.

그런데 종래 전압 레벨 검출기에서 외부전압(VDD)의 분배는 일반적으로 수동 저항소자(R1, R2)에 의해 이루어지며, 이와 같이 수동 저항소자(R1, R2)를 사용하는 경우 저항의 바디 바이어스(Body Bias) 및 저항소자 간에 형성되는 기생 커패시턴스인 디플리션 커패시턴스(Depletion Capacitance)에 의해 RC 딜레이가 생기게 되므로, VDD 레벨을 정확하게 검출하지 못하고 응답 시간이 길어지는 문제가 발생한다.

또한, PVT(Process, VDD, Temperature) 변화에 따라 증폭 회로의 특성이 변화하는 경우 VDD_DET 전위를 일정하게 유지하게 됨으로써, 검출 신호(DET)에 스큐(Skew)가 발생하게 된다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 전압 레벨 검출기 출력 신호의 스큐 및 응답 시간이 개선되도록 한 반도체 메모리 장치의 전압 레벨 검출기를 제공함에 본 발명의 목적이 있다.

또한, 본 발명은 외부 전압 레벨을 정확히 검출할 수 있도록 한 반도체 메모리 장치의 전압 레벨 검출기를 제공함에 또 다른 목적이 있다.

본 발명의 상기 목적은 제1전압을 분배하여 제1노드로 출력하는 저항부와; 상기 제1노드의 전압을 안정화시키기 위한 디커플링부; 및 상기 제1노드의 전압 레벨을 제2전압의 레벨과 비교하여, 비교 결과에 따라 검출 신호를 생성하는 비교부;를 구비하는 반도체 메모리 장치의 전압 레벨 검출기에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2는 본 발명의 일 실시예에 따른 전압 레벨 검출기의 회로도이다.

도 2에 도시된 바와 같이, 본 발명의 전압 레벨 검출기는 저항부(11), 디커플링부(20), 비교부(30) 및 지연부(40)로 구성되며, 외부전압(VDD) 레벨을 검출하는 검출 장치를 나타낸 것이다.

상기 저항부(11)는 저항소자(R3, R4)를 이용하여 외부전압(VDD)을 분배하고, 분배전압(VDD_DET)을 생성한다. 실시예에서는, 두 개의 저항소자만을 도시하였으나, 상기 저항부(11)는 직렬 연결되는 3개 이상의 저항소자로 구성될 수도 있다.

디커플링부(20)는 외부전압(VDD) 및 접지전압(VSS)을 일정한 값으로 유지시켜 결국 분배전압(VDD_DET)을 안정화시키며, 외부전압(VDD)을 공급하는 전원라인과 상기 분배전압(VDD_DET) 출력 노드를 연결하는 제1디커플링 커패시터(C1)와, 상기 분배전압(VDD_DET) 출력 노드와 접지라인을 연결하는 제2디커플링 커패시터(C2)로 구성된다.

한편, 본 실시예에서는 상기 제1디커플링 커패시터(C1)를 PMOS 트랜지스터로 구성하고, 제2디커플링 커패시터(C2)를 NMOS 트랜지스터로 구성하였으나, 이에 한정되지 않는다.

상기 각 디커플링 커패시터(C1, C2)는 외부전압(VDD)과 접지전압(VSS)의 변화를 빠르게 감지하여 상기 분배전압(VDD_DET) 출력노드에 정확한 외부전압(VDD)과 접지전압(VSS)을 걸어주게 되어, 정확한 레벨 검출이 가능하도록 하며, PVT(Process, VDD, Temperature)에 따라 비교부(30)의 회로 특성이 변화하는 경우에도 분배전압(VDD_DET) 출력노드가 일정한 전위를 유지할 수 있도록 한다.

비교부(30) 및 지연부(40)의 구성은 종래 기술에서와 동일하며, 비교부(30)는 상기 분배전압(VDD_DET)과 기준전압(VREF)을 비교하여, 기준전압(VREF)에 대한 분배전압(VDD_DET) 레벨을 출력하며, PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N1, N2, N3)로 이루어져 분배전압(VDD_DET)과 기준전압(VREF)의 비교 결과에 따른 신호를 차동 증폭하는 차동 증폭기로 구현될 수 있다.

지연부(40)는 상기 비교부(30)의 출력 신호 레벨을 하이 또는 로우 레벨로 만들어주기 위한 복수의 인버터(IV1, IV2)로 구성될 수 있으며, 출력 신호의 용도에 따라 생략 가능하다.

다음, 도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 전압 레벨 검출기의 회로도로서, 저항부의 저항소자로서 능동 저항소자인 MOS 트랜지스터를 사용한 것이며, 도 3a의 저항부(12)는 PMOS 트랜지스터(P3, P4)로 구성되고, 도 3b의 저항부(13)는 NMOS 트랜지스터(N4, N5)로 구성된다.

앞서 종래기술에서 언급한 바와 같이, 전압 분배를 위한 저항소자로서 수동 저항소자를 이용하게 되면 RC 딜레이가 발생하여 응답 속도가 느려지게 되므로, 본 실시예에서는 수동 저항소자 대신, 능동 저항소자인 PMOS 트랜지스터(P3, P4) 또는 NMOS 트랜지스터(N4, N5)를 채용하였다.

상기 각 PMOS 트랜지스터(P3, P4) 및 NMOS 트랜지스터(N4, N5)는 외부전압(VDD)을 분배하는 역할을 하며, MOS 트랜지스터의 스큐 변화와 같은 방향으로 스큐의 변화를 가지게 되므로, 검출 신호(DET)의 스큐를 줄여준다.

따라서, 도 3a 및 도 3b의 전압 레벨 검출기는, 디커플링 커패시터(C3, C4)(C5, C6)를 통해 전압 레벨을 유지시킴과 아울러, 수동 저항소자 대신 능동 저항소자(P3, P4)(N4, N5)를 이용하여 전압(VDD)을 분배하여, 정확한 전압 레벨을 검출하여 준다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

따라서, 본 발명의 반도체 메모리 장치의 전압 레벨 검출기에 의하면, 레벨 검출 신호의 스큐 및 응답 시간이 개선되며, 정확한 전압 레벨 검출이 가능하다는 효과가 있다.

Claims

제1전압을 분배하여 제1노드로 출력하는 저항부와;

상기 제1노드의 전압을 안정화시키기 위한 디커플링부; 및

상기 제1노드의 전압 레벨을 제2전압의 레벨과 비교하여, 비교 결과에 따라 검출 신호를 생성하는 비교부;

를 구비함을 특징으로 하는 반도체 메모리 장치의 전압 레벨 검출기.
제1항에 있어서,

상기 디커플링부는,

전원라인과 제1노드를 연결하는 제1디커플링 커패시터; 및

상기 제1노드와 접지라인을 연결하는 제2디커플링 커패시터;

를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 검출기.
제1항 또는 제2항에 있어서,

상기 저항부는,

복수의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 검출기.
제1항에 있어서,

상기 비교부는,

상기 제1노드의 전압과 제2전압을 비교하고, 그에 따른 신호를 차동 증폭함으로써 검출 신호를 생성하는 차동 증폭기임을 특징으로 하는 반도체 메모리 장치의 전압 레벨 검출기.
제1항에 있어서,

상기 전압 레벨 검출기는,

상기 검출 신호를 지연시켜 출력하는 지연부;

를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 검출기.