JP2001103098A - レシーバ、トランシーバ回路および信号伝送システム - Google Patents

レシーバ、トランシーバ回路および信号伝送システム

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JP2001103098A JP27458799A JP27458799A JP2001103098A JP 2001103098 A JP2001103098 A JP 2001103098A JP 27458799 A JP27458799 A JP 27458799A JP 27458799 A JP27458799 A JP 27458799A JP 2001103098 A JP2001103098 A JP 2001103098A
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Abstract

(57)【要約】 【課題】 信号の伝送速度が高速化すると、信号伝送系
の評価・診断、送受信パラメータの最適化およびレシー
バの高感度化が困難になっていた。 【解決手段】 入力信号V+,V- に対して既知のオフセ
ットVoff+,Voff-を与えるオフセット印加手段5と、
該オフセットが与えられた入力信号を基準電圧と比較す
る判定回路3とを備え、該判定回路の結果および前記既
知のオフセットから前記入力信号のレベルを確認するよ
うに構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は複数のLSIチップ
間や1 つのチップ内における複数の素子や回路ブロック
間の信号伝送、或いは、複数のボード間や複数の匡体間
の信号伝送を高速に行うための信号伝送技術に関し、特
に、これらの信号伝送を行うレシーバ、トランシーバ回
路および信号伝送システムに関する。
【0002】近年、コンピュータやその他の情報処理機
器を構成する部品の性能は大きく向上しており、例え
ば、DRAM(Dynamic Random Access Memory)等の半
導体記憶装置やプロセッサ等の性能向上は目を見張るも
のがある。そして、この半導体記憶装置やプロセッサ等
の性能向上に伴って、各部品或いは要素間の信号伝送速
度を向上させなければ、システムの性能を向上させるこ
とができないという事態になって来ている。具体的に、
例えば、DRAM等の主記憶装置とプロセッサとの間
(LSI間)の信号伝送速度がコンピュータ全体の性能
向上の妨げになりつつある。さらに、サーバと主記憶装
置或いはネットワークを介したサーバ間といった匡体や
ボード(プリント配線基板)間の信号伝送だけでなく、
半導体チップの高集積化並びに大型化、および、電源電
圧の低電圧化(信号振幅の低レベル化)等により、チッ
プ間の信号伝送やチップ内における素子や回路ブロック
間での信号伝送においても信号伝送速度の向上が必要に
なって来ている。そこで、信号伝送系の評価・診断、送
受信パラメータの最適化およびレシーバの高感度化が可
能なトランシーバ回路の提供、並びに、信号伝送を行う
回路において、大きなコモンモード電圧を除去すること
のできるレシーバの提供が要望されている。
【0003】
【従来の技術】近年、LSIやボード間、或いは、匡体
間のデータ伝送量の増加に対応するために、1ピン当た
りの信号伝送速度を増大させる必要がある。これは、ピ
ン数を増やすことによるパッケージ等のコストの増大を
避けるためである。その結果、最近では、LSI間の信
号伝送速度が1Gbpsを超え、将来(3年から8年程
度先)には、4Gbps或いは10Gbpsといった極
めて高い値(高速の信号伝送)になることが予想されて
いる。
【0004】図1は従来の信号伝送システムの一例を概
略的に示すブロック図である。図1において、参照符号
101は差動ドライバ、102は信号伝送路(ケーブ
ル)、そして、103は差動レシーバ(レシーバ)を示
している。図1に示されるように、例えば、ボード間や
匡体間(例えば、サーバと主記憶装置との間)の高速信
号伝送では一般に差動の信号伝送が行われている。ここ
で、例えば、差動ドライバ101は信号の送信側である
サーバ(主記憶装置)に設けられ、また、レシーバ10
3は信号の受信側である主記憶装置(サーバ)に設けら
れている。なお、差動信号(相補信号)による信号伝送
は、ボード間や匡体間だけでなく、例えば、チップ内の
素子や回路ブロック間等においても利用される。
【0005】
【発明が解決しようとする課題】図2は図1の信号伝送
システムにより伝送された信号データの一例を示す波形
図である。LSIやボード間、或いは、匡体間でデータ
信号を伝送する場合、伝送路(ケーブル102)等によ
る伝送距離が比較的長かったり、伝送路の導体幅が狭い
場合等には、表皮効果その他の高周波損失により符号間
に干渉が生じて、信号データの『0』,『1』を正確に
判別することが難しくなって高速の信号伝送が困難にな
る。すなわち、例えば、図1に示すような信号伝送シス
テムにおいて、送信側の差動ドライバ101から受信側
の差動レシーバ103に対して、ケーブル102を介し
てデータ”101001011…”を伝送したとき、受
信側(差動レシーバ103)に送られた信号データの波
形は図2に示すような歪んだものになって、例えば、本
来差動信号の電圧値が交差するはずの個所(EP)で交
差が生じないために、通常の差動増幅器を用いた差動レ
シーバ(103)では、送られてきたデータを”100
001111…”として誤って判定してしまう。
【0006】また、例えば、数Gbpsの高速信号をプ
リント基板上の配線や銅ケーブルに通した場合も同様で
あり、受信波形は『0』,『1』といったディジタル的
な信号というよりは、図2に示すような、むしろアナロ
グ的な『0』,『1』の中間値を取る波形になる。その
ため、高速信号送受信回路(トランシーバ回路)が正し
く動作するためには、実際にレシーバに届いている波形
に関するデータを取得し、この値に基づいてトランシー
バ回路の調整を行うことが必要になる。
【0007】しかしながら、従来技術においては、例え
ば、LSIをプリント基板上に実装した状態で実際の波
形を観測する手段がないため、レシーバで信号が受信で
きるか否かといっただけの判定(go/no−go型の
判定)しか行うことができなかった。ところで、LSI
やボード間、或いは、匡体間での信号伝送において、伝
送距離が比較的長い場合等には、通常、差動の信号伝送
が利用される。これは、信号の伝送過程で伝送路(信号
線)に誘起される雑音が、一般に、信号に対してコモン
モード雑音になる場合が多く、差動伝送ではコモンモー
ド雑音の除去が可能だからである。
【0008】図3は従来のレシーバの一例を示す回路図
であり、差動レシーバを示すものである。図3におい
て、参照符号131および132はPチャネル型MOS
トランジスタ(PMOSトランジスタ)を示し、また、
133〜135はNチャネル型MOSトランジスタ(N
MOSトランジスタ)を示している。図3に示されるよ
うに、従来のレシーバは、例えば、差動信号(V+,V-)
を受信するために、トランジスタの差動ペアを用いた差
動増幅段により構成されている。しかしながら、差動ペ
アの動作が正常に行われるのは、差動増幅段が能動素子
として動作する場合に限られる。さらに、例えば、大き
なコモンモード電圧が加わると差動増幅段の特性はコモ
ンモード雑音が小さい場合とは異なってしまい、設計通
りの特性が出ないことにもなる。
【0009】すなわち、差動増幅段のような能動素子を
用いたコモンモード電圧除去手段は、対応できるコモン
モード電圧範囲をそれほど大きくすることができないと
いった解決すべき課題がある。また、従来、トランスを
使用して広い範囲のコモンモード電圧が除去することが
行われているが、これは、例えば、LSIの外部に直流
信号を通さない外付けの受動部品(トランス)を付加す
ることになり、コスト上昇の大きな要因になる。
【0010】本発明は、上述した従来の信号伝送技術に
おける課題に鑑み、信号伝送系の評価・診断、送受信パ
ラメータの最適化およびレシーバの高感度化が可能なト
ランシーバ回路の提供を目的とする。さらに、本発明
は、信号伝送を行う回路において、大きなコモンモード
電圧を除去することのできるレシーバの提供も目的とす
る。
【0011】
【課題を解決するための手段】本発明の第1の形態によ
れば、入力信号に対して既知のオフセットを与えるオフ
セット印加手段と、該オフセットが与えられた入力信号
を基準電圧と比較する判定回路とを備え、該判定回路の
結果および前記既知のオフセットから前記入力信号のレ
ベルを確認するようにしたことを特徴とするレシーバが
提供される。
【0012】また、本発明の第1の形態によれば、入力
する信号を受け取るレシーバと、信号を出力するドライ
バとを有するトランシーバ回路であって、前記レシーバ
は、前記入力信号に対して既知のオフセットを与えるオ
フセット印加手段と、該オフセットが与えられた入力信
号を基準電圧と比較する判定回路とを備え、該判定回路
の結果および前記既知のオフセットから前記入力信号の
レベルを確認するようにしたことを特徴とするトランシ
ーバ回路が提供される。
【0013】さらに、本発明の第1の形態によれば、第
1のトランシーバ回路と、第2のトランシーバ回路と、
該第1および第2のトランシーバ回路を繋ぐ信号伝送路
とを有する信号伝送システムであって、該各トランシー
バ回路は、入力する信号を受け取るレシーバと、信号を
出力するドライバとを有し、前記レシーバは、前記入力
信号に対して既知のオフセットを与えるオフセット印加
手段と、該オフセットが与えられた入力信号を基準電圧
と比較する判定回路とを備え、該判定回路の結果および
前記既知のオフセットから前記入力信号のレベルを確認
するようにしたことを特徴とする信号伝送システムが提
供される。
【0014】本発明の第2の形態によれば、複数の信号
線と、該信号線に接続された容量および該容量の接続を
制御するスイッチを有する容量ネットワークとを備えた
レシーバであって、前記複数の信号線が持つコモンモー
ド電圧の成分を含む容量ノードの少なくとも1つを特定
の電圧値に保たれたノードに接続して該信号線が持つコ
モンモード電圧を除去するコモンモード電圧除去手段を
備えたことを特徴とするレシーバが提供される。
【0015】また、本発明の第2の形態によれば、複数
の信号線と、該信号線に接続された容量および該容量の
接続を制御するスイッチを有する容量ネットワークとを
備えたレシーバであって、前記複数の信号線が持つコモ
ンモード電圧の成分を含む容量ノードの少なくとも1つ
を特定の電圧値にプリチャージされたノードに接続して
該信号線が持つコモンモード電圧を除去するコモンモー
ド電圧除去手段を備えたことを特徴とするレシーバが提
供される。 [備考] 1. 入力信号に対して既知のオフセットを与えるオフ
セット印加手段と、該オフセットが与えられた入力信号
を基準電圧と比較する判定回路とを備え、該判定回路の
結果および前記既知のオフセットから前記入力信号のレ
ベルを確認するようにしたことを特徴とするレシーバ。
【0016】2. 項目1に記載のレシーバにおいて、
前記オフセット印加手段は、前記オフセットのレベルを
ディジタル信号により制御するオフセットレベル制御手
段を備えたことを特徴とするレシーバ。 3. 項目2に記載のレシーバにおいて、前記レシーバ
は、さらに、前記オフセットレベル制御手段により前記
オフセットのレベルを増加或いは減少させ、前記判定回
路の結果が変化するオフセットレベルを探索することで
前記入力信号のレベルを検出する入力信号レベル検出手
段を備えたことを特徴とするレシーバ。
【0017】4. 項目3に記載のレシーバにおいて、
前記レシーバは、さらに、前記判定回路による判定タイ
ミングを該レシーバの内部クロックに対して相対的に変
化させるように制御するタイミング制御手段を備え、外
部から入力される予め定められたテストパターンを前記
タイミング制御手段の出力タイミングで判定して前記オ
フセットのレベルを調整し、前記入力信号レベル検出手
段により前記入力信号に関する情報を取得するようにし
たことを特徴とするレシーバ。
【0018】5. 項目1に記載のレシーバにおいて、
前記オフセット印加手段は、該レシーバの入力端子と並
列に設けられた終端抵抗に定電流を流すようになってい
ることを特徴とするレシーバ。 6. 項目1に記載のレシーバにおいて、前記オフセッ
ト印加手段は、複数の容量およびスイッチを備え、該各
容量のプリチャージ電圧を変えることで前記オフセット
のレベルを変化させるようになっていることを特徴とす
るレシーバ。
【0019】7. 項目1に記載のレシーバにおいて、
前記オフセット印加手段は、該レシーバの内部ノードに
定電流を流し込むことにより前記オフセットのレベルを
変化させるようになっていることを特徴とするレシー
バ。 8. 項目1に記載のレシーバにおいて、前記オフセッ
ト印加手段は、該レシーバの内部ノードに定電流を流し
込むことにより前記オフセットのレベルを変化させるよ
うになっていることを特徴とするレシーバ。
【0020】9. 項目1〜8のいずれか1項に記載の
レシーバにおいて、前記判定回路の結果および前記既知
のオフセットから得られた前記入力信号の波形を使用し
て、受信した当該入力信号の信号品質の診断、或いは、
該レシーバまたはドライバの特性調整を行うようにした
ことを特徴とするレシーバ。 10. 入力する信号を受け取るレシーバと、信号を出
力するドライバとを有するトランシーバ回路であって、
前記レシーバは、前記入力信号に対して既知のオフセッ
トを与えるオフセット印加手段と、該オフセットが与え
られた入力信号を基準電圧と比較する判定回路とを備
え、該判定回路の結果および前記既知のオフセットから
前記入力信号のレベルを確認するようにしたことを特徴
とするトランシーバ回路。
【0021】11. 項目10に記載のトランシーバ回
路において、前記オフセット印加手段は、前記オフセッ
トのレベルをディジタル信号により制御するオフセット
レベル制御手段を備えたことを特徴とするトランシーバ
回路。 12. 項目11に記載のトランシーバ回路において、
前記レシーバは、さらに、前記オフセットレベル制御手
段により前記オフセットのレベルを増加或いは減少さ
せ、前記判定回路の結果が変化するオフセットレベルを
探索することで前記入力信号のレベルを検出する入力信
号レベル検出手段を備えたことを特徴とするトランシー
バ回路。
【0022】13. 項目12に記載のトランシーバ回
路において、前記レシーバは、さらに、前記判定回路に
よる判定タイミングを該レシーバの内部クロックに対し
て相対的に変化させるように制御するタイミング制御手
段を備え、外部から入力される予め定められたテストパ
ターンを前記タイミング制御手段の出力タイミングで判
定して前記オフセットのレベルを調整し、前記入力信号
レベル検出手段により前記入力信号に関する情報を取得
するようにしたことを特徴とするトランシーバ回路。
【0023】14. 項目10に記載のトランシーバ回
路において、前記オフセット印加手段は、該レシーバの
入力端子と並列に設けられた終端抵抗に定電流を流すよ
うになっていることを特徴とするトランシーバ回路。 15. 項目10に記載のトランシーバ回路において、
前記オフセット印加手段は、複数の容量およびスイッチ
を備え、該各容量のプリチャージ電圧を変えることで前
記オフセットのレベルを変化させるようになっているこ
とを特徴とするトランシーバ回路。
【0024】16. 項目10に記載のトランシーバ回
路において、前記オフセット印加手段は、該レシーバの
内部ノードに定電流を流し込むことにより前記オフセッ
トのレベルを変化させるようになっていることを特徴と
するトランシーバ回路。 17. 項目10に記載のトランシーバ回路において、
前記オフセット印加手段は、該レシーバの内部ノードに
定電流を流し込むことにより前記オフセットのレベルを
変化させるようになっていることを特徴とするトランシ
ーバ回路。
【0025】18. 項目10〜16のいずれか1項に
記載のトランシーバ回路において、前記判定回路の結果
および前記既知のオフセットから得られた前記入力信号
の波形を使用して、受信した当該入力信号の信号品質の
診断、或いは、該レシーバまたはドライバの特性調整を
行うようにしたことを特徴とするトランシーバ回路。
【0026】19. 項目10に記載のトランシーバ回
路において、該トランシーバ回路は、前記ドライバによ
り予め定められたテストパターンを他のトランシーバ回
路のレシーバへ送出するテストパターン送出手段と、他
のトランシーバ回路のドライバから送出されたテストパ
ターンを前記レシーバで受け取って前記判定回路により
所定のタイミングで判定するテストパターン判定手段
と、前記オフセットのレベルを調整して前記テストパタ
ーンのレベルを検出するテストパターンレベル検出手段
とを備え、該テストパターンレベル検出手段の出力によ
り前記レシーバのイコライゼーションのパラメータを調
整することを特徴とするトランシーバ回路。
【0027】20. 項目10に記載のトランシーバ回
路において、該トランシーバ回路は、前記ドライバによ
りデータの『0』と『1』との境界にあると判定される
べき境界信号を他のトランシーバ回路のレシーバへ送出
する境界信号送出手段と、他のトランシーバ回路のドラ
イバから送出された境界信号を前記レシーバで受け取っ
て前記判定回路の判定結果がデータの『0』と『1』と
の境界になる境界オフセットを探索する境界オフセット
探索手段とを備え、前記境界オフセットを通常の入力信
号の受信時に前記レシーバに与えることにより該レシー
バのゼロ調整を行うことを特徴とするトランシーバ回
路。
【0028】21. 項目10に記載のトランシーバ回
路において、該トランシーバ回路は、前記ドライバによ
り予め定められたテストパターンを他のトランシーバ回
路のレシーバへ送出するテストパターン送出手段と、他
のトランシーバ回路のドライバから送出されたテストパ
ターンを前記レシーバで受信タイミングを逐次変化させ
ながら受信して該テストパターンのレベルを検出する受
信タイミング変化テストパターンレベル検出手段と、該
受信タイミング変化テストパターンレベル検出手段の出
力により該トランシーバ回路のパラメータを調整する演
算回路とを備えたことを特徴とするトランシーバ回路。
【0029】22. 第1のトランシーバ回路と、第2
のトランシーバ回路と、該第1および第2のトランシー
バ回路を繋ぐ信号伝送路とを有する信号伝送システムで
あって、該各トランシーバ回路は、入力する信号を受け
取るレシーバと、信号を出力するドライバとを有し、前
記レシーバは、前記入力信号に対して既知のオフセット
を与えるオフセット印加手段と、該オフセットが与えら
れた入力信号を基準電圧と比較する判定回路とを備え、
該判定回路の結果および前記既知のオフセットから前記
入力信号のレベルを確認するようにしたことを特徴とす
る信号伝送システム。
【0030】23. 項目21に記載の信号伝送システ
ムにおいて、前記オフセット印加手段は、前記オフセッ
トのレベルをディジタル信号により制御するオフセット
レベル制御手段を備えたことを特徴とする信号伝送シス
テム。 24. 項目22に記載の信号伝送システムにおいて、
前記レシーバは、さらに、前記オフセットレベル制御手
段により前記オフセットのレベルを増加或いは減少さ
せ、前記判定回路の結果が変化するオフセットレベルを
探索することで前記入力信号のレベルを検出する入力信
号レベル検出手段を備えたことを特徴とする信号伝送シ
ステム。
【0031】25. 項目23に記載の信号伝送システ
ムにおいて、前記レシーバは、さらに、前記判定回路に
よる判定タイミングを該レシーバの内部クロックに対し
て相対的に変化させるように制御するタイミング制御手
段を備え、外部から入力される予め定められたテストパ
ターンを前記タイミング制御手段の出力タイミングで判
定して前記オフセットのレベルを調整し、前記入力信号
レベル検出手段により前記入力信号に関する情報を取得
するようにしたことを特徴とする信号伝送システム。
【0032】26. 項目21に記載の信号伝送システ
ムにおいて、前記オフセット印加手段は、該レシーバの
入力端子と並列に設けられた終端抵抗に定電流を流すよ
うになっていることを特徴とする信号伝送システム。 27. 項目21に記載の信号伝送システムにおいて、
前記オフセット印加手段は、複数の容量およびスイッチ
を備え、該各容量のプリチャージ電圧を変えることで前
記オフセットのレベルを変化させるようになっているこ
とを特徴とする信号伝送システム。
【0033】28. 項目21に記載の信号伝送システ
ムにおいて、前記オフセット印加手段は、該レシーバの
内部ノードに定電流を流し込むことにより前記オフセッ
トのレベルを変化させるようになっていることを特徴と
する信号伝送システム。 29. 項目21に記載の信号伝送システムにおいて、
前記オフセット印加手段は、該レシーバの内部ノードに
定電流を流し込むことにより前記オフセットのレベルを
変化させるようになっていることを特徴とする信号伝送
システム。
【0034】30. 項目21〜28のいずれか1項に
記載の信号伝送システムにおいて、前記判定回路の結果
および前記既知のオフセットから得られた前記入力信号
の波形を使用して、受信した当該入力信号の信号品質の
診断、或いは、該レシーバまたはドライバの特性調整を
行うようにしたことを特徴とする信号伝送システム。
【0035】31. 項目21に記載の信号伝送システ
ムにおいて、前記第1のトランシーバ回路のドライバか
ら予め定められたテストパターンを送出し、前記第2の
トランシーバ回路のレシーバで該テストパターンを定め
られたタイミングで判定し、該第2のトランシーバ回路
におけるオフセットのレベルを調整して前記テストパタ
ーンのレベルを検出し、該第2のトランシーバ回路にお
けるレシーバのイコライゼーションのパラメータを調整
するようにしたことを特徴とする信号伝送システム。
【0036】32. 項目21に記載の信号伝送システ
ムにおいて、前記第1のトランシーバ回路のドライバに
よりデータの『0』と『1』との境界にあると判定され
るべき境界信号を前記第2のトランシーバ回路のレシー
バへ送出し、該境界信号を該第2のトランシーバ回路の
レシーバで受け取って当該レシーバにおける判定回路の
判定結果がデータの『0』と『1』との境界になる境界
オフセットを探索し、該境界オフセットを通常の入力信
号の受信時に前記第2のトランシーバ回路のレシーバに
与えることにより当該レシーバのゼロ調整を行うことを
特徴とする信号伝送システム。
【0037】33. 項目21に記載の信号伝送システ
ムにおいて、前記第1のトランシーバ回路のドライバに
より予め定められたテストパターンを前記第1のトラン
シーバ回路のレシーバへ送出し、該テストパターンを該
第2のトランシーバ回路のレシーバで受信タイミングを
逐次変化させながら受信して該テストパターンのレベル
を検出し、当該第2のトランシーバ回路のパラメータを
調整することを特徴とするトランシーバ回路。
【0038】34. 複数の信号線と、該信号線に接続
された容量および該容量の接続を制御するスイッチを有
する容量ネットワークとを備えたレシーバであって、前
記複数の信号線が持つコモンモード電圧の成分を含む容
量ノードの少なくとも1つを特定の電圧値に保たれたノ
ードに接続して該信号線が持つコモンモード電圧を除去
するコモンモード電圧除去手段を備えたことを特徴とす
るレシーバ。
【0039】35. 複数の信号線と、該信号線に接続
された容量および該容量の接続を制御するスイッチを有
する容量ネットワークとを備えたレシーバであって、前
記複数の信号線が持つコモンモード電圧の成分を含む容
量ノードの少なくとも1つを特定の電圧値にプリチャー
ジされたノードに接続して該信号線が持つコモンモード
電圧を除去するコモンモード電圧除去手段を備えたこと
を特徴とするレシーバ。
【0040】36. 項目33または34に記載のレシ
ーバにおいて、前記コモンモード電圧除去手段は、前記
コモンモード電圧に対応する電圧値を発生する対応電圧
発生回路と、該対応電圧発生回路の出力電圧により前記
容量の一端を充電する容量充電手段とを備えたことを特
徴とするレシーバ。 37. 項目33または34に記載のレシーバにおい
て、前記コモンモード電圧除去手段は、前記複数の信号
線の差電圧で入力容量を充電する差電圧容量充電手段
と、充電期間に続いて該入力容量の端子を判定回路の入
力端子に接続する接続制御手段とを備えたことを特徴と
するレシーバ。
【0041】38. 項目36に記載のレシーバにおい
て、前記差電圧容量充電手段は、前記容量の一方のノー
ドを一定電圧に接続することにより、前記コモンモード
電圧の除去と差動のシングルエンド変換を同時に行うよ
うにしたことを特徴とするレシーバ。 39. 項目36に記載のレシーバにおいて、前記差電
圧容量充電手段は、前記容量の2つのノードをそれぞれ
シングルエンド増幅器に入力するようになっていること
を特徴とするレシーバ。
【0042】40. 項目33または34に記載のレシ
ーバにおいて、前記容量ネットワークは、PRDを実現
するようになっていることを特徴とするレシーバ。 41. 項目33または34に記載のレシーバにおい
て、該レシーバは、前記容量ネットワークから信号を受
け取る2つのシングルエンド増幅器の出力に対して前記
コモンモード電圧を除去するためのフィードバックを行
うようになっていることを特徴とするレシーバ。
【0043】42. 項目33または34に記載のレシ
ーバにおいて、前記容量ネットワークは、2つ以上の結
合容量を有し、該結合容量をプリチャージ期間で並列接
続すると共に、判定期間で直列接続するようにしたこと
を特徴とするレシーバ。図4は本発明に係る第1の形態
のレシーバの原理構成を示すブロック回路図であり、図
5は図4のレシーバの動作を説明するための図である。
【0044】図4に示されるように、本発明の第1の形
態は、レシーバ3に対して既知のオフセット電圧(Vof
f+, Voff-)を与える手段を設けるようになっている。
そして、オフセットを与えた波形は、レシーバ3の判定
回路により基準電圧と比較され、その結果によりディジ
タル的な信号(『0』或いは『1』)に変換される。具
体的に、基準電圧より入力が大きければ、判定回路は
『1』を出力し、また、小さければ『0』を出力する。
【0045】すなわち、図5に示されるように、差動
(相補)の入力信号の電圧レベルをV+,V- とすると、
実行入力Vaは、Va={(V+)−(V-)}+{(Vof
f+)−(Voff-)}になり、判定回路による出力『0』
或いは『1』の反転は、実行入力Vaの符号が反転する
場合である。従って、レシーバの判定出力の『0』と
『1』とが反転する境界は、{(V+)−(V-)}=−
{(Voff+)−(Voff-)}の場合である。また、
{(V+)−(V-)}>−{(Voff+)−(Voff-)}の
場合には、レシーバの判定出力は『1』になり、逆に、
{(V+)−(V-)}<−{(Voff+)−(Voff-)}の
場合には、レシーバの判定出力は『0』になる。
【0046】本発明の第1の形態に係るレシーバでは、
例えば、オフセット電圧(Voff+,Voff-)の値をD/
Aコンバータによりディジタル的に制御しながら、周期
的なテストパターンに対して判定を繰り返し、レシーバ
の判定回路の出力が『0』と『1』との間で反転する境
界を探すことにより、入力信号(V+,V-)のアナログ的
な値をD/Aコンバータの分解能で知ることができる。
さらに、テストパターンに対して相対的に判定タイミン
グを少しずつずらしながら判定を行うことにより、レシ
ーバに入力される信号のアナログ値を正確に知ることも
できる。
【0047】換言すると、判定タイミングを固定した状
態でオフセット電圧を順次変化させて判定回路の出力が
『0』と『1』との間で反転する境界を探索すること
で、その固定された判定タイミングにおける信号のレベ
ルを知ることができ、さらに、その判定タイミングを順
次変化させて同様の処理を繰り返すことにより各判定タ
イミングにおける信号のレベル(すなわち、アナログ的
な信号波形)を確認することができる。
【0048】このように、本発明の第1の形態によれ
ば、まず、レシーバに入力される信号のアナログ的な値
を収集することができ、高速(例えば、数Gbps程
度)の信号伝送を行っている場合でも、チップが実装さ
れた状態での信号の伝送波形およびその波形の品質等の
評価を行うことができる。また、本発明の第1の形態に
よれば、アナログ的なデータを元にトランシーバのパラ
メータ(イコライズに用いるパラメータ等)を調整する
ことができ、さらに、トランジスタの閾値電圧(Vth)
のばらつきによるレシーバの入力オフセット電圧の調整
も可能になる。
【0049】従って、本発明の第1の形態は、ディジタ
ル的な動作を行うレシーバを用いてレシーバの入力端子
に入力される信号波形のアナログ値を正確に知ることが
でき、トランシーバ回路の評価・診断、および、パラメ
ータの調整等を行うことが可能になる。その結果、テス
トに要するコストを削減することができ、さらに、性能
的にも優れた高速信号伝送用トランシーバを実現するこ
とが可能になる。
【0050】
【発明の実施の形態】以下、本発明に係るレシーバ、ト
ランシーバ回路および信号伝送システムの実施例を図面
を参照して詳述する。図6は本発明が適用される信号伝
送システムの一例を概略的に示すブロック回路図であ
る。図6において、参照符号1はドライバ(差動ドライ
バ)、21,22は信号伝送路(ケーブル)、3はレシ
ーバ、そして、41,42は終端抵抗を示している。
【0051】ドライバ1は、例えば、1.25Gbps の
データ転送速度でNRZ信号を信号伝送路(ケーブル)
21,22に送出する。ドライバ1から出力された信号
は、ケーブル21,22を通って終端抵抗41,42で
終端された後にレシーバ3の入力端子(V+,V-)に入力
される。図7は本発明の第1実施例としてのレシーバを
示す回路図であり、図6におけるレシーバ3を示すもの
である。図7において、参照符号31,32はPチャネ
ル型MOSトランジスタ(PMOSトランジスタ)、3
3〜38はNチャネル型MOSトランジスタ(NMOS
トランジスタ)、そして、39は判定回路(ラッチ回
路)を示している。なお、参照符号Vcnは、トランジス
タ35および38のゲートに印加されるバイアス電圧を
示している。
【0052】図7に示されるように、レシーバ3は、入
力信号(入力電圧V+,V-)を印加するための差動ペアト
ランジスタ33,34およびオフセット信号(オフセッ
ト電圧Voff+, Voff-)を印加するための差動ペアトラ
ンジスタ36,37を有するプリアンプと、そのプリア
ンプの出力を判定する判定回路(リジェネラティブ(re
generative)ラッチ回路) 30とを備えている。すなわ
ち、第1の差動ペアの一方のトランジスタ33のゲート
には正論理の入力信号V+ が供給され、また、他方のト
ランジスタ34のゲートには負論理の入力信号V- が供
給される。さらに、第2の差動ペアの一方のトランジス
タ36のゲートには正論理のオフセット信号Voff+が供
給され、また、他方のトランジスタ37のゲートには負
論理のオフセット信号Voff-が供給される。そして、第
1および第2の差動ペアを有するプリアンプの出力をラ
ッチ信号LATによりリジェネラティブラッチ回路(判
定回路)3で取り込んで、出力『0』或いは『1』の判
定が行われる。ここで、第2の差動ペア(オフセット電
圧印加用差動ペア)に与えられるオフセット信号(オフ
セット差動電圧Voff+, Voff-)は、その電圧レベルが
既知になっている。
【0053】本第1実施例によれば、判定回路39が動
作するタイミングでの受信電圧(入力電圧V+,V-)が基
準電圧(オフセット電圧Voff+, Voff-)を上回ってい
るかどうか、正確には、{(V+ )−(V- )}が−
{(Voff+)−(Voff-)}を上回っているかどうかを
判定することができ、ドライバからレシーバまでの信号
伝送系の品質を評価することができる。また、判定結果
(判定出力)は『0』或いは『1』のディジタルデータ
として出力されるため、トランシーバの制御を行うロジ
ック回路やプロセッサ側に転送することで、評価や特性
調整等に利用することが可能になる。例えば、装置に不
具合があった場合、本第1実施例によりチップやケーブ
ルが実装された状態で、テストパターンに対して受信波
形が基準値以上かどうかを知ることができるため、早急
な対策を設けることが可能になる。
【0054】図8は本発明の第2実施例としてのレシー
バを示すブロック回路図である。図8において、参照符
号4は、オフセットコードをディジタル/アナログ変換
して出力するD/Aコンバータを示している。図8に示
されるように、本第2実施例は、図7に示す第1実施例
に対して、オフセットのレベル(オフセット値:オフセ
ット電圧)を増加または減少させる手段を備えている。
具体的に、例えば、テストパターンを周期的に繰り返し
て印加しながらオフセット値をD/Aコンバータ5を用
いて最小値から最大値まで1ステップづつ変化させ、判
定値の『0』と『1』とがどこで切り替わるかを観察す
る。これにより、レシーバ(判定回路)3に加えられた
信号値(V+,V-)をD/Aコンバータ5の分解能で知る
ことができ、アナログ的な受信信号の値(入力信号のレ
ベル)を、例えば、LSIをプリント基板上に実装した
状態で知ることができる。ここで、D/Aコンバータ5
に与えるオフセットコードとしては、例えば、6ビット
または7ビットとすることができる。
【0055】図9は図8のレシーバにおけるD/Aコン
バータ5の一例を示す回路図である。図9に示されるよ
うに、D/Aコンバータ5は、例えば、複数のPMOS
トランジスタ511〜513,521〜523,…,5
n1〜5n3、および、負荷抵抗501,502を備え
て構成されている。トランジスタ511,521,…,
5n1のゲートにはバイアス電圧Vcpが印加され、ま
た、トランジスタ512,522,…,5n2および5
13,523,…,5n3のゲートには、それぞれオフ
セットコードb1,b2,…,bnおよび/b1,/b
2,…,/bnが供給されている。そして、トランジス
タ512,522,…,5n2および513,523,
…,5n3を流れる電流は、まとめられて負荷端抵抗5
02および501に流れ、オフセット電圧Voff-および
Voff+が出力される。すなわち、D/Aコンバータ5
は、オフセットコード(b1,/b1;b2,/b2;
…;bn,/bn)に応じたレベルのオフセット電圧V
off+,Voff-を発生するようになっている。
【0056】図10は本発明の第3実施例としてのレシ
ーバを示すブロック回路図である。図10において、参
照符号6は位相インターポレータを示し、また、7はコ
ントローラを示している。図8と図10との比較から明
らかなように、本第3実施例では、上述した第2実施例
に加えて、受信タイミング(判定タイミング)を受信信
号(入力信号)に対して相対的にずらす手段(位相イン
ターポレータ6)が設けられている。ここで、位相イン
ターポレータ6は、知られている様々な構成のものを適
用することができる。
【0057】すなわち、レシーバ3(判定回路39)
は、例えば、位相インターポレータ6からのタイミング
パルスLATの立ち上がりエッジで動作する。位相イン
ターポレータ6に与える位相コードは、例えば、通常の
信号受信時はクロックリカバリ回路(図示しない)から
の6ビットディジタル信号で制御されるが、波形診断時
には別途制御回路(コントローラ7)から与えれる信号
で制御される。なお、コントローラ7は、レシーバ3の
出力を受け取ってD/Aコンバータ5に与えられるオフ
セットコードを発生するだけでなく、位相インターポレ
ータ6に与えられる位相コード(例えば、6ビットディ
ジタル信号)も発生するようになっている。
【0058】本第3実施例によれば、僅かな回路を付加
するだけで(タイミング発生回路への僅かな付加回路を
設けるだけで)、受信信号(入力信号)のレベルだけで
なく受信信号の波形までも高い時間分解能で取得するこ
とができる。具体的に、例えば、位相インターポレータ
6のクロック周波数が625MHz(1周期が1.6n
s)で位相コードが6ビットの信号の場合、25psの
時間分解能で受信信号の波形を得ることができる。な
お、受信信号のレベルは、前述した第2実施例と同様
に、D/Aコンバータ5の分解能(例えば、6ビットま
たは7ビットのオフセットコード)により規定される。
【0059】図11は本発明の第4実施例としてのレシ
ーバを示すブロック回路図である。図11において、参
照符号300はレシーバ(差動レシーバ)を示し、50
0は電流D/Aコンバータを示している。図11に示さ
れるように、本第4実施例では、レシーバ300は一般
的な差動レシーバであり、このレシーバ300の前段
(入力段)において、オフセットを与えるようになって
いる。すなわち、信号伝送路21および22に設けられ
た終端抵抗41および42に対してオフセットコードに
より電流値が制御されるD/Aコンバータ500を設
け、レシーバ300の入力端子にD/Aコンバータ50
0の定電流源から電流を注入することで、レシーバ30
0の入力段において受信信号(V+,V-)に対してオフセ
ット電圧(Voff+,Voff-)を与えるようになってい
る。ここで、D/Aコンバータ500は、例えば、6ビ
ット程度のオフセットコードにより制御されるようにな
っている。
【0060】このように、本第4実施例によれば、受信
側で終端されているレシーバであれば、レシーバの回路
方式に依存することなく、オフセット(Voff+,Voff
-)を与えることができる。さらに、レシーバ300の
内部ノードに余計な回路を付加する必要がなく、低イン
ピーダンス(終端抵抗が並列に入っているため)の入力
側に付加回路がつくため回路の高速性を損なうことがな
いという利点もある。なお、本第4実施例では、レシー
バ300として、リジェネラティブラッチ回路を使用し
ている。
【0061】図12は本発明の第5実施例としてのレシ
ーバを示すブロック回路図である。図12において、参
照符号311,312は終端抵抗、313〜316は容
量、そして、321〜326はスイッチを示している。
本第5実施例において、まず、プリチャージ期間ではス
イッチ321,324をオフ状態とし、スイッチ32
2,323,325,326をオン状態として、容量3
14,315にプリチャージ電圧Vprと基準電圧Vo
(Vo-,Vo+)との差電圧を印加して電荷を蓄える。次
に、リジェネラティブラッチ回路300により受信信号
を判定する場合には、図12に示されるように、スイッ
チ321,324をオン状態とし、スイッチ322,3
23,325,326をオフ状態として、容量314,
315と容量313,316を並列に接続する。
【0062】すなわち、レシーバ(リジェネラティブラ
ッチ回路300)は容量により入力と結合しており、ラ
ッチ回路300の入力ノードはプリチャージ期間にプリ
チャージ電圧Vprにプリチャージされる。一方、容量3
14,315を挟んで信号線側のノードは、オン状態の
スイッチ322,323により基準電圧Vo(Vo-,V
o+)が与えられる。ここで、プリチャージ電圧Vprの値
を、例えば、6ビットのD/Aコンバータにより制御す
ることによりオフセット電圧(Voff+,Voff-)を調整
することができる。なぜなら、容量314,315の両
端の電圧は(Vpr−Vo)であり、判定期間にはこの電
圧が入力に加えられるからである。
【0063】本第5実施例は、入力端子がゲート電極に
接続されていれば、いかなる回路方式のレシーバに対し
ても適用することができる。また、オフセット電圧を与
える機構が本質的に線形であるため、非線形性に起因す
る歪みが発生しない利点もある。図13は本発明の第6
実施例としてのレシーバを示すブロック回路図である。
【0064】図13に示されるように、本第6実施例で
は、判定回路(リジェネラティブラッチ回路39)の入
力段は,定電流のテイル電流を持つ差動ペアである。す
なわち、本来の入力の差動ペア(トランジスタ323,
324)に加えて一定の差動電流(Io+, Io-)を流し
込む定電流回路(トランジスタ327,328)を設け
るようになっている。これらの電流は、PMOSトラン
ジスタ(負荷デバイス)321,322に流れ込み、こ
の出力をリジェネラティブラッチ回路(判定回路)で判
定するようになっている。なお、トランジスタ327,
328とカレントミラー接続されたトランジスタ32
6,329を流れる電流Io+, Io-は、前述した図9に
示すようなD/Aコンバータ(5)によりその値(オフ
セットのレベル)を変化させることができる。
【0065】本第6実施例は、上述した第5実施例に比
べて、電圧ではなく電流によりオフセットを与えること
になるため、より一層高速の信号伝送に対しても適用す
ることができる。さらに、より小さな制御電流でバイア
スを変化させることができるため、消費電流の低減も可
能である。図14は本発明の第7実施例としてのレシー
バを示すブロック回路図である。図14において、参照
符号331,332は終端抵抗、333,334,34
1〜343,351〜353は容量、そして、335〜
340,344〜346,354〜356はスイッチを
示している。ここで、容量341〜343,351〜3
53およびスイッチ344〜346,354〜356
は、イコライズパラメータを制御するためのものであ
り、図14ではそれぞれ3個ずつ描いているが、それに
限定されるものではない。
【0066】本第7実施例において、まず、プリチャー
ジ期間では、図14に示されるように、スイッチ335
〜338をオン状態とし、スイッチ339,340をオ
フ状態として、容量333,334に基準電圧Vo(V
o-,Vo+)と参照電圧Vrefとの差電圧を印加して電荷
を蓄える。次に、レシーバ(リジェネラティブラッチ回
路300)により受信信号を判定する場合には、スイッ
チ335〜338をオフ状態とし、スイッチ339,3
40をオン状態とする。
【0067】すなわち、本第7実施例は、前述した第5
実施例に加えて、レシーバ300の入力結合容量がPR
D(Partial Response Detection)を行う構成になって
いる。このPRDは、入力信号の波形に対してイコライ
ゼーションを行い、イコライズのパラメータは、容量値
をスイッチすることで制御される。すなわち、スイッチ
344〜346,354〜356は、例えば、電源投入
時等のイニシャライズ時において、例えば、入力信号を
高感度に受信できるようにオン/オフ状態が決められ、
以後、受信信号の判定動作等に関わりなくそのスイッチ
状態を保持する。すなわち、本第7実施例は、2ビット
の連続した信号を受信し、後の信号の受信レベルの前の
ビットへの依存度が最小になるようにイコライズのパラ
メータを選択する(スイッチ344〜346,354〜
356のスイッチ状態を制御する)ことで最適なイコラ
イズを可能とするものである。
【0068】図15は本発明の第8実施例としての信号
伝送システムを示すブロック回路図である。ここで、終
端抵抗41および42に印加する終端電圧Vttは、レシ
ーバ3に最適な電圧とされている。本第8実施例は、ド
ライバ1が出力段をハイインピーダンス状態にすること
で2つの信号ペア(相補信号V+,V-)の差電圧が零にな
る信号を出力する機能を持っている。すなわち、図15
に示されるように、ドライバ1の出力段のインバータ1
3,14と高電位および低電位の電源線(Vdd,Vss)
との間に設けられたPMOSトランジスタ11およびN
MOSトランジスタ12のゲートに対してそれぞれ信号
Hiz(高レベル『H』)および/Hiz(低レベル
『L』)を印加してインバータ13および14に電流を
流れないようにし、その状態で、レシーバ3の判定回路
(39)を動作させて判定結果(判定出力)が『0』或
いは『1』に切り替わるオフセット電圧(Voff+,Vof
f-)を求めるようになっている。
【0069】そして、上記のオフセット電圧を通常の信
号受信時に用いることにより、判定回路は、入力オフセ
ットが補償された状態で受信信号を判定することが可能
になる。本第8実施例では、トランジスタの特性バラツ
キにより判定回路の入力にオフセット電圧が生じたとし
ても、それを補償することができるため高感度の受信が
可能になる。
【0070】図16は本発明の第9実施例としてのレシ
ーバを示すブロック回路図である。図16において、参
照符号8は、図14を参照して説明したPRD容量ネッ
トを示している。本第9実施例では、トランシーバの特
性を調整する期間(例えば、電源投入時のイニシャライ
ズ期間)に、他のトランシーバ回路のドライバからテス
トパターン(例えば、『1000』等のデータパター
ン)を周期的に送出し、D/Aコンバータ5を介してオ
フセット電圧(Voff+,Voff-)を変化させると共に、
位相インターポレータ6を介して判定タイミングを順次
変化させて、そのテストパターンをレシーバ3(判定回
路)で受信し、受信波形のアナログ値を取得する。これ
らの値は、コントローラ(制御用のプロセッサ)70に
送られ、コントローラ70は、その受信データからオフ
セット電圧の最適値(最適なオフセットコード)、受信
タイミングの最適値(最適な位相コード)、および、符
号間干渉を最小とするイコライズパラメータ(最適な容
量コード)を算出し、これらレシーバ制御コードの値を
レシーバにセットする。ここで、PRD容量ネット8に
供給される容量コードは、図14におけるスイッチ34
4〜346および354〜356のオン/オフ状態を制
御するためのものである。なお、受信波形のアナログ値
を取得したコントローラ70は、テストパターンを送出
した他のトランシーバ回路のドライバに対して、例え
ば、信号の振幅レベルを調整するようにフィードバック
制御することもできる。
【0071】このように、本第9実施例によれば、受信
信号を最大にするオフセット電圧および受信タイミン
グ、並びに、符号間干渉を最小化するイコライズパラメ
ータを用いて入力信号を受信することができるため、高
感度の信号受信が可能になる。以上説明したように、本
発明の第1〜第9実施例(第1の形態)によれば、実装
状態で信号波形の品質評価ができ、また、実装状態でイ
コライズのパラメータの最適化ができるため、保守性に
優れた好感度のレシーバ、トランシーバ回路および信号
伝送システムを提供することが可能になる。
【0072】ところで、前述したように、LSIやボー
ド間、或いは、匡体間での信号伝送において、伝送距離
が比較的長い場合等には、通常、差動の信号伝送が利用
されるが、例えば、図3に示すような従来の差動レシー
バでは、対応できるコモンモード電圧範囲をそれほど大
きくすることができなかった。以下に説明するレシーバ
回路は、大きなコモンモード電圧を除去することのでき
るものである。
【0073】図17は本発明に係る第2の形態のレシー
バの原理を説明するための図(その1)であり、図17
(a)は各信号線SL0〜SLnを示し、図17(b)
はサンプル期間の容量ネットワークを示し、そして、図
17(c)は判定期間の容量ネットワークを示してい
る。ここで、例えば、信号線SL0は共通とされ、この
共通信号線SL0と各信号線SL1〜SLn間でそれぞ
れ信号を伝送するようになっている。なお、参照符号V
0〜Vnは各信号線SL0〜SLnの信号レベル(電
圧)を示し、C0,C1,C2,…は容量を示してい
る。
【0074】まず、図17(b)に示されるように、サ
ンプル期間において、容量ネットワークの各ノード(n
+1個のノード)は、それぞれV0,V1,…,Vnと
いう電圧に充電されものとする。次に、図17(c)に
示されるように、判定期間において、電圧V0が印加さ
れたノードを零電位に接続すると、他のノードの電圧は
それぞれV1−V0,V2−V0,…,Vn−V0にな
る。すなわち、全てのノード電圧から電圧V0が差し引
かれることになる。
【0075】ここで、もし、電圧V0がコモンモード電
圧であれば、他のノードの電圧からはコモンモード電圧
が差し引かれることになる。従って、この電圧をレシー
バの入力に繋げば、レシーバには、コモンモード電圧の
差し引かれた電圧(信号)が入力され、コモンモード電
圧を除去することが可能になる。図18は本発明に係る
第2の形態のレシーバの原理を説明するための図(その
2)であり、図18(a)はサンプル期間における容量
およびレシーバの接続関係を示し、また、図18(b)
は判定期間における容量およびレシーバの接続関係を示
している。
【0076】図18(a)に示されるように、サンプル
期間において、各容量C1,C2,C3,…は、それぞ
れ信号線SL0とSL1,SL2,SL3,…との間に
接続されて、信号線SL0の電圧V0との差電圧(V1
−V0,V2−V0,V3−V0,…)が印加される。
このとき、各判定回路DT1〜DTnの入力は、プリチ
ャージ電圧Vprにプリチャージされる。
【0077】図18(b)に示されるように、判定期間
において、各容量C1,C2,C3,…は、信号線SL
0〜SLnから切り離され、それぞれ各判定回路DT1
〜DTnの入力に接続される。すなわち、図18では、
図17において、基準信号線SL0のノード(V0)を
零電位に接地する代わりに、基準信号線SL0と各信号
線SL1〜SLnとの差電圧を容量C1〜Cnの両端に
印加しておき、これらの容量を予め一定電位にプリチャ
ージされていたレシーバ(DT1〜DTn)の入力ノー
ドに接続することにより、コモンモード電圧を除去する
ようになっている。
【0078】これら図17および図18を参照して説明
したレシーバは、両方とも入力信号とレシーバの入力端
子を接続する複数のスイッチおよび容量を備えた容量ネ
ットワークを使用し、この容量ネットワークの1つのノ
ードにコモンモード電圧が発生するように構成して、そ
のノードを一定電位に接続するか、或いは、一定電位に
プリチャージされたノードに接続することにより、コモ
ンモード電圧が除去された差動電圧のみを入力するよう
になっている。
【0079】このように、本発明の第2 の形態によれ
ば、コモンモード電圧除去手段は、受動素子(容量)の
切り替えによって実現されるため、たとえトランジスタ
特性がばらついたとしてもコモンモード電圧の除去特性
に影響を与えることがない。さらに、コモンモード雑音
が大きく変化しても、その除去性能は影響を受けず、後
段のレシーバにもコモンモード電圧が殆ど伝搬しないた
め、コモンモード雑音耐性の大きなレシーバが実現でき
る。
【0080】図19は本発明の第10実施例としてのレ
シーバを示す回路図(サンプル期間)であり、図20は
本発明の第10実施例としてのレシーバを示す回路図
(判定期間)である。図19および図20において、参
照符号40はレシーバ(リジェネラティブラッチ回路)
、R11,R12は終端抵抗、C11,C12は結合
容量、そして、SW11〜SW16はスイッチを示して
いる。なお、参照符号SL0,SL1は差動(相補)信
号線を示している。
【0081】図19に示されるように、リジェネラティ
ブラッチ回路40は、PMOSトランジスタ411〜4
16およびNMOSトランジスタ421〜425を備え
て構成され、ラッチ信号LATがトランジスタ411,
416および423のゲートに供給されている。すなわ
ち、ラッチ信号LATが低レベル『L』のとき(プリチ
ャージ期間)、NMOSトランジスタ423はオフ状態
でPMOSトランジスタ411および416はオン状態
になって、ラッチ回路40の入力(トランジスタ422
および425のゲート入力)はプリチャージ電圧Vprに
プリチャージされる。そして、ラッチ信号LATが高レ
ベル『H』になると、プリチャージ電圧Vprは遮断さ
れ、NMOSトランジスタ423がオン状態になって、
入力信号が取り込まれる。
【0082】まず、図19に示されるように、サンプル
期間(プリチャージ期間)では、スイッチSW11〜S
W13をオン状態でスイッチSW14〜SW16をオフ
状態にして、結合容量C11およびC12を信号線SL
0,SL1に接続する。また、これらの結合容量C11
およびC12他のノードは、コモンモード電位になるノ
ードNCに接続される。このノードNCは、オン状態の
スイッチSW12により終端抵抗R11,R12を接続
した中点に接続される。なお、前述したように、プリチ
ャージ期間(サンプル期間)には、ラッチ回路40の入
力ノードはプリチャージ電圧Vprにプリチャージされ
る。
【0083】次に、図20に示されるように、判定期間
では、スイッチSW11〜SW13をオフ状態でスイッ
チSW14〜SW16をオン態にして、結合容量C1
1,C12を信号線SL0,SL1および終端抵抗R1
1,R12の接続中点から切り離し、ラッチ回路40の
入力ノードおよび基準電圧Vref に接続する。これによ
り、信号線SL0,SL1におけるコモンモード電圧は
完全に除去され、従って、ラッチ回路40の入力にコモ
ンモード電圧が現れることはない。
【0084】すなわち、プリチャージ期間において、2
つの容量C11,C12は、それぞれコモンモード電圧
ノードNCと信号線SL0,SL1の間で充電され、そ
して、判定期間において、コモンモード電圧が印加され
ていたノードNCは基準電圧Vref に繋がれ、また、信
号線電圧(V0,V1)が印加されていたノードはラッ
チ回路(差動レシーバ)40の入力に接続される。この
ようにすることで、ラッチ回路40の入力におけるコモ
ンモード電圧を除去することができる。
【0085】本実施例(以下の各実施例でも同様)で
は、コモンモード電圧除去手段は受動素子(容量)の切
り替えによって実現されるため、たとえトランジスタ特
性がばらついても除去特性が影響を受けることがなく、
また、コモンモード雑音が大きく変化しても除去性能は
影響を受けず、さらに、後段の回路にもコモンモード電
圧が殆ど伝搬しない。その結果、コモンモード雑音耐性
の大きなレシーバを実現することができる。
【0086】図21は図19および図20におけるスイ
ッチの一例を示す回路図である。図21に示されるよう
に、各スイッチSW(SW11〜SW16)は、例え
ば、PMOSトランジスタ401およびNMOSトラン
ジスタ402よりなるトランスファゲートにより構成さ
れ、制御信号SSを直接およびインバータ403で反転
してトランジスタ402および403のゲートに供給す
るようになっている。すなわち、トランスファゲート
は、制御信号SSが高レベル『H』のときにオン状態と
なり、逆に、低レベル『L』のときにオフ状態になる。
【0087】図22は本発明の第11実施例としてのレ
シーバを示す回路図(サンプル期間)であり、図23は
本発明の第11実施例としてのレシーバを示す回路図
(判定期間)である。まず、図22に示されるように、
サンプル期間(プリチャージ期間)では、スイッチSW
21,SW24をオフ状態でスイッチSW22,SW2
3,SW25,SW26をオン状態にする。すなわち、
結合容量C21およびC22には、各一方のノードはス
イッチ(SW22,SW23)および終端抵抗(R1
1,R12)を介してコモンモード電圧が印加され、ま
た、各他方のノードはラッチ回路40の入力ノードのプ
リチャージ電圧Vprにプリチャージされる。このとき、
コモンモード電圧は、終端抵抗R11およびR12の中
点電圧を用いる。
【0088】次に、図23に示されるように、判定期間
では、スイッチSW21,SW24をオン状態でスイッ
チSW22,SW23,SW25,SW26をオフ状態
にする。すなわち、結合容量C21およびC22は、コ
モンモード電圧が印加されていた各一方のノードがスイ
ッチ(SW21 ,SW22 )を介して信号線SL0,S
L1に接続され、また、プリチャージスイッチ(SW2
5,SW26)はオフにされる。
【0089】このように、本第11実施例では、プリチ
ャージ期間が終わってプリチャージ電圧Vprからラッチ
回路40の入力ノードが切り離されるとき、この入力ノ
ードの電圧が常に一定(プリチャージ電圧Vpr)となる
ため、入力ノードに注入されるチャネル電荷が信号電荷
に依存することがなく、より精度の高い信号判定が可能
になる。
【0090】図24は本発明の第12実施例としてのレ
シーバを示す回路図(サンプル期間)であり、図25は
本発明の第12実施例としてのレシーバを示す回路図
(判定期間)である。本第12実施例は、図19および
図20を参照して説明した第10実施例における2つ結
合容量C11,C12を1つの容量C30として構成
し、且つ、図22および図23を参照して説明した第1
1実施例のように、サンプル期間(プリチャージ期間)
にラッチ回路40の入力ノードをプリチャージ電圧Vpr
にプリチャージするようにしたものである。
【0091】すなわち、図24に示されるように、サン
プル期間では、スイッチSW31,SW32,SW3
5,SW36をオン状態でスイッチSW33,SW34
をオフ状態にして、結合容量C30の両端を信号線SL
0,SL1に接続する。このとき、ラッチ回路40の入
力ノードはプリチャージ電圧Vprにプリチャージされ
る。
【0092】次に、図25に示されるように、判定期間
では、スイッチSW31,SW32,SW35,SW3
6をオフ状態でスイッチSW33,SW34をオン状態
にして、結合容量C30の両端を信号線SL0,SL1
から切り離してラッチ回路40の入力ノードに接続す
る。本第12実施例では、1つの結合容量C30(いわ
ゆるフライングキャパシタ:flying capacitor)を用い
てコモンモード電圧の除去を行うようになっており、必
要な容量およびスイッチ(スイッチ用トランジスタ)の
数を少なくできるという利点がある。
【0093】図26は本発明の第13実施例としてのレ
シーバを示す回路図(サンプル期間)であり、図27は
本発明の第13実施例としてのレシーバを示す回路図
(判定期間)である。本第13実施例は、図22および
図23を参照して説明した第11実施例に対して、さら
に、2つの結合容量を設けてPRD(Partial Response
Detection)を構成するようにしたものである。
【0094】まず、図26に示されるように、サンプル
期間では、スイッチSW43,SW44,SW45,S
W46をオン状態でスイッチSW41,SW44をオフ
状態にして、結合容量C42およびC43の一方のノー
ドにスイッチ(SW42,SW43)および終端抵抗
(R11,R12)を介してコモンモード電圧を印加す
る。また、結合容量C42およびC43の他方のノード
はラッチ回路40の入力ノードのプリチャージ電圧Vpr
にプリチャージされる。なお、結合容量C41,C44
の一端は常に信号線SL0,SL1に接続され、他端は
ラッチ回路40の入力ノードに接続されている。
【0095】次に、図27に示されるように、判定期間
では、スイッチSW43,SW44,SW45,SW4
6をオフ状態でスイッチSW41,SW44をオン状態
にして、結合容量C42およびC43と結合容量C41
およびC44とをそれぞれ並列接続する。このとき、プ
リチャージスイッチ(SW45,SW46)はオフにさ
れる。ここで、例えば、従来のPRDでは、結合容量の
信号線側のノードは一定電圧への充電と信号線への接続
を繰り返すようになっているが、本第13実施例では、
一定電圧のかわりにコモンモード電圧が印加されるよう
になっている。
【0096】本第13実施例によれば、PRDを実現す
る容量ネットワーク部分でコモンモード電圧を除去する
ことができ、従って、コモンモード電圧の除去に加えて
符号間干渉の除去を同時に行うことが可能となり、より
一層高い伝送レートが実現され得る。図28は本発明の
第14実施例としてのレシーバを示す回路図(サンプル
期間)であり、図29は本発明の第14実施例としての
レシーバを示す回路図(判定期間)である。本第14実
施例では、容量ネットワークでコモンモード電圧の除去
と、差動信号からシングルエンド信号へのの変換を同時
に行うようになっている。
【0097】まず、図28に示されるように、サンプル
期間では、スイッチSW51,SW52,SW55をオ
ン状態でスイッチSW53,SW54をオフ状態にし
て、結合容量(フライングキャパシタ)C50の両端を
信号線SL0,SL1に接続する。このとき、CMOS
インバータIN50の入力ノードは、その入力および出
力を接続することでプリチャージされる。
【0098】次に、図29に示されるように、判定期間
では、スイッチSW51,SW52,SW55をオフ状
態でスイッチSW53,SW54をオン状態にして、容
量C50の両端を信号線SL0,SL1から切り離し、
一方をインバータIN50の入力に接続し、他方には基
準電圧Vref を印加する。このように、本第14実施例
は、容量ネットワークでコモンモード電圧の除去だけで
なく、差動/シングルエンド変換も行うため、高速で感
度のよいインバータ(IN50)が1つあれば、レシー
バの初段を構成することができる。
【0099】図30は本発明の第15実施例としてのレ
シーバを示す回路図(サンプル期間)であり、図31は
本発明の第15実施例としてのレシーバを示す回路図
(判定期間)である。本第15実施例が上述した第14
実施例と異なるのは、レシーバの初段としてのインバー
タを各信号線に対してそれぞれ1つずつ全体で2つ用い
るようにした点である。
【0100】まず、図30に示されるように、サンプル
期間では、スイッチSW61,SW62,SW65,S
W66をオン状態でスイッチSW63,SW64をオフ
状態にして、結合容量(フライングキャパシタ)C60
の両端を信号線SL0,SL1に接続する。このとき、
CMOSインバータIN61およびIN62の入力ノー
ドは、それぞれ入力および出力を接続することでプリチ
ャージされる。
【0101】次に、図31に示されるように、判定期間
では、スイッチSW61,SW62,SW65,SW6
6をオフ状態でスイッチSW63,SW64をオン状態
にして、容量C60の両端を信号線SL0,SL1から
切り離し、それぞれインバータIN61およびIN62
の入力ノードに接続する。ところで、通常、インバータ
を第15実施例のように使っても差動増幅器としては動
作しないが、既に容量ネットワークでコモンモード電圧
が除去されているので、全体としては差動増幅器として
動作することになる。本第15実施例は、回路の対称性
が高いため電源変動に強く、安定に動作する利点があ
る。
【0102】図32は本発明の第16実施例としてのレ
シーバを示す回路図(サンプル期間)であり、図33は
本発明の第16実施例としてのレシーバを示す回路図
(判定期間)である。本第16実施例は、上述した図3
0および図31に示す第15実施例に対して、各インバ
ータIN61,IN62の出力にコモンモードフィード
バック回路600を設け、コモンモード電圧除去比を増
加するようになっている。なお、レシーバのサンプル期
間および判定期間におけるスイッチ動作は、第15実施
例と同様である。
【0103】図34は図32および図33に示す第16
実施例におけるコモンモードフィードバック回路600
の一例を示す回路図である。図34に示されるように、
コモンモードフィードバック回路600は、PMOSト
ランジスタ601,602、NMOSトランジスタ60
3〜608、および、インバータIN601,IN60
2を備えて構成される。コモンモードフィードバック回
路600は、インバータ対IN61,IN62の出力の
コモンモード電圧を検出し、コモンモード電圧と基準電
圧Vref(例えば、Vdd/2)との差が零になるように定
電流をフィードバックするようになっている。
【0104】このように、本第16実施例によれば、よ
り一層高いコモンモード電圧除去能が得られるだけでな
く、初段インバータ(IN61,IN62)の出力の対
称性がよいために安定な動作を行うことができる。図3
5は本発明の第17実施例としてのレシーバを示す回路
図(サンプル期間)であり、図36は本発明の第17実
施例としてのレシーバを示す回路図(判定期間)であ
る。本第17実施例では、フライングキャパシタを2つ
(C71,C72)設け、プリチャージ期間には、この
2つの容量C71,C72を信号線SL0,SL1間に
並列に接続し、判定期間において、2つの容量C71,
C72を直列接続してラッチ回路40の入力ノードに接
続するようになっている。
【0105】すなわち、図35に示されるように、サン
プル期間(プリチャージ期間)では、スイッチSW71
〜SW74をオン状態でスイッチSW75〜SW78オ
フ状態にして、2つの容量C71,C72を信号線SL
0,SL1間に並列に接続する。次に、図36に示され
るように、判定期間では、スイッチSW71〜SW74
をオフ状態でスイッチSW75〜SW78オン状態にし
て、2つの容量C71,C72を直列接続してラッチ回
路40の入力ノードに接続する。これにより、本第17
実施例では、コモンモード電圧の除去に加えて、ラッチ
回路40の入力に発生する信号電圧を2倍にすることが
でき、より一層高感度のレシーバを構成することができ
る以上説明したように、本発明の第10〜第17実施例
(第2の形態)によれば、例えば、トランスと同様に受
動素子だけでコモンモード電圧の除去や差動/シングル
エンド変換、並びに、信号電圧の増大等を行うことがで
き、しかも、トランスと異なりCMOS回路の中に多数
の素子を集積化することができる。従って、耐コモンモ
ードノイズ特性の高いレシーバを外付け部品なしで構成
することが可能になる。
【0106】
【発明の効果】以上、詳述したように、本発明によれ
ば、信号伝送系の評価・診断、送受信パラメータの最適
化およびレシーバの高感度化が可能なトランシーバ回路
を提供することができる。さらに、本発明によれば、信
号伝送を行う回路において、大きなコモンモード電圧を
除去することのできるレシーバを提供することもでき
る。
【図面の簡単な説明】
【図1】従来の信号伝送システムの一例を概略的に示す
ブロック図である。
【図2】図1の信号伝送システムにより伝送された信号
データの一例を示す波形図である。
【図3】従来のレシーバの一例を示す回路図である。
【図4】本発明に係る第1の形態のレシーバの原理構成
を示すブロック回路図である。
【図5】図4のレシーバの動作を説明するための図であ
る。
【図6】本発明が適用される信号伝送システムの一例を
概略的に示すブロック回路図である。
【図7】本発明の第1実施例としてのレシーバを示す回
路図である。
【図8】本発明の第2実施例としてのレシーバを示すブ
ロック回路図である。
【図9】図8のレシーバにおけるD/Aコンバータの一
例を示す回路図である。
【図10】本発明の第3実施例としてのレシーバを示す
ブロック回路図である。
【図11】本発明の第4実施例としてのレシーバを示す
ブロック回路図である。
【図12】本発明の第5実施例としてのレシーバを示す
ブロック回路図である。
【図13】本発明の第6実施例としてのレシーバを示す
ブロック回路図である。
【図14】本発明の第7実施例としてのレシーバを示す
ブロック回路図である。
【図15】本発明の第8実施例としての信号伝送システ
ムを示すブロック回路図である。
【図16】本発明の第9実施例としてのレシーバを示す
ブロック回路図である。
【図17】本発明に係る第2の形態のレシーバの原理を
説明するための図(その1)である。
【図18】本発明に係る第2の形態のレシーバの原理を
説明するための図(その2)である。
【図19】本発明の第10実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図20】本発明の第10実施例としてのレシーバを示
す回路図(判定期間)である。
【図21】図19および図20におけるスイッチの一例
を示す回路図である。
【図22】本発明の第11実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図23】本発明の第11実施例としてのレシーバを示
す回路図(判定期間)である。
【図24】本発明の第12実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図25】本発明の第12実施例としてのレシーバを示
す回路図(判定期間)である。
【図26】本発明の第13実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図27】本発明の第13実施例としてのレシーバを示
す回路図(判定期間)である。
【図28】本発明の第14実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図29】本発明の第14実施例としてのレシーバを示
す回路図(判定期間)である。
【図30】本発明の第15実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図31】本発明の第15実施例としてのレシーバを示
す回路図(判定期間)である。
【図32】本発明の第16実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図33】本発明の第16実施例としてのレシーバを示
す回路図(判定期間)である。
【図34】図32および図33に示す第16実施例にお
けるコモンモードフィードバック回路の一例を示す回路
図である。
【図35】本発明の第17実施例としてのレシーバを示
す回路図(サンプル期間)である。
【図36】本発明の第17実施例としてのレシーバを示
す回路図(判定期間)である。
【符号の説明】
1…ドライバ 3,300…レシーバ 5,500…D/Aコンバータ 6…位相インターポレータ 7…コントローラ 21,22…信号伝送路 39…判定回路 40…ラッチ回路 41,42…終端抵抗 C(C11,C12,…)…容量 LAT…ラッチ信号 R11,R12…終端抵抗 SL0,SL1,…,SLn…信号線 SW(SW11,SW12,…)…スイッチ(トランス
ファゲート) V0,V1,…,Vn…信号電圧 V+,V- …入力電圧 Voff+, Voff-…オフセット電圧 Vpr…プリチャージ電圧 Vref …基準電圧

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 入力信号に対して既知のオフセットを与
    えるオフセット印加手段と、該オフセットが与えられた
    入力信号を基準電圧と比較する判定回路とを備え、該判
    定回路の結果および前記既知のオフセットから前記入力
    信号のレベルを確認するようにしたことを特徴とするレ
    シーバ。
  2. 【請求項2】 入力する信号を受け取るレシーバと、信
    号を出力するドライバとを有するトランシーバ回路であ
    って、前記レシーバは、前記入力信号に対して既知のオ
    フセットを与えるオフセット印加手段と、該オフセット
    が与えられた入力信号を基準電圧と比較する判定回路と
    を備え、該判定回路の結果および前記既知のオフセット
    から前記入力信号のレベルを確認するようにしたことを
    特徴とするトランシーバ回路。
  3. 【請求項3】 第1のトランシーバ回路と、第2のトラ
    ンシーバ回路と、該第1および第2のトランシーバ回路
    を繋ぐ信号伝送路とを有する信号伝送システムであっ
    て、 該各トランシーバ回路は、入力する信号を受け取るレシ
    ーバと、信号を出力するドライバとを有し、前記レシー
    バは、前記入力信号に対して既知のオフセットを与える
    オフセット印加手段と、該オフセットが与えられた入力
    信号を基準電圧と比較する判定回路とを備え、該判定回
    路の結果および前記既知のオフセットから前記入力信号
    のレベルを確認するようにしたことを特徴とする信号伝
    送システム。
  4. 【請求項4】 複数の信号線と、該信号線に接続された
    容量および該容量の接続を制御するスイッチを有する容
    量ネットワークとを備えたレシーバであって、 前記複数の信号線が持つコモンモード電圧の成分を含む
    容量ノードの少なくとも1つを特定の電圧値に保たれた
    ノードに接続して該信号線が持つコモンモード電圧を除
    去するコモンモード電圧除去手段を備えたことを特徴と
    するレシーバ。
  5. 【請求項5】 複数の信号線と、該信号線に接続された
    容量および該容量の接続を制御するスイッチを有する容
    量ネットワークとを備えたレシーバであって、 前記複数の信号線が持つコモンモード電圧の成分を含む
    容量ノードの少なくとも1つを特定の電圧値にプリチャ
    ージされたノードに接続して該信号線が持つコモンモー
    ド電圧を除去するコモンモード電圧除去手段を備えたこ
    とを特徴とするレシーバ。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002314398A (ja) * 2001-04-18 2002-10-25 Mitsubishi Electric Corp 半導体集積回路
JP2003078407A (ja) * 2001-09-04 2003-03-14 Nec Corp 高速サンプリングレシーバー
JP2003087108A (ja) * 2001-09-07 2003-03-20 Nec Corp ドライバ回路
JP2004088742A (ja) * 2002-06-25 2004-03-18 Matsushita Electric Ind Co Ltd オフセット制御回路及び信号処理装置
KR100674993B1 (ko) 2005-09-09 2007-01-29 삼성전자주식회사 차동데이터 수신기
JP2007512624A (ja) * 2003-11-24 2007-05-17 フェアチャイルド セミコンダクター コーポレイション 電流検知方式に基づく差動回路のためのフェールセーフ
JP2008227563A (ja) * 2007-03-08 2008-09-25 Sanyo Electric Co Ltd 増幅回路
WO2011043284A1 (ja) * 2009-10-06 2011-04-14 株式会社日立製作所 半導体集積回路装置
JP2011113450A (ja) * 2009-11-30 2011-06-09 Toshiba Corp メモリインターフェース回路
JP2012173049A (ja) * 2011-02-18 2012-09-10 Renesas Electronics Corp 半導体装置
JP2017523640A (ja) * 2014-06-06 2017-08-17 クアルコム,インコーポレイテッド 低電力および高性能レシーバに関するオフセット較正
JP2019071527A (ja) * 2017-10-06 2019-05-09 ザインエレクトロニクス株式会社 増幅回路
JPWO2020016705A1 (ja) * 2018-07-20 2021-08-12 株式会社半導体エネルギー研究所 受信回路

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002314398A (ja) * 2001-04-18 2002-10-25 Mitsubishi Electric Corp 半導体集積回路
JP2003078407A (ja) * 2001-09-04 2003-03-14 Nec Corp 高速サンプリングレシーバー
JP4680448B2 (ja) * 2001-09-04 2011-05-11 ルネサスエレクトロニクス株式会社 高速サンプリングレシーバー
JP2003087108A (ja) * 2001-09-07 2003-03-20 Nec Corp ドライバ回路
JP4721578B2 (ja) * 2001-09-07 2011-07-13 ルネサスエレクトロニクス株式会社 ドライバ回路
JP2004088742A (ja) * 2002-06-25 2004-03-18 Matsushita Electric Ind Co Ltd オフセット制御回路及び信号処理装置
JP4515720B2 (ja) * 2002-06-25 2010-08-04 パナソニック株式会社 オフセット制御回路及び信号処理装置
JP4919806B2 (ja) * 2003-11-24 2012-04-18 フェアチャイルド セミコンダクター コーポレイション 電流検知方式に基づく差動回路のためのフェールセーフ
JP2007512624A (ja) * 2003-11-24 2007-05-17 フェアチャイルド セミコンダクター コーポレイション 電流検知方式に基づく差動回路のためのフェールセーフ
KR100674993B1 (ko) 2005-09-09 2007-01-29 삼성전자주식회사 차동데이터 수신기
JP2008227563A (ja) * 2007-03-08 2008-09-25 Sanyo Electric Co Ltd 増幅回路
WO2011043284A1 (ja) * 2009-10-06 2011-04-14 株式会社日立製作所 半導体集積回路装置
JP2011113450A (ja) * 2009-11-30 2011-06-09 Toshiba Corp メモリインターフェース回路
JP2012173049A (ja) * 2011-02-18 2012-09-10 Renesas Electronics Corp 半導体装置
US8860392B2 (en) 2011-02-18 2014-10-14 Renesas Electronics Corporation Semiconductor device including voltage generating circuit
JP2017523640A (ja) * 2014-06-06 2017-08-17 クアルコム,インコーポレイテッド 低電力および高性能レシーバに関するオフセット較正
JP2019071527A (ja) * 2017-10-06 2019-05-09 ザインエレクトロニクス株式会社 増幅回路
JP7081783B2 (ja) 2017-10-06 2022-06-07 ザインエレクトロニクス株式会社 増幅回路
JPWO2020016705A1 (ja) * 2018-07-20 2021-08-12 株式会社半導体エネルギー研究所 受信回路
JP7394760B2 (ja) 2018-07-20 2023-12-08 株式会社半導体エネルギー研究所 受信回路

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