WO2011043284A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
WO2011043284A1
WO2011043284A1 PCT/JP2010/067346 JP2010067346W WO2011043284A1 WO 2011043284 A1 WO2011043284 A1 WO 2011043284A1 JP 2010067346 W JP2010067346 W JP 2010067346W WO 2011043284 A1 WO2011043284 A1 WO 2011043284A1
Authority
WO
WIPO (PCT)
Prior art keywords
drain
gate
node
transistor
mis
Prior art date
Application number
PCT/JP2010/067346
Other languages
English (en)
French (fr)
Inventor
幸二 福田
寛樹 山下
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to US13/500,636 priority Critical patent/US8772880B2/en
Priority to JP2011535376A priority patent/JP5329673B2/ja
Publication of WO2011043284A1 publication Critical patent/WO2011043284A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0811—MIS diodes

Definitions

  • the present invention relates to a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a differential circuit having an offset adjustment function.
  • each of the differential pair transistors is composed of four partial transistors, and these eight partial transistors are arranged symmetrically in a region of 4 columns ⁇ 2 stages, and the arrangement A configuration in which dummy transistors are arranged in a region outside the region is shown.
  • the influence of the process variation is uniformly generated in both the differential pair transistors, so that the device characteristics can be made uniform.
  • FIG. 2 of Patent Document 2 four gates are regularly arranged on the diffusion layer region, the two gates on both sides are for dummy transistors, and the two gates between them are two fingers.
  • a configuration for a MOS transistor configuration is shown.
  • This MOS transistor is used for a tail current source in a differential amplifier circuit, and has a drain between two gates and a source outside each of the two gates.
  • Each dummy transistor sharing each source is connected to the drain of the MOS transistor (that is, the common node of the differential amplifier circuit) by having the source and drain wired and the gate wired to the drain of the MOS transistor.
  • Capacitive element This dummy transistor contributes to the reduction of the manufacturing variation of the MOS transistor and also contributes to the stabilization of the common node. Therefore, performance can be improved in a small area.
  • Patent Document 3 shows a configuration in which pairs of elements constituting a differential circuit are formed in independent diffusion layer regions, and dummy elements are arranged in empty spaces around these elements. .
  • the input offset can be reduced, the dimensional variation in the process can be reduced, and the characteristics of the differential circuit can be obtained as designed.
  • the symmetry between the differential pair transistors is considered as described in, for example, Patent Document 1 to Patent Document 3.
  • Layout is done.
  • FIG. 9 is a diagram for explaining the LOD effect.
  • the LOD effect is a phenomenon in which the performance of a transistor deteriorates when the distance (SA, SB) from the end of the gate GT of the transistor to the end of the diffusion layer region DPA is short.
  • the diffusion layer region DPA and another diffusion layer region DNA are separated by an insulating layer STI (Shallow Trench Isolation).
  • the STI is formed by making a hole in the semiconductor substrate SUB by etching and then embedding SiO 2 or the like therein.
  • anisotropic etching is required, and a physical method such as FIB (focused ion beam) is mainly used.
  • FIG. 10A and 10B show a semiconductor integrated circuit device studied as a premise of the present invention.
  • FIG. 10A is a circuit diagram showing a configuration example of the main part
  • FIG. 10B shows a layout configuration example of FIG. FIG.
  • the semiconductor integrated circuit device shown in FIG. 10A includes NMOS transistors MN31 and MN32 serving as a differential pair, dummy NMOS transistors MND31a and MND32a having sources connected to the common source node (S), and MND31a and MND32a.
  • Dummy NMOS transistors MND31b and MND32b each having a source connected to the drain are provided.
  • the gate of the dummy NMOS transistor is connected to the ground power supply voltage VSS and is fixed to the off state.
  • each of MN31 and MN32 is a transistor having a multi-finger structure (here, two fingers), and is arranged adjacent to each other at the center in the N-type diffusion layer region DNA.
  • the diffusion layer DN between MN31 and MN32 and the diffusion layer DN on both outer sides serve as a common source node (S), and the diffusion layer DN between two fingers in MN31 and MN32 outputs differential output signals Do_n and Do_p, respectively. It becomes a drain node.
  • an MND 31a is arranged at the end of the DNA on the MN 31 side so as to share the source node with the MN 31, and an MND 31b is arranged adjacent to the end.
  • an MND 32a is arranged at the end of the DNA on the MN 32 side so as to share the source node with the MN 32, and an MND 32b is arranged adjacent to the end.
  • the peripheral environment of MN31 and MN32 becomes the same due to the arrangement of the dummy NMOS transistors MND31 and MND32, so that the process variations for MN31 and MN32 are equalized and the offset voltage can be reduced.
  • the arrangement of MND31 and MND32 separates MN31 and MN32 from the end of the diffusion layer region DNA, so that the LOD effect can be suppressed.
  • the dummy NMOS transistor functions as a capacitor added to the common source node, and thus there is no particular operational side effect.
  • a transistor that requires high speed such as a differential pair transistor, desirably uses such a multi-finger configuration from the viewpoint of reducing gate resistance.
  • FIG. 11 shows an example of a method for adjusting the offset voltage in the semiconductor integrated circuit device studied as a premise of the present invention, and (a) and (b) are circuit diagrams showing different methods, respectively.
  • FIG. 11A shows a system in which variable current sources ISn and ISp are connected to the drains of the NMOS transistors MN31 and MN32, respectively, as a differential pair, and the offset voltage is adjusted by the amount of current. This method is useful when correcting a so-called DC offset voltage collectively in a DC manner. Since ISn and ISp require a relatively large transistor area (gate width W), they are usually formed in a diffusion layer region different from the diffusion layer region forming MN31 and MN32.
  • FIG. 11B shows a system in which the variable capacitors Cn and Cp are connected to the drains of the NMOS transistors MN31 and MN32, respectively, as a differential pair, and the offset voltage is adjusted based on these capacitance values.
  • This method unlike the case of FIG. 11A, corrects the offset voltage in an AC manner. That is, the DC offset voltage cannot be corrected at once, but when viewed in a short time, the DC offset voltage can be corrected equivalently by providing a difference in the signal transition time of the differential output signal depending on the capacitance. In particular, it is a useful method for high-speed applications.
  • This variable capacity method is superior in terms of power consumption and circuit area as compared with the variable current source method described above.
  • it is advantageous because a higher response speed can be obtained compared to the variable current source method.
  • the present invention has been made in view of the above, and one of its purposes is to realize a high-speed semiconductor integrated circuit device by adjusting an offset voltage. Another object is to realize adjustment of the offset voltage with a small area.
  • the semiconductor integrated circuit device has first and second MIS transistors that receive one and the other of the differential input signals, and have the same conductivity type, and are connected to the drains of the first and second MIS transistors, respectively.
  • the third and fourth MIS transistor groups are provided.
  • the third MIS transistor group is composed of a plurality of transistors whose source / drain paths are connected in series. One end of the series path is connected to the drain of the first MIS transistor, and the other end is open.
  • the fourth MIS transistor group includes a plurality of transistors whose source / drain paths are connected in series. One end of the series path is connected to the drain of the second MIS transistor, and the other end is open.
  • a predetermined capacitance is added to the drain of the first MIS transistor or the drain of the second MIS transistor by appropriately controlling the gate voltage of each transistor constituting the third and fourth MIS transistor groups. Equivalently, the offset voltage between the first and second MIS transistors can be adjusted. Specifically, a transistor connected to the drain of the first MIS transistor in the third MIS transistor group is a third A transistor, and a transistor connected to the drain of the second MIS transistor in the fourth MIS transistor group is a fourth A transistor. Then, for example, by driving one of the third A transistor and the fourth A transistor on, a capacitor can be added to the corresponding side.
  • the offset voltage can be reduced, and the speed of the semiconductor integrated circuit device can be increased. Further, when the first diffusion layer serving as the drain of the first MIS transistor is shared with the diffusion layer of the third A transistor and the second diffusion layer serving as the drain of the second MIS transistor is shared with the diffusion layer of the fourth A transistor, the offset voltage is adjusted. In this case, high accuracy can be achieved.
  • the semiconductor integrated circuit device described above is laid out as follows. First, the gate of the first MIS transistor and the gate of the second MIS transistor are disposed adjacent to each other, and the common source region is disposed therebetween.
  • the first diffusion layer facing the common source region across the first MIS transistor is the drain of the first MIS transistor
  • the second diffusion layer facing the common source region across the second MIS transistor is the drain of the second MIS transistor.
  • the gates of the third A transistors are arranged so as to share the first diffusion layer with the gates of the first MIS transistors, and the gates of the remaining transistors in the third MIS transistor group are arranged sequentially adjacent thereto.
  • the gates of the 4A transistors are arranged so as to share the second diffusion layer with the gates of the second MIS transistors, and the gates of the remaining transistors in the fourth MIS transistor group are sequentially arranged adjacently from there. .
  • the third and fourth MIS transistor groups can function as dummy transistors of the first and second MIS transistors, and thus the offset voltage can be reduced.
  • this may cause a minute offset voltage, but this voltage can be further reduced by controlling the gate voltages of the third and fourth MIS transistor groups as described above.
  • the speed of the semiconductor integrated circuit device can be increased.
  • the third and fourth MIS transistor groups share both the dummy transistor function and the offset voltage adjustment function, the area can be reduced.
  • the response speed can be improved by the shared structure of the first diffusion layer and the second diffusion layer described above.
  • FIG. 1 is a circuit diagram which shows the structural example of the principal part
  • FIG. 2 is the schematic which shows the layout structural example of (a). is there.
  • (A)-(c) is a figure for demonstrating the offset adjustment function of the dummy transistor in the semiconductor integrated circuit device of FIG. It is a circuit diagram which shows the structural example which expanded Fig.1 (a).
  • FIG. 6 is a circuit diagram showing an example of the configuration of a semiconductor integrated circuit device according to a second embodiment of the present invention.
  • FIG. 5 is a waveform diagram showing an operation example of the semiconductor integrated circuit device of FIG. 4.
  • FIG. 5 is a schematic diagram illustrating a partial layout configuration example in the semiconductor integrated circuit device of FIG. 4.
  • FIG. 10 is a circuit diagram showing an example of the configuration of a semiconductor integrated circuit device according to a third embodiment of the present invention.
  • FIG. 8 is a waveform diagram showing an operation example in the semiconductor integrated circuit device of FIG. 7. It is a figure explaining the LOD effect.
  • the semiconductor integrated circuit device examined as a premise of this invention is shown, (a) is a circuit diagram which shows the structural example of the principal part, (b) is a figure which shows the layout structural example of (a).
  • an example of an adjustment method of the offset voltage is shown, and (a) and (b) are circuit diagrams showing different methods, respectively.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • the shapes, positional relationships, etc. of the components, etc. when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
  • each functional block of the embodiment are not particularly limited, but are formed on a semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor).
  • CMOS complementary MOS transistor
  • MOS Metal Oxide Semiconductor
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • PMOS transistor P-channel MOS transistor
  • NMOS transistor N-channel MOS transistor
  • FIG. 1A and 1B show a semiconductor integrated circuit device according to a first embodiment of the present invention.
  • FIG. 1A is a circuit diagram showing a configuration example of a main part thereof
  • FIG. 1B is a layout configuration example of FIG. FIG.
  • the semiconductor integrated circuit device shown in FIG. 1A includes NMOS transistors MN1 and MN2 whose sources are connected to a common source node (S) and serving as a differential pair, and dummy NMOSs whose sources are connected to the drains of MN1 and MN2, respectively.
  • Transistors MND1a and MND2a, and dummy NMOS transistors MND1b and MND2b having sources connected to the drains of MND1a and MND2a, respectively.
  • MN1 receives a positive differential input signal Din_p at the gate and outputs a negative differential output signal Do_n from the drain
  • MN2 receives a negative differential input signal Din_n at the gate and a difference from the drain to the positive electrode.
  • the dynamic output signal Do_p is output.
  • Offset amount setting signals OFST1 ⁇ 0> and OFST1 ⁇ 1> are input to the gates of MND1a and MND1b, respectively
  • offset amount setting signals OFST2 ⁇ 0> and OFST2 ⁇ 1> are input to the gates of MND2a and MND2b, respectively. Is done.
  • the drains of MND1b and MND2b are both open.
  • the source and the drain of the dummy NMOS transistor are distinguished from each other, but in practice, it is not necessary to distinguish them.
  • each of MN1 and MN2 is a transistor having a multi-finger structure (here, a finger composed of three gates GT), and in the central portion in the N-type diffusion layer region DNA, Arranged adjacent to each other.
  • the diffusion layer DN between MN1 and MN2 serves as a common source node (S), and the diffusion layer DN facing the diffusion layer with the three gate fingers of MN1 interposed therebetween serves as a drain for outputting Do_n.
  • the diffusion layer DN facing the diffusion layer DN between MN1 and MN2 across the three gate fingers of MN2 serves as a drain for outputting Do_p.
  • the one closer to the center of the DNA is connected to the drain, and the one closer to the end is connected to the source.
  • the one closer to the center of the DNA is connected to the drain, and the one closer to the end is connected to the source.
  • MND1a is arranged at the end on the MN1 side in the DNA so as to share the diffusion layer DN of the drain on the end side in MN1 as a source, and MND1b is arranged adjacent to the end.
  • MND2a is arranged at the end on the MN2 side in DNA so as to share the diffusion layer DN of the drain on the end side in MN2 as a source, and MND2b is arranged adjacent to the end.
  • Each dummy NMOS transistor has the same conductivity type as the normal NMOS transistors (MN1, MN2) and has the same size as the gate length and gate width per gate finger in MN1, MN2.
  • the peripheral environment of MN1 and MN2 becomes the same due to the arrangement of the dummy NMOS transistors MND1 and MND2, so that process variations for MN1 and MN2 are equalized, and the offset voltage can be reduced. .
  • the distance between MN1 and MN2 and the end of the diffusion layer region DNA is increased due to the arrangement of MND1 and MND2, the LOD effect can be suppressed.
  • the dummy NMOS transistors can be configured as differential output nodes (Do_n, Do_p).
  • FIGS. 2A to 2C are diagrams for explaining the offset adjustment function of the dummy transistor in the semiconductor integrated circuit device of FIG.
  • the dummy NMOS transistor MND is equivalent to a gate-source capacitance Cgs, a gate-drain capacitance Cgd, a source diffusion layer capacitance Cs, a drain diffusion layer capacitance Cd, and a gate insulating film.
  • a capacity Cg is provided.
  • a gate voltage for turning off MND for example, the reference power supply voltage VSS
  • VSS differential output node
  • AC is Cgs and Cs appears to be connected in parallel, and Cgd and Cd disappear. Since the gate voltage is DC input, Cg can be ignored.
  • the offset adjustment function also has a function as a dummy transistor as described above, there is no area overhead, and a small area can be realized. Further, the dummy transistor with the offset adjusting function is formed in a form sharing the diffusion layer of the drain (differential output node) of the differential pair transistors (MN1, MN2) as shown in FIG. 1 (b). Therefore, when the capacitance is varied by the offset amount setting signal OFST, it can be instantaneously reflected on the differential output node. This is particularly useful when it is desired to dynamically adjust the offset voltage.
  • FIG. 3 is a circuit diagram showing a configuration example obtained by extending FIG.
  • the offset adjustment circuit is composed of dummy NMOS transistors MND1a and MND1b and MND2a and MND2b connected in two stages in series.
  • Dummy NMOS transistors MND1a to MND1d and MND2a to MND2d are further added to both ends in the N-type diffusion layer region DNA in FIG.
  • the adjustment range of the offset amount can be further expanded.
  • the offset adjustment circuit can be configured in one stage depending on the case.
  • the dummy NMOS transistor MND is controlled by digital on / off, but in some cases, it may be controlled in an analog manner.
  • the signal transition time can be controlled using the resistance value between the source and the drain.
  • an NMOS transistor is used for the differential pair has been described as an example, but it goes without saying that the present invention can be similarly applied even when a PMOS transistor is used.
  • the semiconductor integrated circuit device As described above, by using the semiconductor integrated circuit device according to the first embodiment, it is typically possible to increase the speed by reducing the offset voltage. Also, the offset voltage can be reduced with a small area. Furthermore, it is possible to sufficiently cope with a case where dynamic adjustment of the offset voltage is desired to be performed at high speed.
  • FIG. 4 is a circuit diagram showing an example of the configuration of the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • the semiconductor integrated circuit device shown in FIG. 4 includes a CMOS type data input circuit DIBF, CMOS inverter circuits CIV1 and CIV2, a CMOS type SR latch circuit CSRLT, and an SR latch circuit SRLT.
  • the data input circuit DIBF is connected to the NMOS transistors MN1 and MN2 to which the differential input signals Din_p and Din_n are input, and the drains (ap and an) of the MN1 and MN2, respectively.
  • an NMOS transistor MN3 and PMOS transistors MP1 and MP2 are provided.
  • the source of MN3 is connected to the reference power supply voltage VSS
  • the drain is connected to the common source node (cm) of MN1 and MN2
  • the clock signal CK is input to the gate.
  • sources are connected to the power supply voltage VDD, and CK is input to the gates.
  • the drain of MP1 is connected to the drain (ap) of MN1, and the drain of MP2 is connected to the drain (an) of MN2.
  • Each of MNDBK1 and MNDBK2 includes a plurality (four in this case) of dummy NMOS transistors MND connected in series as described in FIG.
  • the CMOS inverter circuit CIV1 receives the drain (ap) signal of MN1 as a gate input and outputs an inverted signal thereof to the output node (a1p).
  • CIV2 receives the drain (an) signal of MN2 as a gate input and outputs an inverted signal thereof to an output node (a1n).
  • the numbers in parentheses in FIG. 4 indicate the number of gate fingers.
  • the CMOS SR latch circuit CSRLT includes NMOS transistors MN11, MN12, MN21, MN22 and PMOS transistors MP11, MP12, MP21, MP22.
  • MP11 and MN11 use the node (a1n) as a gate input
  • MP21 and MN21 use the node (a1p) as a gate input.
  • MP12 has a source / drain connected to the source / drain of MP11
  • MN12 has a source connected to the drain of MN11 and a drain connected to the drain of MP11 (MP12).
  • the source / drain of MP22 is connected to the source / drain of MP21
  • the source of MN22 is connected to the drain of MN21 and the drain is connected to the drain of MP21 (MP22).
  • the gates of MP12 and MN12 are connected to the drain (bp) of MP22 (MN22), and the gates of MP22 and MN22 are connected to the drain (bn) of MP12 (MN12).
  • the sources of MP11, MP12, MP21, and MP22 are connected to the power supply voltage VDD, and the sources of MN11 and MN21 are connected to the reference power supply voltage VSS.
  • the SR latch circuit SRLT includes two 2-input NAND circuits NAD1 and NAD2.
  • NAD1 and NAD2 output differential output signals Dout_p and Dout_n, respectively.
  • the NAD1 has the node (bp) as one input and Dout_n as the other input.
  • NAD2 has node (bn) as one input and Dout_p as the other input.
  • FIG. 5 is a waveform diagram showing an operation example of the semiconductor integrated circuit device of FIG.
  • the data input circuit DIBF receives the nodes (ap, an) via MP1 and MP2 regardless of the values of the differential input signals Din_p and Din_n. Is charged to the VDD level.
  • the nodes (a1p, a1n) are both set to the VSS level via CIV1 and CIV2.
  • the CMOS SR latch circuit CSRLT MP11 and MP21 are turned on, and the nodes (bp, bn) are at the VDD level.
  • the nodes (bp, bn) maintain the VDD level.
  • the SR latch circuit SRLT receives the VDD level of the nodes (bp, bn), it maintains the state of the differential output signals Dout_p, Dout_n at that time.
  • the node (a1p) is at the VDD level and the node (a1n) is at the VSS level, and in CSRLT, MN21 is on, MP21 is off, MN11 is off, and MP11 is on.
  • the node (bn) maintains the VDD level and the MN22 is turned on and the MP22 is kept off.
  • the node (bp) is discharged to the VSS level because the MN21 is turned on (MP21 is turned off).
  • MP12 transitions on and MN12 transitions off, but only the charging path from MP12 is added to the charging path from MP11, and the node (bn) still maintains the VDD level.
  • the SRLT sets Dout_p to the “H” level and sets Dout_n to the “L” level.
  • the semiconductor integrated circuit device of FIG. 4 is a flip-flop circuit for the rising edge trigger of the clock signal CK. While CK is at the “L” level, the data input circuit DIBF (and the inverter circuits CIV1, CIV2) outputs the “L” level to the two output nodes (a1n, a1p). In response to this, the CMOS SR latch circuit CSRLT outputs “H” level to the two output nodes (bp, bn), and the SR latch circuit SRLT holds the output data as it is due to this “H” level. To do.
  • DIBF (and CIV1, CIV2) outputs different levels according to the input data to the two output nodes for a certain period, and then outputs the “H” level together.
  • input data is converted into a difference in discharge time between two nodes.
  • the CSRLT receives different levels from the DIBF, outputs different levels according to the levels to the two output nodes, and then receives the 'H' level to hold the output data as it is.
  • a difference in discharge time between two nodes is detected, and information on which node has a short (long) discharge time is latched.
  • the SRLT receives different levels from the CSRLT and outputs different levels according to the levels to the two output nodes. Thereafter, the CSRLT holds the output data as it is, and therefore holds its own output data as it is.
  • high-speed differential input signals can be handled by converting the amplitude difference between the small-amplitude differential input signals Din_p and Din_n into a discharge time difference, and detecting and latching the difference. It becomes possible.
  • the data input circuit DIBF has a configuration in which MP1, MP2, and MN3 are complementarily turned on by the clock signal CK, so that no through current flows.
  • the CMOS SR latch circuit CSRLT does not flow. Therefore, the power consumption of the flip-flop circuit can be reduced.
  • even a minute offset voltage cannot be ignored.
  • the offset voltage due to process variations in the layout can be reduced, and the remaining offset can be reduced by this.
  • the voltage can be reduced by adjusting the offset voltage using the offset amount setting signals OFST_p and OFST_n. Therefore, the offset voltage can be greatly reduced, and the speed can be further increased. Specifically, for example, when a positive offset voltage exists in Din_p with reference to Din_n, the discharge rate of the node (ap) becomes excessively faster than the case where there is no offset voltage, and the input margin in the CSRLT is reduced. There is a fear. In this case, by appropriately adjusting OFST_p and adding capacity to the node (ap) by MNDBK1, the excessive discharge rate can be reduced, and the offset voltage can be compensated equivalently.
  • FIG. 6 is a schematic diagram showing a partial layout configuration example of the semiconductor integrated circuit device of FIG.
  • a layout configuration example of the CMOS type data input circuit DIBF and the CMOS inverter circuits CIV1 and CIV2 (area AA in FIG. 4) in FIG. 4 is shown.
  • two reference power supply voltage wirings (VSS) are arranged in parallel, and in parallel with this, one power supply voltage wiring (VDD) is arranged between the two reference power supply voltage wirings.
  • VDD power supply voltage wiring
  • an N-type diffusion layer region DNA1 and a P-type diffusion layer region DPA1 are arranged close to each other in order from the VSS side.
  • the P-type diffusion layer region DPA2 and the N-type diffusion layer region DNA2 are arranged close to each other in order from the VDD side.
  • a gate composed of two gate fingers is arranged at the center, and this gate is for MN3 to which the clock signal CK is input.
  • a gate composed of three gate fingers is arranged. One gate is for MN1 to which Din_p is input, and the other gate is for MN2 to which Din_n is input.
  • Four gates are arranged in order at positions facing the MN3 gate across the MN1 gate, and each of these gates is for MNDBK1 to which OFST_p is input.
  • Four gates are arranged in order at positions facing the MN3 gate across the MN2 gate, and each gate is for the MNDBK2 to which OFST_n is input.
  • the shared diffusion layer between the MN1 gate and the MNDBK1 gate is a node (ap), and the shared diffusion layer between the MN2 gate and the MNDBK2 gate is a node (an).
  • the shared diffusion layer between the MN3 gate and the MN1 gate and the shared diffusion layer between the MN3 gate and the MN2 gate are both nodes (cm).
  • two gates are arranged adjacent to the center, one gate is for MP1 to which the clock signal CK is input, and the other gate is for MP2 to which CK is input.
  • the diffusion layer between the two gates is connected to VDD, and the diffusion layer facing this VDD across the MP1 gate is connected to the node (ap), and facing across this VDD across the MP2 gate.
  • the diffusion layer is connected to the node (an).
  • a dummy gate is provided adjacent to the MN1 gate so as to share the node (ap), and a dummy gate is provided adjacent to the MN2 gate so as to share the node (an).
  • the dummy gate is kept off by being connected to VDD.
  • the P-type diffusion layer region DPA2 two gates are arranged adjacent to the center, one gate is for CIV1 (PMOS) connected to the node (ap), and the other gate is the node (an). It is for CIV2 (PMOS) connected to.
  • the diffusion layer between the two gates is connected to VDD, and the diffusion layer facing this VDD across the gate for CIV1 (PMOS) is connected to the node (a1p), and the gate for CIV2 (PMOS) is sandwiched between them.
  • the diffusion layer opposed to VDD is connected to the node (a1n).
  • a dummy gate is provided adjacent to the CIV1 (PMOS) gate so as to share the node (a1p), and the dummy gate is also provided adjacent to the CIV2 (PMOS) gate. Is provided.
  • the dummy gate is kept off by being connected to VDD.
  • N-type diffusion layer region DNA2 two gates are arranged adjacent to the center, one gate is for CIV1 (NMOS) connected to the node (ap), and the other gate is a node (an). It is for CIV2 (NMOS) connected to.
  • the diffusion layer between the two gates is connected to VSS, and the diffusion layer opposed to this VSS across the gate for CIV1 (NMOS) is connected to the node (a1p), and the gate for CIV2 (NMOS) is sandwiched between them.
  • the diffusion layer facing this VSS is connected to the node (a1n).
  • a dummy gate is provided adjacent to the CIV1 (NMOS) gate so as to share the node (a1p), and the dummy gate is also provided adjacent to the CIV2 (NMOS) gate. Is provided. This dummy gate is kept off by being connected to VSS. By providing this dummy gate, as described with reference to FIG. 10 and the like, the offset voltage due to process variations of CIV1 (NMOS) and CIV2 (NMOS) can be reduced.
  • the offset voltage with respect to MN1 and MN2 serving as a differential pair can be reduced by the arrangement of the dummy NMOS transistor groups MNDBK1 and MNDBK2, and the offset of MP1 and MP2 is also offset by the arrangement of the dummy transistors.
  • the voltage can be reduced.
  • a minute offset voltage may be generated due to a minute imbalance between MN1 and MN2 and MP1 and MP2.
  • this error is caused by inputting offset amount setting signals OFST_p and OFST_n to Can be reduced by adjusting the offset voltage.
  • the adjustment accuracy can be increased.
  • the offset voltage can be greatly reduced, and the speed of the semiconductor integrated circuit device can be increased. Further, since the MNDBK1 and MNDBK2 have both the function as a dummy transistor and the function for adjusting the offset voltage, the area can be reduced.
  • the semiconductor integrated circuit device As described above, by using the semiconductor integrated circuit device according to the second embodiment, it is typically possible to increase the speed by reducing the offset voltage. Also, the offset voltage can be reduced with a small area.
  • the transmission unit when the transmission unit outputs a data signal of “H” level in a certain cycle T [0] and outputs a data signal of “L” level in the next cycle T [1], the transmission in T [0] Since the 'H' level interferes with T [1] at a predetermined rate, the signal that the receiving unit actually receives at T [1] is a signal obtained by adding the interfered signal to the 'L' level data signal. Become.
  • DFE is a circuit that removes such intersymbol interference and identifies a correct data signal. Specifically, for example, at the receiving unit, the above-described 'H' level of T [0] is fed back at a predetermined rate, and at T [1], the feedback signal is returned from the data signal at the 'L' level. If the subtracted signal is determined, the correct data signal can be identified in principle.
  • T [0] the above-described 'H' level of T [0]
  • T [1] the feedback signal is returned from the data signal at the 'L' level. If the subtracted signal is determined, the correct data signal can be identified in principle.
  • FIG. 7 is a circuit diagram showing an example of the configuration of the semiconductor integrated circuit device according to the third embodiment of the present invention.
  • the semiconductor integrated circuit device shown in FIG. 7 includes a CMOS type data input circuit DIBF, CMOS inverter circuits CIV1 and CIV2, a CMOS type SR latch circuit CSRLT, and an SR latch circuit SRLT, as in FIG.
  • the internal configuration of each circuit is the same as in FIG. 4, and the layout configuration of DIBF and CIV1, CIV2 is also the same as in FIG.
  • the semiconductor integrated circuit device shown in FIG. 7 differs from the configuration example of FIG. 4 in that a feedback path including delay circuits DLY1 and DLY2 is added.
  • the delay circuit DLY1 receives one of the differential output signals (Dout_p) as an input, delays it by T / 2 (T is one clock cycle time), and then feeds it back to the dummy NMOS transistor group MNDBK1.
  • the MNDBK1 is composed of a dummy NMOS transistor MND1a having a source connected to the node (ap) and a plurality of dummy NMOS transistors (in order MND1b, MND1c,...) Having source / drain paths connected in series to the drain thereof.
  • a feedback signal from DLY1 is input to the gate of MND1a.
  • the delay circuit DLY2 inputs the other differential output signal (Dout_n), delays it by T / 2, and then feeds it back to the dummy NMOS transistor group MNDBK2.
  • the MNDBK2 is composed of a dummy NMOS transistor MND2a having a source connected to the node (an) and a plurality of dummy NMOS transistors (MND2b, MND2c,... In order) whose source / drain paths are connected in series to the drain thereof.
  • a feedback signal from DLY2 is input to the gate of MND2a.
  • MND1b and MND2b, MND1c and MND2c,... are controlled by a common gate signal.
  • These gate signals serve as a DFE amount setting signal DFEST for determining a capacitance value (that is, an offset amount) connected to the node (ap) or the node (an).
  • the capacity value determined by this DFEST is determined based on how much of the previous cycle data interferes with the data of the target cycle.
  • FIG. 8 is a waveform diagram showing an operation example of the semiconductor integrated circuit device of FIG.
  • the operation shown in FIG. 8 is obtained by adding an operation by a feedback path to the operation described in FIG.
  • the output of DLY1 is delayed by T / 2 from that point
  • the node (d1p) transitions to the “H” level
  • the output node (d1n) of DLY2 transitions to the “L” level.
  • the MND 1a is turned on, and a capacity is added to the node (ap).
  • the discharge rate (aptf) of the node (ap) can be delayed as compared with the case where no capacity is added to the node (ap).
  • the output node (d1p) of DLY1 is set to “L” with a delay of T / 2 from that point.
  • the output node (d1n) of DLY2 transits to the “H” level.
  • the MND 2a is turned on, and a capacity is added to the node (an).
  • the discharge rate (antf) of the node (an) can be made slower than the case where no capacity is added to the node (an).
  • the main purpose is not to make the offset voltage close to zero as in the second embodiment, but to cancel the intersymbol interference.
  • the method added to is used. In this case, it is necessary to add capacity to one of the nodes (an, ap) at high speed according to the sign of the previous cycle.
  • the dummy NMOS transistors MND1a and MND2a are arranged so as to share the diffusion layers of the nodes (an, ap). As described above, capacity can be added to the node at high speed.
  • the offset voltage can be adjusted with a small area. Furthermore, dynamic adjustment of the offset voltage can be performed at high speed.
  • the capacitance values added to the nodes are the same, but a difference may be added to the capacitance values. For example, if the difference is set to be a DC offset voltage component, the offset voltage in the initial state without intersymbol interference can be greatly reduced as described in the second embodiment.
  • the configuration example corresponding to the differential input signal has been shown.
  • it can be applied as a technique for adding an offset voltage to a single input signal at high speed. That is, for example, when only the configuration on one side (MD1 and MND1) in FIGS. 1A and 1B is used, an offset voltage can be applied to a single input signal at high speed.
  • the semiconductor integrated circuit device is a technique that is particularly useful when applied to a semiconductor integrated circuit device including a differential circuit that operates with a high-speed differential signal. It can be widely applied as a technique for adding an offset voltage.

Abstract

　オフセット電圧の調整によって、高速な半導体集積回路装置を実現する。例えば、差動入力信号Ｄｉｎ＿ｐ，Ｄｉｎ＿ｎに応じて動作するＮＭＯＳトランジスタＭＮ１，ＭＮ２のドレイン出力に、それぞれダミーＮＭＯＳトランジスタＭＮＤ１（ＭＮＤ１ａ，ＭＮＤ１ｂ），ＭＮＤ２（ＭＮＤ２ａ，ＭＮＤ２ｂ）を接続する。ＭＮＤ１はＭＮ１に隣接して配置され、ＭＮＤ１ａのソースとＭＮ１のドレインが拡散層を共有し、ＭＮＤ２はＭＮ２に隣接して配置され、ＭＮＤ２ａのソースとＭＮ２のドレインが拡散層を共有する。ＭＮＤ１，ＭＮＤ２は、ＭＮ１，ＭＮ２のプロセスばらつき等を抑制するためのダミートランジスタとして機能することに加えて、各ゲートに適宜オフセット量設定信号ＯＦＳＴを印加してＭＮ１，ＭＮ２の一方に容量を付加することで、オフセット電圧の調整手段としても機能する。

Description

半導体集積回路装置
　本発明は、半導体集積回路装置に関し、特に、オフセット調整機能を備えた差動回路に適用して有効な技術に関する。
　例えば、特許文献１の図２には、差動ペアトランジスタのそれぞれを４つの部分トランジスタで構成し、これら８個の部分トランジスタを４列×２段の領域に対称的に配置すると共に、その配置領域の外側の領域にダミートランジスタを配置した構成が示されている。これによって、プロセスばらつきの影響が差動ペアトランジスタの両方で均一に生じるため、デバイス特性を揃えることが可能となる。
　また、特許文献２の図２には、拡散層領域上に４個のゲートを規則的に配置し、両脇の２個のゲートをそれぞれダミートランジスタ用とし、その間の２個のゲートを２フィンガ構成のＭＯＳトランジスタ用とした構成が示されている。このＭＯＳトランジスタは、差動増幅回路におけるテール電流源用であり、２個のゲートの間をドレインとし、２個のゲートの外側をそれぞれソースとする。この各ソースを共有する各ダミートランジスタは、ソースとドレインが配線されると共に、ゲートがＭＯＳトランジスタのドレインに配線されることで、ＭＯＳトランジスタのドレイン（すなわち差動増幅回路のコモンノード）に接続された容量素子となる。このダミートランジスタは、ＭＯＳトランジスタの製造ばらつきの低減に寄与すると共に、コモンノードの安定化にも寄与する。したがって、小面積での性能向上が図れる。
　また、特許文献３には、差動回路を構成する対をなす素子を各々独立した拡散層領域に形成し、それらの素子の周辺の空きスペースにダミーの素子を配置した構成が示されている。これによって、入力オフセットを小さくできると共に、プロセスにおける寸法ばらつきも小さくでき、差動回路の特性が設計値通りに得られる。
特開２００１－２７４２５８号公報 特開２００６－２８６９９０号公報 特開平１１－２３４１０９号公報
　例えば、差動回路においては、差動ペアトランジスタのミスマッチに伴うオフセット電圧を低減するため、例えば特許文献１～特許文献３に記載されているように、差動ペアトランジスタ間の対称性を考慮したレイアウトが行われる。この際には、各トランジスタの周辺環境（例えばポリシリコンのローカル密度）も含めて対称性を保つためや、ＬＯＤ（length of diffusion）効果の影響を低減するため等からダミートランジスタを配置する手法が用いられる。
　図９は、ＬＯＤ効果について説明する図である。ＬＯＤ効果とは、トランジスタのゲートＧＴの端から拡散層領域ＤＰＡの端までの距離（ＳＡ，ＳＢ）が近いとトランジスタの性能が劣化する現象である。図９に示すように、拡散層領域ＤＰＡと別の拡散層領域ＤＮＡの間は、絶縁層ＳＴＩ（Shallow Trench Isolation）で分離されている。ＳＴＩは、半導体基板ＳＵＢにエッチングで穴をあけたのち、そこにＳｉＯ２等を埋め込んで形成される。ＳＴＩのアスペクト比をとるためには、異方性のエッチングが必要であり、主にＦＩＢ（収束イオンビーム）等の物理的な方法が用いられる。このとき、穴の近くの基板には残留応力が残る。ゲートＧＴを生成後に拡散層ＤＰを生成するためのイオン打ち込みを行う際に、この残留応力のために拡散層ＤＰのイオン濃度が不均一となり、安定した特性が得られなくなる。したがって、特に、差動回路のように高周波数で高速動作させるトランジスタでは、このＬＯＤ効果の影響を抑制するため、正規のトランジスタのゲートの両サイドにダミーのトランジスタのゲートを配置することが望ましい。
　図１０は、本発明の前提として検討した半導体集積回路装置を示すものであり、（ａ）は、その主要部の構成例を示す回路図、（ｂ）は（ａ）のレイアウト構成例を示す図である。図１０（ａ）に示す半導体集積回路装置は、差動対となるＮＭＯＳトランジスタＭＮ３１，ＭＮ３２と、その共通ソースノード（Ｓ）にソースが接続されたダミーＮＭＯＳトランジスタＭＮＤ３１ａ，ＭＮＤ３２ａと、ＭＮＤ３１ａ，ＭＮＤ３２ａのドレインにそれぞれソースが接続されたダミーＮＭＯＳトランジスタＭＮＤ３１ｂ，ＭＮＤ３２ｂを備えている。ダミーＮＭＯＳトランジスタは、そのゲートが接地電源電圧ＶＳＳに接続され、オフ状態に固定される。
　図１０（ｂ）に示すように、ＭＮ３１，ＭＮ３２は、それぞれマルチフィンガ（ここでは２フィンガ）構成のトランジスタとなっており、Ｎ型拡散層領域ＤＮＡ内の中央部で、互いに隣接して配置される。ＭＮ３１とＭＮ３２の間の拡散層ＤＮと両外側の拡散層ＤＮは、共通ソースノード（Ｓ）となり、ＭＮ３１，ＭＮ３２における２フィンガの間の拡散層ＤＮはそれぞれ差動出力信号Ｄｏ＿ｎ，Ｄｏ＿ｐを出力するドレインノードとなる。また、ＤＮＡ内のＭＮ３１側の端部には、ＭＮ３１とソースノードを共有するようにＭＮＤ３１ａが配置され、その更に端に隣接してＭＮＤ３１ｂが配置される。同様に、ＤＮＡ内のＭＮ３２側の端部には、ＭＮ３２とソースノードを共有するようにＭＮＤ３２ａが配置され、その更に端に隣接してＭＮＤ３２ｂが配置される。
　このようなレイアウト構成例を用いると、ダミーＮＭＯＳトランジスタＭＮＤ３１，ＭＮＤ３２の配置により、ＭＮ３１とＭＮ３２の周辺環境が同一となるため、ＭＮ３１とＭＮ３２に対するプロセスばらつきが均等化し、オフセット電圧の低減が可能となる。また、ＭＮＤ３１，ＭＮＤ３２の配置により、ＭＮ３１，ＭＮ３２と拡散層領域ＤＮＡの端とが分離されるため、ＬＯＤ効果を抑制できる。更に、ＤＮＡの端部側がＭＮ３１，ＭＮ３２のソースとなるようにレイアウトすることで、ダミーＮＭＯＳトランジスタは、共通ソースノードに付加された容量として機能するため動作上の副作用も特に生じない。なお、差動対トランジスタ等のように高速性が要求されるトランジスタは、ゲート抵抗の低減等の観点からこのようにマルチフィンガ構成を用いることが望ましい。
　図１０（ａ），（ｂ）のような差動回路を用いると、比較的良好な特性を得ることが可能となる。しかしながら、近年では、高速化や微細化が飛躍的に進んでおり、微小なオフセット電圧であってもそれが差動特性に与える影響が無視できないものとなってきている。そこで、オフセット電圧を調整するためには、例えば、次のような方式が考えられる。
　図１１は、本発明の前提として検討した半導体集積回路装置において、そのオフセット電圧の調整方式の一例を示すものであり、（ａ）および（ｂ）は、それぞれ異なる方式を示す回路図である。図１１（ａ）には、差動対となるＮＭＯＳトランジスタＭＮ３１，ＭＮ３２のドレインにそれぞれ可変電流源ＩＳｎ，ＩＳｐが接続され、この電流量によってオフセット電圧を調整する方式が示されている。この方式は、所謂ＤＣオフセット電圧を一括してＤＣ的に補正する際に有益なものである。ＩＳｎ，ＩＳｐは、比較的大きなトランジスタ面積（ゲート幅Ｗ）が必要となるため、通常、ＭＮ３１，ＭＮ３２を形成する拡散層領域とは別の拡散層領域に形成される。
　一方、図１１（ｂ）には、差動対となるＮＭＯＳトランジスタＭＮ３１，ＭＮ３２のドレインにそれぞれ可変容量Ｃｎ，Ｃｐが接続され、この容量値によってオフセット電圧を調整する方式が示されている。この方式は、図１１（ａ）の場合と異なりオフセット電圧をＡＣ的に補正するものである。すなわち、ＤＣオフセット電圧を一括して補正できるものではないが、微小時間で見ると、容量によって差動出力信号の信号遷移時間に差を持たせることで、等価的にＤＣオフセット電圧を補正できることになり、特に、高速用途で有益な方式となる。この可変容量方式は、前述した可変電流源方式と比較して、消費電力や回路面積の点で優位である。更に、別の観点として、動作中にダイナミックにオフセット電圧を変化させたいような場合には、可変電流源方式と比較して高速な応答速度が得られるため優位となる。
　本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、オフセット電圧の調整によって、高速な半導体集積回路装置を実現することにある。また、オフセット電圧の調整を小面積で実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
　本実施の形態による半導体集積回路装置は、それぞれ差動入力信号の一方および他方を受ける第１および第２ＭＩＳトランジスタと、これと同一の導電型を持ち、第１および第２ＭＩＳトランジスタのドレインにそれぞれ接続された第３および第４ＭＩＳトランジスタ群とを備えたものとなっている。第３ＭＩＳトランジスタ群は、ソース・ドレイン経路が直列接続された複数のトランジスタからなり、その直列経路の一端は第１ＭＩＳトランジスタのドレインに接続され、他端はオープンとされる。同様に、第４ＭＩＳトランジスタ群は、ソース・ドレイン経路が直列接続された複数のトランジスタからなり、その直列経路の一端は第２ＭＩＳトランジスタのドレインに接続され、他端はオープンとされる。
　このような構成を用いると、第３および第４ＭＩＳトランジスタ群を構成する各トランジスタのゲート電圧を適宜制御することで、第１ＭＩＳトランジスタのドレイン、または第２ＭＩＳトランジスタのドレインに所定の容量を付加することができ、等価的に、第１および第２ＭＩＳトランジスタ間のオフセット電圧を調整することが可能となる。具体的には、第３ＭＩＳトランジスタ群の内、第１ＭＩＳトランジスタのドレインに接続されたトランジスタを第３Ａトランジスタとし、第４ＭＩＳトランジスタ群の内、第２ＭＩＳトランジスタのドレインに接続されたトランジスタを第４Ａトランジスタとすると、例えば、第３Ａトランジスタか第４Ａトランジスタの一方をオンに駆動することで、それに対応する側に容量を付加することができる。
　これによって、例えば、オフセット電圧の低減等が可能となり、半導体集積回路装置の高速化が図れる。さらに、第１ＭＩＳトランジスタのドレインとなる第１拡散層を第３Ａトランジスタの拡散層と共有し、第２ＭＩＳトランジスタのドレインとなる第２拡散層を第４Ａトランジスタの拡散層と共有すると、オフセット電圧の調整に際して高精度化が図れる。
　また、前述した半導体集積回路装置は、次のようにレイアウトされることが望ましい。まず、第１ＭＩＳトランジスタのゲートと第２ＭＩＳトランジスタのゲートを隣接して配置し、その間に共通ソース領域を配置する。ここで、第１ＭＩＳトランジスタを挟んで共通ソース領域と対向する第１拡散層を第１ＭＩＳトランジスタのドレインとし、第２ＭＩＳトランジスタを挟んで共通ソース領域と対向する第２拡散層を第２ＭＩＳトランジスタのドレインとする。そして、第１ＭＩＳトランジスタのゲートとの間で第１拡散層を共有するように第３Ａトランジスタのゲートを配置し、そこから順次隣接して第３ＭＩＳトランジスタ群における残りのトランジスタの各ゲートを配置する。同様に、第２ＭＩＳトランジスタのゲートとの間で第２拡散層を共有するように第４Ａトランジスタのゲートを配置し、そこから順次隣接して第４ＭＩＳトランジスタ群における残りのトランジスタの各ゲートを配置する。
　このようなレイアウトを用いると、第３および第４ＭＩＳトランジスタ群を第１および第２ＭＩＳトランジスタのダミートランジスタとして機能させることができるため、オフセット電圧の低減が可能となる。ただし、これによっても、微小なオフセット電圧が生じ得るが、この電圧は、前述したように第３および第４ＭＩＳトランジスタ群の各ゲート電圧を制御することで更に低減できる。これによって半導体集積回路装置の高速化が図れる。また、前述したように、第３および第４ＭＩＳトランジスタ群が、ダミートランジスタ機能とオフセット電圧の調整機能とを兼用しているため、小面積化も図れる。さらに、オフセット電圧をダイナミックに調整したいような場合に、その応答速度を、前述した第１拡散層および第２拡散層の共有構造によって向上させることができる。
　本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、オフセット電圧の調整によって、高速な半導体集積回路装置を実現可能になる。また、オフセット電圧の調整を小面積で実現可能になる。
本発明の実施の形態１による半導体集積回路装置を示すものであり、（ａ）は、その主要部の構成例を示す回路図、（ｂ）は（ａ）のレイアウト構成例を示す概略図である。 （ａ）～（ｃ）は、図１の半導体集積回路装置において、そのダミートランジスタのオフセット調整機能について説明するための図である。 図１（ａ）を拡張した構成例を示す回路図である。 本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示す回路図である。 図４の半導体集積回路装置の動作例を示す波形図である。 図４の半導体集積回路装置において、その一部のレイアウト構成例を示す概略図である。 本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。 図７の半導体集積回路装置において、その動作例を示す波形図である。 ＬＯＤ効果について説明する図である。 本発明の前提として検討した半導体集積回路装置を示すものであり、（ａ）は、その主要部の構成例を示す回路図、（ｂ）は（ａ）のレイアウト構成例を示す図である。 本発明の前提として検討した半導体集積回路装置において、そのオフセット電圧の調整方式の一例を示すものであり、（ａ）および（ｂ）は、それぞれ異なる方式を示す回路図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
　（実施の形態１）
　図１は、本発明の実施の形態１による半導体集積回路装置を示すものであり、（ａ）は、その主要部の構成例を示す回路図、（ｂ）は（ａ）のレイアウト構成例を示す概略図である。図１（ａ）に示す半導体集積回路装置は、ソースが共通ソースノード（Ｓ）に接続され差動対となるＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＭＮ１，ＭＮ２のドレインにそれぞれソースが接続されたダミーＮＭＯＳトランジスタＭＮＤ１ａ，ＭＮＤ２ａと、ＭＮＤ１ａ，ＭＮＤ２ａのドレインにそれぞれソースが接続されたダミーＮＭＯＳトランジスタＭＮＤ１ｂ，ＭＮＤ２ｂを備えている。
　ＭＮ１は、ゲートに正極の差動入力信号Ｄｉｎ＿ｐが入力され、ドレインから負極の差動出力信号Ｄｏ＿ｎを出力し、ＭＮ２は、ゲートに負極の差動入力信号Ｄｉｎ＿ｎが入力され、ドレインから正極の差動出力信号Ｄｏ＿ｐを出力する。ＭＮＤ１ａ，ＭＮＤ１ｂのゲートには、それぞれオフセット量設定信号ＯＦＳＴ１＜０＞，ＯＦＳＴ１＜１＞が入力され、ＭＮＤ２ａ，ＭＮＤ２ｂのゲートには、それぞれオフセット量設定信号ＯＦＳＴ２＜０＞，ＯＦＳＴ２＜１＞が入力される。また、ＭＮＤ１ｂ，ＭＮＤ２ｂのドレインは、共にオープンとなっている。なお、ここでは、便宜上、ダミーＮＭＯＳトランジスタのソースとドレインを区別しているが、実際上は、特に区別する必要はない。
　図１（ｂ）に示すように、ＭＮ１，ＭＮ２は、それぞれマルチフィンガ（ここでは３本のゲートＧＴからなるフィンガ）構成のトランジスタとなっており、Ｎ型拡散層領域ＤＮＡ内の中央部で、互いに隣接して配置される。ＭＮ１とＭＮ２の間の拡散層ＤＮは、共通ソースノード（Ｓ）となり、この拡散層に対してＭＮ１の３本のゲートフィンガを挟んで対向する拡散層ＤＮはＤｏ＿ｎを出力するドレインとなる。また、ＭＮ１とＭＮ２の間の拡散層ＤＮに対してＭＮ２の３本のゲートフィンガを挟んで対向する拡散層ＤＮはＤｏ＿ｐを出力するドレインとなる。ＭＮ１における３本のゲートフィンガの合間となる２個の拡散層ＤＮの内、ＤＮＡの中央に近い方はドレインに接続され、端に近い方はソースに接続される。ＭＮ２における３本のゲートフィンガの合間となる２個の拡散層ＤＮの内、ＤＮＡの中央に近い方はドレインに接続され、端に近い方はソースに接続される。
　また、ＤＮＡ内のＭＮ１側の端部には、ＭＮ１における端側のドレインの拡散層ＤＮをソースとして共有する形でＭＮＤ１ａが配置され、その更に端に隣接してＭＮＤ１ｂが配置される。同様に、ＤＮＡ内のＭＮ２側の端部には、ＭＮ２における端側のドレインの拡散層ＤＮをソースとして共有する形でＭＮＤ２ａが配置され、その更に端に隣接してＭＮＤ２ｂが配置される。各ダミーＮＭＯＳトランジスタのそれぞれは、正規のＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）と同一の導電型で、かつＭＮ１，ＭＮ２における各ゲートフィンガ当たりのゲート長およびゲート幅と同一のサイズで形成される。
　このようなレイアウト構成例を用いると、ダミーＮＭＯＳトランジスタＭＮＤ１，ＭＮＤ２の配置により、ＭＮ１とＭＮ２の周辺環境が同一となるため、ＭＮ１とＭＮ２に対するプロセスばらつきが均等化し、オフセット電圧の低減が可能となる。また、ＭＮＤ１，ＭＮＤ２の配置により、ＭＮ１，ＭＮ２と拡散層領域ＤＮＡの端との距離が離れるため、ＬＯＤ効果を抑制できる。更に、差動対トランジスタのゲートフィンガ数を奇数個にする等によってＤＮＡの端部側がＭＮ１，ＭＮ２のドレインとなるようにレイアウトすることで、ダミーＮＭＯＳトランジスタを、差動出力ノード（Ｄｏ＿ｎ，Ｄｏ＿ｐ）に付加された容量として機能させることができる。これによって、図１１（ｂ）で述べたように、可変容量方式でのオフセット調整を実現でき、更なるオフセット電圧の低減等が図れることから、半導体集積回路装置の高速化が実現可能となる。このオフセット調整機能に関して、以降、詳細に説明する。
　図２（ａ）～（ｃ）は、図１の半導体集積回路装置において、そのダミートランジスタのオフセット調整機能について説明するための図である。図２（ａ）に示すように、ダミーＮＭＯＳトランジスタＭＮＤは、等価的に、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ソース拡散層容量Ｃｓ、ドレイン拡散層容量Ｃｄ、およびゲート絶縁膜容量Ｃｇを備えている。ここで、ＭＮＤをオフにするためのゲート電圧（例えば基準電源電圧ＶＳＳ）が印加された場合、図２（ｂ）に示すように、差動出力ノード（Ｄｏ）からは、ＡＣ的にＣｇｓとＣｓが並列接続されているように見え、ＣｇｄとＣｄは見えなくなる。なお、ゲート電圧はＤＣ入力のため、Ｃｇは無視できる。
　一方、ＭＮＤをオンにするためのゲート電圧（例えば電源電圧ＶＤＤ）が印加された場合、図２（ｃ）に示すように、差動出力ノード（Ｄｏ）からは、ＡＣ的にＣｇｓとＣｓとＣｇｄとＣｄが並列接続されているように見える。したがって、図１（ａ）において、例えば、オフセット量設定信号ＯＦＳＴ１＜０＞によってＭＮＤ１ａをオンに設定するとＤｏ＿ｎにＭＮＤ１ａのドレイン側およびＭＮＤ１ｂのソース側の容量が追加され、更に、ＯＦＳＴ１＜１＞によってＭＮＤ１ｂをオンに設定するとＤｏ＿ｎに対して更にＭＮＤ１ｂのドレイン側の容量が追加されることになる。これにより、可変容量を実現できる。
　ここで、このオフセット調整機能は、前述したようにダミートランジスタとしての機能も兼ね備えているため、面積オーバーヘッドがなく、小面積での実現が可能となる。更に、このオフセット調整機能付きのダミートランジスタは、図１（ｂ）に示したように、差動対トランジスタ（ＭＮ１，ＭＮ２）のドレイン（差動出力ノード）の拡散層を共有する形で形成されるため、オフセット量設定信号ＯＦＳＴによって容量を可変した場合にそれを瞬時に差動出力ノードに反映されることが可能となる。これは、特に、オフセット電圧の調整をダイナミックに行いたいような場合に有益となる。
　図３は、図１（ａ）を拡張した構成例を示す回路図である。図１（ａ）では、オフセット調整回路を直列２段接続のダミーＮＭＯＳトランジスタＭＮＤ１ａ，ＭＮＤ１ｂおよびＭＮＤ２ａ，ＭＮＤ２ｂで構成したが、勿論、図３に示すように、更なる直列多段接続（ここでは４段）のダミーＮＭＯＳトランジスタＭＮＤ１ａ～ＭＮＤ１ｄおよびＭＮＤ２ａ～ＭＮＤ２ｄで構成することも可能である。この場合は、図１（ｂ）におけるＮ型拡散層領域ＤＮＡ内の両端部に、更にゲートＧＴが追加されることになる。これによって、オフセット量の調整範囲を更に拡大することができる。
　また、オフセット調整回路は、図２の説明から判るように、場合によっては１段で構成することも可能である。さらに、ここでは、ダミーＮＭＯＳトランジスタＭＮＤをディジタル的なオン・オフで制御したが、場合によっては、アナログ的に制御することも可能である。例えば、ゲート電圧値をアナログ的に調整することで、ソース・ドレイン間の抵抗値等も利用して信号遷移時間を制御することができる。なお、ここでは、差動対にＮＭＯＳトランジスタを用いた場合を例に説明したが、ＰＭＯＳトランジスタを用いた場合でも同様に適用可能であることは言うまでもない。
　以上、本実施の形態１の半導体集積回路装置を用いることで、代表的には、オフセット電圧の低減によって、高速化を図ることが可能となる。また、オフセット電圧の低減を小面積で実現可能となる。さらに、オフセット電圧のダイナミックな調整を高速に行いたいような場合にも、十分に対応することが可能となる。
　（実施の形態２）
　本実施の形態２では、実施の形態１で述べたオフセット調整機能をフリップフロップ回路に適用した場合について説明する。図４は、本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示す回路図である。図４に示す半導体集積回路装置は、ＣＭＯＳ型のデータ入力回路ＤＩＢＦと、ＣＭＯＳインバータ回路ＣＩＶ１，ＣＩＶ２と、ＣＭＯＳ型のＳＲラッチ回路ＣＳＲＬＴと、ＳＲラッチ回路ＳＲＬＴを備えている。
　データ入力回路ＤＩＢＦは、図１等で述べたように、差動入力信号Ｄｉｎ＿ｐ，Ｄｉｎ＿ｎがそれぞれ入力されるＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＭＮ１，ＭＮ２の各ドレイン（ａｐ，ａｎ）にそれぞれ接続されたダミーＮＭＯＳトランジスタ群ＭＮＤＢＫ１，ＭＮＤＢＫ２に加えて、ＮＭＯＳトランジスタＭＮ３並びにＰＭＯＳトランジスタＭＰ１，ＭＰ２を備える。ＭＮ３は、ソースが基準電源電圧ＶＳＳに、ドレインがＭＮ１，ＭＮ２の共通ソースノード（ｃｍ）に接続され、ゲートにクロック信号ＣＫが入力される。ＭＰ１，ＭＰ２は、ソースが電源電圧ＶＤＤに接続され、ゲートにＣＫが入力される。ＭＰ１のドレインはＭＮ１のドレイン（ａｐ）に接続され、ＭＰ２のドレインはＭＮ２のドレイン（ａｎ）に接続される。
　ＭＮＤＢＫ１，ＭＮＤＢＫ２のそれぞれは、図１等で述べたように直列接続された複数（ここでは４個）のダミーＮＭＯＳトランジスタＭＮＤから構成される。ＣＭＯＳインバータ回路ＣＩＶ１は、ＭＮ１のドレイン（ａｐ）信号をゲート入力とし、その反転信号を出力ノード（ａ１ｐ）に出力する。ＣＩＶ２は、ＭＮ２のドレイン（ａｎ）信号をゲート入力とし、その反転信号を出力ノード（ａ１ｎ）に出力する。なお、図４における括弧内の数字（例えばＭＮ１（３）の「３」）はゲートフィンガ数を示す。
　ＣＭＯＳ型のＳＲラッチ回路ＣＳＲＬＴは、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ２２と、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２を備えている。ＭＰ１１，ＭＮ１１は、ノード（ａ１ｎ）をゲート入力とし、ＭＰ２１，ＭＮ２１は、ノード（ａ１ｐ）をゲート入力とする。ＭＰ１２は、ソース・ドレインがＭＰ１１のソース・ドレインに接続され、ＭＮ１２は、ソースがＭＮ１１のドレインに、ドレインがＭＰ１１（ＭＰ１２）のドレインに接続される。同様に、ＭＰ２２は、ソース・ドレインがＭＰ２１のソース・ドレインに接続され、ＭＮ２２は、ソースがＭＮ２１のドレインに、ドレインがＭＰ２１（ＭＰ２２）のドレインに接続される。そして、ＭＰ１２，ＭＮ１２のゲートは、ＭＰ２２（ＭＮ２２）のドレイン（ｂｐ）に接続され、ＭＰ２２，ＭＮ２２のゲートは、ＭＰ１２（ＭＮ１２）のドレイン（ｂｎ）に接続される。なお、ＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２のソースは電源電圧ＶＤＤに接続され、ＭＮ１１，ＭＮ２１のソースは基準電源電圧ＶＳＳに接続される。
　ＳＲラッチ回路ＳＲＬＴは、２個の２入力ＮＡＮＤ回路ＮＡＤ１，ＮＡＤ２によって構成される。ＮＡＤ１，ＮＡＤ２は、それぞれ、差動出力信号Ｄｏｕｔ＿ｐ，Ｄｏｕｔ＿ｎを出力する。ＮＡＤ１は、ノード（ｂｐ）を一方の入力とし、Ｄｏｕｔ＿ｎを他方の入力とする。ＮＡＤ２は、ノード（ｂｎ）を一方の入力とし、Ｄｏｕｔ＿ｐを他方の入力とする。
　図５は、図４の半導体集積回路装置の動作例を示す波形図である。まず、図５のＳ５００において、クロック信号ＣＫが‘Ｌ’レベルの際、データ入力回路ＤＩＢＦは、差動入力信号Ｄｉｎ＿ｐ，Ｄｉｎ＿ｎの値に関わらず、ＭＰ１，ＭＰ２を介してノード（ａｐ，ａｎ）をＶＤＤレベルに充電する。これにより、ＣＩＶ１，ＣＩＶ２を介してノード（ａ１ｐ，ａ１ｎ）は共にＶＳＳレベルとなる。このＶＳＳレベルを受けて、ＣＭＯＳ型のＳＲラッチ回路ＣＳＲＬＴにおいては、ＭＰ１１，ＭＰ２１がオンとなり、ノード（ｂｐ，ｂｎ）がＶＤＤレベルとなる。このＶＤＤレベルを受けて、ＭＮ１２，ＭＮ２２はオン（ＭＰ１２，ＭＰ２２はオフ）となるが、ＭＮ１１，ＭＮ２１が依然としてオフであるためノード（ｂｐ，ｂｎ）はＶＤＤレベルを維持する。ＳＲラッチ回路ＳＲＬＴは、このノード（ｂｐ，ｂｎ）のＶＤＤレベルを受けた際、その時点の差動出力信号Ｄｏｕｔ＿ｐ，Ｄｏｕｔ＿ｎの状態をそのまま維持する。
　その後、図５のＳ５０１において、クロック信号ＣＫが‘Ｈ’レベルに遷移すると、ＤＩＢＦにおいては、ＭＰ１，ＭＰ２がオフとなり、替わりにＭＮ３がオンとなる。これにより、Ｄｉｎ＿ｐとＤｉｎ＿ｎの電圧差に応じて、ノード（ａｐ，ａｎ）の電圧が異なる速度で放電する。例えば、Ｄｉｎ＿ｐが‘Ｈ’（例えばＶＤＤ）レベルでＤｉｎ＿ｎが‘Ｌ’（例えばＶＤＤ－０．２Ｖ）レベルの場合には、まず、ノード（ａｐ）がＶＳＳレベルに放電され、一定期間を経過した後にノード（ａｎ）がＶＳＳレベルに放電される。このノード（ａｐ，ａｎ）の信号は、ＣＩＶ１，ＣＩＶ２による反転動作を介して整形され、この整形された信号がノード（ａ１ｐ，ａ１ｎ）に出力される。
　ここで、この一定期間の間は、ノード（ａ１ｐ）がＶＤＤレベル、ノード（ａ１ｎ）がＶＳＳレベルとなり、ＣＳＲＬＴでは、ＭＮ２１がオン、ＭＰ２１がオフ、ＭＮ１１がオフ、ＭＰ１１がオンとなる。これにより、ノード（ｂｎ）はＶＤＤレベルを維持し、ＭＮ２２のオンとＭＰ２２のオフも維持されるが、ノード（ｂｐ）は、ＭＮ２１がオン（ＭＰ２１がオフ）に遷移したためＶＳＳレベルに放電される。そうすると、ＭＰ１２がオンに遷移し、ＭＮ１２はオフに遷移するが、ＭＰ１１からの充電経路にＭＰ１２からの充電経路が加わるのみで、ノード（ｂｎ）は依然としてＶＤＤレベルを維持する。ＳＲＬＴは、このノード（ｂｐ，ｂｎ）の（ＶＳＳ，ＶＤＤ）レベルを受けて、Ｄｏｕｔ＿ｐを‘Ｈ’レベルとし、Ｄｏｕｔ＿ｎを‘Ｌ’レベルとする。
　次いで、図５のＳ５０２において、前述した一定期間の経過の後にノード（ａ１ｐ，ａ１ｎ）が共にＶＤＤレベルになると、ＭＮ１１がオンに、ＭＰ１１がオフに遷移する。しかしながら、依然としてＭＰ１２はオン、ＭＮ１２はオフであるため、ノード（ｂｎ）は依然としてＶＤＤレベルを維持し、ノード（ｂｐ）はＶＳＳレベルであるため、Ｄｏｕｔ＿ｐ，Ｄｏｕｔ＿ｎの状態も変わらない。なお、この一定期間は、ホールド時間に該当することになり、仮にホールド時間の経過後にＤｉｎ＿ｐ，Ｄｉｎ＿ｎが遷移した場合でも、ノード（ａｐ，ａｎ）は共にＶＳＳレベル、ノード（ａ１ｐ，ａ１ｎ）は共にＶＤＤレベルを維持するため、このＤｉｎ＿ｐ，Ｄｉｎ＿ｎの遷移は動作に影響を与えない。
　その後、図５のＳ５０３において、クロック信号ＣＫが‘Ｌ’レベルに遷移すると、前述したように、ノード（ｂｐ）がＶＤＤレベルに遷移すると共にノード（ｂｐ，ｂｎ）が共にＶＤＤレベルとなるが、この場合も、ＳＲラッチ回路ＳＲＬＴは、Ｄｏｕｔ＿ｐ，Ｄｏｕｔ＿ｎの状態を維持する。そして、図５のＳ５０４において、ＣＫが再び‘Ｈ’レベルに遷移すると、Ｄｉｎ＿ｐ，Ｄｉｎ＿ｎの電圧差に応じてＤｏｕｔ＿ｐ，Ｄｏｕｔ＿ｎのレベルが定まることになる。
　このように、図４の半導体集積回路装置は、クロック信号ＣＫの立ち上がりエッジトリガのフリップフロップ回路となっている。ＣＫが‘Ｌ’レベルの間は、データ入力回路ＤＩＢＦ（およびインバータ回路ＣＩＶ１，ＣＩＶ２）は、２個の出力ノード（ａ１ｎ，ａ１ｐ）に‘Ｌ’レベルを出力する。また、これを受けてＣＭＯＳ型のＳＲラッチ回路ＣＳＲＬＴは２個の出力ノード（ｂｐ，ｂｎ）に‘Ｈ’レベルを出力し、この‘Ｈ’レベルによって、ＳＲラッチ回路ＳＲＬＴは出力データをそのまま保持する。一方、ＣＫが‘Ｈ’レベルに遷移すると、ＤＩＢＦ（およびＣＩＶ１，ＣＩＶ２）は２個の出力ノードに対して入力データに応じた異なるレベルを一定期間出力し、その後、共に‘Ｈ’レベルを出力する。言い換えれば、入力データを２ノード間の放電時間の差に変換する。ＣＳＲＬＴは、ＤＩＢＦからの異なるレベルを受けてそれに応じた異なるレベルを２個の出力ノードに出力し、その後、‘Ｈ’レベルを受けて出力データをそのまま保持する。言い換えれば、２ノード間の放電時間の差を検出し、どちらのノードの放電時間が短い（長い）かの情報をラッチする。ＳＲＬＴは、ＣＳＲＬＴからの異なるレベルを受けてそれに応じた異なるレベルを２個の出力ノードに出力し、その後はＣＳＲＬＴが出力データをそのまま保持するため、自身の出力データもそのまま保持する。
　以上のように、小振幅な差動入力信号Ｄｉｎ＿ｐ，Ｄｉｎ＿ｎの振幅差を放電時間の差に変換し、その差を検出してラッチする方式を用いることで、高速な差動入力信号にも対応可能となる。さらに、データ入力回路ＤＩＢＦは、クロック信号ＣＫによってＭＰ１，ＭＰ２とＭＮ３が相補的にオンするため貫通電流が流れず、加えて、ＣＭＯＳ型のＳＲラッチ回路ＣＳＲＬＴも貫通電流が流れない構成となっているため、フリップフロップ回路の低消費電力化が図れる。しかしながら、このような小振幅な差動入力信号によって高速動作が行われると、微小なオフセット電圧であってもその影響が無視できなくなる。
　そこで、図４のように、ダミーＮＭＯＳトランジスタ群ＭＮＤＢＫ１，ＭＮＤＢＫ２を設けることで、実施の形態１で述べたように、レイアウト上のプロセスばらつきに伴うオフセット電圧を低減できると共に、これによっても残存したオフセット電圧を、オフセット量設定信号ＯＦＳＴ＿ｐ，ＯＦＳＴ＿ｎによるオフセット電圧の調整によって低減できる。したがって、オフセット電圧を大きく低減でき、更なる高速化が図れる。具体的には、例えば、Ｄｉｎ＿ｎを基準にＤｉｎ＿ｐに正方向のオフセット電圧が存在すると、ノード（ａｐ）の放電速度はオフセット電圧が無い場合と比べて過剰に速くなり、ＣＳＲＬＴでの入力マージンが低下する恐れがある。この場合、ＯＦＳＴ＿ｐを適宜調整し、ＭＮＤＢＫ１によってノード（ａｐ）に容量を付加することで、過剰となった放電速度を低下させることができ、等価的に、オフセット電圧を補償することができる。
　図６は、図４の半導体集積回路装置において、その一部のレイアウト構成例を示す概略図である。ここでは、図４におけるＣＭＯＳ型のデータ入力回路ＤＩＢＦおよびＣＭＯＳインバータ回路ＣＩＶ１，ＣＩＶ２（図４の領域ＡＡ）のレイアウト構成例が示されている。図６においては、２本の基準電源電圧配線（ＶＳＳ）が並行して配置され、これと並行して１本の電源電圧配線（ＶＤＤ）が２本の基準電源電圧配線の間に配置される。一方の基準電源電圧配線（ＶＳＳ）と電源電圧配線（ＶＤＤ）の間には、ＶＳＳ側から順にＮ型の拡散層領域ＤＮＡ１とＰ型の拡散層領域ＤＰＡ１が近接して配置され、他方の基準電源電圧配線（ＶＳＳ）と電源電圧配線（ＶＤＤ）の間には、ＶＤＤ側から順にＰ型の拡散層領域ＤＰＡ２とＮ型の拡散層領域ＤＮＡ２が近接して配置される。
　Ｎ型の拡散層領域ＤＮＡ１では、中心部に２本のゲートフィンガからなるゲートが配置され、このゲートは、クロック信号ＣＫが入力されるＭＮ３用となる。このＭＮ３用ゲートの両隣には、それぞれ、３本のゲートフィンガからなるゲートが配置され、一方のゲートはＤｉｎ＿ｐが入力されるＭＮ１用となり、他方のゲートはＤｉｎ＿ｎが入力されるＭＮ２用となる。ＭＮ１用ゲートを挟んでＭＮ３用ゲートと対向する箇所には４本のゲートが順に配置され、この各ゲートは、ＯＦＳＴ＿ｐが入力されるＭＮＤＢＫ１用となる。ＭＮ２用ゲートを挟んでＭＮ３用ゲートと対向する箇所には４本のゲートが順に配置され、この各ゲートは、ＯＦＳＴ＿ｎが入力されるＭＮＤＢＫ２用となる。ＭＮ１用ゲートとＭＮＤＢＫ１用ゲートの間の共有拡散層はノード（ａｐ）となり、ＭＮ２用ゲートとＭＮＤＢＫ２用ゲートの間の共有拡散層はノード（ａｎ）となる。また、ＭＮ３用ゲートとＭＮ１用ゲートの間の共有拡散層、ならびにＭＮ３用ゲートとＭＮ２用ゲートの間の共有拡散層は、共にノード（ｃｍ）となる。
　Ｐ型の拡散層領域ＤＰＡ１では、中心部に隣接して２本のゲートが配置され、一方のゲートはクロック信号ＣＫが入力されるＭＰ１用となり、他方のゲートはＣＫが入力されるＭＰ２用となる。この２本のゲートの間の拡散層は、ＶＤＤに接続され、ＭＰ１用ゲートを挟んでこのＶＤＤで対向する拡散層はノード（ａｐ）に接続され、ＭＰ２用ゲートを挟んでこのＶＤＤで対向する拡散層はノード（ａｎ）に接続される。また、ＭＮ１用ゲートの隣にはノード（ａｐ）を共有するようにダミー用ゲートが設けられ、ＭＮ２用ゲートの隣にもノード（ａｎ）を共有するようにダミー用ゲートが設けられる。このダミー用ゲートは、ＶＤＤに接続されることでオフ状態を維持する。このダミー用ゲートを設けることで、図１０等で述べたように、ＭＰ１，ＭＰ２のプロセスばらつきに伴うオフセット電圧を低減できる。
　Ｐ型の拡散層領域ＤＰＡ２では、中心部に隣接して２本のゲートが配置され、一方のゲートはノード（ａｐ）に接続されるＣＩＶ１（ＰＭＯＳ）用となり、他方のゲートはノード（ａｎ）に接続されるＣＩＶ２（ＰＭＯＳ）用となる。この２本のゲートの間の拡散層は、ＶＤＤに接続され、ＣＩＶ１（ＰＭＯＳ）用ゲートを挟んでこのＶＤＤで対向する拡散層はノード（ａ１ｐ）に接続され、ＣＩＶ２（ＰＭＯＳ）用ゲートを挟んでこのＶＤＤで対向する拡散層はノード（ａ１ｎ）に接続される。また、ＣＩＶ１（ＰＭＯＳ）用ゲートの隣にはノード（ａ１ｐ）を共有するようにダミー用ゲートが設けられ、ＣＩＶ２（ＰＭＯＳ）用ゲートの隣にもノード（ａ１ｎ）を共有するようにダミー用ゲートが設けられる。このダミー用ゲートは、ＶＤＤに接続されることでオフ状態を維持する。このダミー用ゲートを設けることで、図１０等で述べたように、ＣＩＶ１（ＰＭＯＳ），ＣＩＶ２（ＰＭＯＳ）のプロセスばらつきに伴うオフセット電圧を低減できる。
　Ｎ型の拡散層領域ＤＮＡ２では、中心部に隣接して２本のゲートが配置され、一方のゲートはノード（ａｐ）に接続されるＣＩＶ１（ＮＭＯＳ）用となり、他方のゲートはノード（ａｎ）に接続されるＣＩＶ２（ＮＭＯＳ）用となる。この２本のゲートの間の拡散層は、ＶＳＳに接続され、ＣＩＶ１（ＮＭＯＳ）用ゲートを挟んでこのＶＳＳで対向する拡散層はノード（ａ１ｐ）に接続され、ＣＩＶ２（ＮＭＯＳ）用ゲートを挟んでこのＶＳＳで対向する拡散層はノード（ａ１ｎ）に接続される。また、ＣＩＶ１（ＮＭＯＳ）用ゲートの隣にはノード（ａ１ｐ）を共有するようにダミー用ゲートが設けられ、ＣＩＶ２（ＮＭＯＳ）用ゲートの隣にもノード（ａ１ｎ）を共有するようにダミー用ゲートが設けられる。このダミー用ゲートは、ＶＳＳに接続されることでオフ状態を維持する。このダミー用ゲートを設けることで、図１０等で述べたように、ＣＩＶ１（ＮＭＯＳ），ＣＩＶ２（ＮＭＯＳ）のプロセスばらつきに伴うオフセット電圧を低減できる。
　このようなレイアウト構成例を用いると、ダミーＮＭＯＳトランジスタ群ＭＮＤＢＫ１，ＭＮＤＢＫ２の配置によって差動対となるＭＮ１，ＭＮ２に対するオフセット電圧を低減でき、また、ＭＰ１，ＭＰ２に対してもダミートランジスタの配置によってオフセット電圧を低減できる。ただし、この場合においても、ＭＮ１とＭＮ２、ならびにＭＰ１とＭＰ２の微小なアンバランスによって微小なオフセット電圧が生じ得るが、この誤差は、ＭＮＤＢＫ１，ＭＮＤＢＫ２にオフセット量設定信号ＯＦＳＴ＿ｐ，ＯＦＳＴ＿ｎを入力し、これによるオフセット電圧の調整によって低減できる。この際に、ＭＮＤＢＫ１，ＭＮＤＢＫ２は、ＭＮ１，ＭＮ２と拡散層を共有しているため、その調整精度を高くすることもできる。このようなことから、オフセット電圧を大きく低減でき、半導体集積回路装置の高速化を図ることが可能となる。さらに、ＭＮＤＢＫ１，ＭＮＤＢＫ２に、ダミートランジスタとしての機能とオフセット電圧調整用としての機能を兼用させているため、小面積化も図れる。
　以上、本実施の形態２の半導体集積回路装置を用いることで、代表的には、オフセット電圧の低減によって、高速化を図ることが可能となる。また、オフセット電圧の低減を小面積で実現可能となる。
　（実施の形態３）
　本実施の形態３では、実施の形態２で述べたフリップフロップ回路を応用したＤＦＥ（判定帰還型等価器）について説明する。例えば、数十Ｇｂｐｓクラスの光伝送システム等では、送信部から伝送線路を介して受信部に到るまでの過程でＩＳＩ（Inter Symbol Interference）と呼ばれる符号間干渉が生じることが知られている。例えば、送信部があるサイクルＴ［０］において‘Ｈ’レベルのデータ信号を出力し、次サイクルＴ［１］において‘Ｌ’レベルのデータ信号を出力した場合には、Ｔ［０］での‘Ｈ’レベルが所定の割合でＴ［１］に干渉するため、受信部がＴ［１］で実際に受ける信号は、‘Ｌ’レベルのデータ信号にこの干渉した信号が加算された信号となる。
　ＤＦＥは、このような符号間干渉を取り除き、正しいデータ信号を識別する回路である。具体的には、例えば、受信部において、前述したＴ［０］の‘Ｈ’レベルを所定の割合で帰還し、Ｔ［１］において、‘Ｌ’レベルのデータ信号からこの帰還された信号を減算した信号を判定すれば、原理的に正しいデータ信号を識別できることになる。以下、このような方式を用いたＤＦＥの構成例について説明する。
　図７は、本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。図７に示す半導体集積回路装置は、図４と同様に、ＣＭＯＳ型のデータ入力回路ＤＩＢＦと、ＣＭＯＳインバータ回路ＣＩＶ１，ＣＩＶ２と、ＣＭＯＳ型のＳＲラッチ回路ＣＳＲＬＴと、ＳＲラッチ回路ＳＲＬＴを備える。各回路の内部構成は図４と同様であり、ＤＩＢＦおよびＣＩＶ１，ＣＩＶ２のレイアウト構成も図６と同様である。ただし、図７に示す半導体集積回路装置は、図４の構成例に対して、遅延回路ＤＬＹ１，ＤＬＹ２を含む帰還経路が加わった点が異なっている。
　遅延回路ＤＬＹ１は、差動出力信号の一方（Ｄｏｕｔ＿ｐ）を入力とし、それをＴ／２（Ｔは１クロックサイクル時間）遅延させた後、ダミーＮＭＯＳトランジスタ群ＭＮＤＢＫ１に帰還出力する。ＭＮＤＢＫ１は、ノード（ａｐ）にソースが接続されたダミーＮＭＯＳトランジスタＭＮＤ１ａと、そのドレインにソース・ドレイン経路が直列接続された複数のダミーＮＭＯＳトランジスタ（順番にＭＮＤ１ｂ，ＭＮＤ１ｃ，…とする）からなり、このＭＮＤ１ａのゲートにＤＬＹ１からの帰還信号が入力される。
　同様に、遅延回路ＤＬＹ２は、差動出力信号の他方（Ｄｏｕｔ＿ｎ）を入力とし、それをＴ／２遅延させた後、ダミーＮＭＯＳトランジスタ群ＭＮＤＢＫ２に帰還出力する。ＭＮＤＢＫ２は、ノード（ａｎ）にソースが接続されたダミーＮＭＯＳトランジスタＭＮＤ２ａと、そのドレインにソース・ドレイン経路が直列接続された複数のダミーＮＭＯＳトランジスタ（順番にＭＮＤ２ｂ，ＭＮＤ２ｃ，…とする）からなり、このＭＮＤ２ａのゲートにＤＬＹ２からの帰還信号が入力される。
　また、ＭＮＤ１ｂとＭＮＤ２ｂ、ＭＮＤ１ｃとＭＮＤ２ｃ、…は、それぞれ、共通のゲート信号によって制御される。これらのゲート信号は、ノード（ａｐ）またはノード（ａｎ）に接続する容量値（すなわちオフセット量）を定めるためのＤＦＥ量設定信号ＤＦＥＳＴとなる。このＤＦＥＳＴによって定められる容量値は、着目サイクルのデータに対して前サイクルのデータのどの程度の割合が干渉するかに基づいて定められる。
　図８は、図７の半導体集積回路装置において、その動作例を示す波形図である。図８に示す動作は、図５で述べた動作に対して、帰還経路による動作が加わったものとなっている。図８に示すように、例えば、サイクルＴ［０］において差動出力信号Ｄｏｕｔ＿ｐおよびＤｏｕｔ＿ｎがそれぞれ‘Ｈ’レベルおよび‘Ｌ’レベルに遷移すると、その時点からＴ／２遅延して、ＤＬＹ１の出力ノード（ｄ１ｐ）が‘Ｈ’レベルに遷移し、ＤＬＹ２の出力ノード（ｄ１ｎ）が‘Ｌ’レベルに遷移する。そうすると、ノード（ｄ１ｐ）の‘Ｈ’レベルを受けて、ＭＮＤ１ａがオンとなり、ノード（ａｐ）に容量が付加される。これにより、次サイクルＴ［１］において、ノード（ａｐ）の放電速度（ａｐｔｆ）を、ノード（ａｐ）に容量を付加しない場合と比べて遅くすることができる。
　すなわち、Ｔ［０］においてＤｉｎ＿ｐの‘Ｈ’レベルがラッチされＤｏｕｔ＿ｐより‘Ｈ’レベルが出力された場合、Ｔ［１］におけるＤｉｎ＿ｐには、正しいレベルに対して、Ｔ［０］におけるＤｉｎ＿ｐの‘Ｈ’レベルが所定の割合で加算された状態で入力されることになる。そうすると、ノード（ａｐ）の放電速度が過剰に速くなってしまい、ＣＳＲＬＴでの入力マージンが低下する恐れがある。そこで、前述したようにノード（ａｐ）に対して容量を付加することで、この過剰に速くなった放電速度を元の状態に戻すことができる。これによって、ＣＳＲＬＴでの入力マージンを確保でき、また、等価的に符号間干渉の影響を取り除いて正しいレベルに基づいたラッチ動作を行うことが可能となる。
　同様に、後続するサイクルＴ［１］においてＤｏｕｔ＿ｐおよびＤｏｕｔ＿ｎがそれぞれ‘Ｌ’レベルおよび‘Ｈ’レベルに遷移すると、その時点からＴ／２遅延して、ＤＬＹ１の出力ノード（ｄ１ｐ）が‘Ｌ’レベルに遷移し、ＤＬＹ２の出力ノード（ｄ１ｎ）が‘Ｈ’レベルに遷移する。そうすると、ノード（ｄ１ｎ）の‘Ｈ’レベルを受けて、ＭＮＤ２ａがオンとなり、ノード（ａｎ）に容量が付加される。これにより、次サイクルＴ［２］において、ノード（ａｎ）の放電速度（ａｎｔｆ）を、ノード（ａｎ）に容量を付加しない場合と比べて遅くすることができる。
　すなわち、Ｔ［１］においてＤｉｎ＿ｎの‘Ｈ’レベルがラッチされＤｏｕｔ＿ｎより‘Ｈ’レベルが出力された場合、Ｔ［２］におけるＤｉｎ＿ｎには、正しいレベルに対して、Ｔ［１］におけるＤｉｎ＿ｎの‘Ｈ’レベルが所定の割合で加算された状態で入力されることになる。そうすると、ノード（ａｎ）の放電速度が過剰に速くなってしまい、ＣＳＲＬＴでの入力マージンが低下する恐れがある。そこで、ノード（ａｎ）に対して容量を付加することで、この過剰に速くなった放電速度を元の状態に戻すことができる。これによって、ＣＳＲＬＴでの入力マージンを確保でき、また、等価的に符号間干渉の影響を取り除いて正しいレベルに基づいたラッチ動作を行うことが可能となる。
　このようなＤＦＥを用いると、実施の形態２で述べた各種効果に加えて、さらに、オフセット電圧のダイナミックな調整を高速に実現することが可能となる。このダイナミックな調整では、実施の形態２のように、オフセット電圧をゼロに近づけることを主目的とするのではなく、符号間干渉を相殺することを主目的として、その手段としてオフセット電圧を積極的に付加する方式が用いられる。この際には、前サイクルの符号に応じてノード（ａｎ，ａｐ）のいずれか一方に対して高速に容量を付加する必要がある。本実施の形態３においては、図７および図６に示したように、ノード（ａｎ，ａｐ）の拡散層を共有する形でダミーＮＭＯＳトランジスタＭＮＤ１ａ，ＭＮＤ２ａが配置されているため、実施の形態１でも述べたように、当該ノードに対して高速に容量を付加することができる。
　以上、本実施の形態３の半導体集積回路装置を用いることで、代表的には、オフセット電圧の調整を小面積で実現可能となる。さらに、オフセット電圧のダイナミックな調整を高速に行うことができる。なお、図７では、ノード（ａｎ，ａｐ）に付加する各容量値を同一としたが、この容量値に差を付けてもよい。例えば、この差分がＤＣオフセット電圧成分となるように設定すれば、実施の形態２で述べたように符号間干渉が無い初期状態でのオフセット電圧を大きく低減することも可能となる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば、これまでの説明では、差動入力信号に対応した構成例を示したが、場合によってはシングルの入力信号に対しオフセット電圧を高速に付加する技術として適用することも可能である。すなわち、例えば、図１（ａ）、（ｂ）における片側（ＭＤ１とＭＮＤ１）のみの構成を用いると、シングルの入力信号に対しオフセット電圧を高速に付加することが可能となる。
　本実施の形態による半導体集積回路装置は、特に、高速な差動信号によって動作する差動回路を含んだ半導体集積回路装置に適用して有益な技術であり、これに限らず、信号に対してオフセット電圧を付加する技術として広く適用可能である。
　Ｃ　容量
　ＣＩＶ　ＣＭＯＳインバータ回路
　ＣＫ　クロック信号
　ＣＳＲＬＴ　ＣＭＯＳ型ＳＲラッチ回路
　ＤＩＢＦ　データ入力回路
　ＤＬＹ　遅延回路
　ＤＮ　Ｎ型拡散層
　ＤＮＡ　Ｎ型拡散層領域
　ＤＰ　Ｐ型拡散層
　ＤＰＡ　Ｐ型拡散層領域
　Ｄｉｎ　入力信号
　Ｄｏ，Ｄｏｕｔ　出力信号
　ＧＴ　ゲート
　ＩＳ　電流源
　ＭＮ　ＮＭＯＳトランジスタ
　ＭＮＤ　ダミーＮＭＯＳトランジスタ
　ＭＮＤＢＫ　ダミーＮＭＯＳトランジスタ群
　ＭＰ　ＰＭＯＳトランジスタ
　ＮＡＤ　ＮＡＮＤ回路
　ＯＦＳＴ　オフセット量設定信号
　Ｓ　ソース
　ＳＲＬＴ　ＳＲラッチ回路
　ＳＴＩ　絶縁層
　ＳＵＢ　半導体基板
　ＶＤＤ　電源電圧
　ＶＳＳ　基準電源電圧

Claims (18)

  1. 　共通ソース領域と、
    　それぞれ第１方向に延伸し、前記共通ソース領域を起点に前記第１方向と直交する第２方向に向けて順次並んで配置されたＮ（Ｎ≧１）本の第１ゲート層、ならびにＭ（Ｍ≧１）本の第３ゲート層と、
    　それぞれ第１方向に延伸し、前記共通ソース領域を起点に前記第２方向の反対方向となる第３方向に向けて順次並んで配置された前記Ｎ本の第２ゲート層、ならびに前記Ｍ本の第４ゲート層と、
    　前記Ｎ本の第１ゲート層と前記Ｍ本の第３ゲート層の間に配置され、前記Ｎ本の第１ゲート層内の１本となる第１Ａゲート層と前記Ｍ本の第３ゲート層内の１本となる第３Ａゲート層との共有拡散層となる第１拡散層と、
    　前記Ｍ本の第３ゲート層を挟んで前記第１拡散層と対向するように配置された第３拡散層と、
    　前記Ｎ本の第２ゲート層と前記Ｍ本の第４ゲート層の間に配置され、前記Ｎ本の第２ゲート層内の１本となる第２Ａゲート層と前記Ｍ本の第４ゲート層内の１本となる第４Ａゲート層との共有拡散層となる第２拡散層と、
    　前記Ｍ本の第４ゲート層を挟んで前記第２拡散層と対向するように配置された第４拡散層とを具備してなり、
    　前記Ｎ本の第１ゲート層は、第１ＭＩＳトランジスタのゲートフィンガであり、差動入力信号の一方が入力され、
    　前記Ｎ本の第２ゲート層は、第２ＭＩＳトランジスタのゲートフィンガであり、前記差動入力信号の他方が入力され、
    　前記第１拡散層は、前記第１ＭＩＳトランジスタのドレインであり、
    　前記第２拡散層は、前記第２ＭＩＳトランジスタのドレインであり、
    　前記第３および第４拡散層は、共に、オープンであることを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第３Ａゲート層に第１電圧が印加される際、前記第４Ａゲート層には、前記第１電圧と異なる第２電圧が印加されることを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記半導体集積回路装置は、前記Ｍ本の第３ゲート層のそれぞれに印加される電圧と、前記Ｍ本の第４ゲート層のそれぞれに印加される電圧を、１本毎に２以上の電圧値の中から選択可能となっていることを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記Ｎは、奇数であることを特徴とする半導体集積回路装置。
  5. 　差動入力信号の一方がゲートに入力された第１導電型の第１ＭＩＳトランジスタと、
    　前記差動入力信号の他方がゲートに入力された前記第１導電型の第２ＭＩＳトランジスタと、
    　ソース・ドレイン経路が直列接続された前記第１導電型の複数の第３ＭＩＳトランジスタと、
    　ソース・ドレイン経路が直列接続された前記第１導電型の複数の第４ＭＩＳトランジスタとを備え、
    　前記複数の第３ＭＩＳトランジスタによる直列接続経路の一端は前記第１ＭＩＳトランジスタのドレインに接続され、他端はオープンとされ、
    　前記複数の第４ＭＩＳトランジスタによる直列接続経路の一端は前記第２ＭＩＳトランジスタのドレインに接続され、他端はオープンとされることを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記複数の第３ＭＩＳトランジスタの一つは、ソース・ドレインの一方が前記第１ＭＩＳトランジスタのドレインに接続された第３Ａトランジスタであり、
    　前記複数の第４ＭＩＳトランジスタの一つは、ソース・ドレインの一方が前記第２ＭＩＳトランジスタのドレインに接続された第４Ａトランジスタであり、
    　前記第３Ａトランジスタと前記第４Ａトランジスタは、いずれか一方がオン、他方がオフとなるように制御されることを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記半導体集積回路装置は、前記複数の第３ＭＩＳトランジスタ及び前記複数の第４ＭＩＳトランジスタの各ゲート毎に、オンに制御する第１ゲート電圧かオフに制御する第２ゲート電圧かを選択して印加可能となっていることを特徴とする半導体集積回路装置。
  8. 　請求項６記載の半導体集積回路装置において、
    　前記第１ＭＩＳトランジスタのドレインと前記第３Ａトランジスタのソース・ドレインの一方は、共通の拡散層で形成され、
    　前記第２ＭＩＳトランジスタのドレインと前記第４Ａトランジスタのソース・ドレインの一方は、共通の拡散層で形成されることを特徴とする半導体集積回路装置。
  9. 　請求項５記載の半導体集積回路装置において、
    　前記第１および第２ＭＩＳトランジスタのそれぞれは、３以上の奇数となるＮ個のゲートフィンガで構成され、
    　前記複数の第３ＭＩＳトランジスタおよび前記複数の第４ＭＩＳトランジスタのそれぞれのゲート長およびゲート幅は、前記Ｎ個のゲートフィンガにおけるゲートフィンガ毎のゲート長およびゲート幅と同一であることを特徴とする半導体集積回路装置。
  10. 　第１および第２ノードと、
    　差動入力信号の一方がゲートに入力され、ドレインが前記第１ノードに接続された第１導電型の第１ＭＩＳトランジスタと、
    　前記差動入力信号の他方がゲートに入力され、ドレインが前記第２ノードに接続され、ソースが前記第１ＭＩＳトランジスタのソースと共通に接続された前記第１導電型の第２ＭＩＳトランジスタと、
    　ソース・ドレイン経路が直列接続され、その直列接続経路の一端が前記第１ノードに接続され、他端がオープンとされた前記第１導電型の複数の第３ＭＩＳトランジスタと、
    　ソース・ドレイン経路が直列接続され、その直列接続経路の一端が前記第２ノードに接続され、他端がオープンとされた前記第１導電型の複数の第４ＭＩＳトランジスタと、
    　クロック信号が第１論理レベルの際に、前記第１および第２ＭＩＳトランジスタの共通ソースノードを第１電圧に接続する前記第１導電型の第５ＭＩＳトランジスタと、
    　前記クロック信号が第２論理レベルの際に、前記第１および第２ノードを第２電圧に接続する第６および第７ＭＩＳトランジスタと、
    　前記クロック信号が前記第２論理レベルから前記第１論理レベルに遷移した際に、前記差動入力信号に応じて前記第１ノードと前記第２ノードのいずれが先に前記第２電圧から前記第１電圧に変位したかを検出し、その情報をラッチするラッチ回路部とを有することを特徴とする半導体集積回路装置。
  11. 　請求項１０記載の半導体集積回路装置において、
    　前記複数の第３ＭＩＳトランジスタの一つは、ソース・ドレインの一方が前記第１ノードに接続された第３Ａトランジスタであり、
    　前記複数の第４ＭＩＳトランジスタの一つは、ソース・ドレインの一方が前記第２ノードに接続された第４Ａトランジスタであり、
    　前記第３Ａトランジスタと前記第４Ａトランジスタは、いずれか一方がオン、他方がオフとなるように制御されることを特徴とする半導体集積回路装置。
  12. 　請求項１１記載の半導体集積回路装置において、
    　前記第１ＭＩＳトランジスタのドレインと前記第３Ａトランジスタのソース・ドレインの一方は、共通の拡散層で形成され、
    　前記第２ＭＩＳトランジスタのドレインと前記第４Ａトランジスタのソース・ドレインの一方は、共通の拡散層で形成されることを特徴とする半導体集積回路装置。
  13. 　請求項１２記載の半導体集積回路装置において、
    　前記第１および第２ＭＩＳトランジスタのそれぞれは、３以上の奇数となるＮ個のゲートフィンガで構成され、
    　前記複数の第３ＭＩＳトランジスタおよび前記複数の第４ＭＩＳトランジスタのそれぞれのゲート長およびゲート幅は、前記Ｎ個のゲートフィンガにおけるゲートフィンガ毎のゲート長およびゲート幅と同一であることを特徴とする半導体集積回路装置。
  14. 　請求項１０記載の半導体集積回路装置において、
    　前記ラッチ回路部は、
    　前記第１ノードを入力信号として、その反転信号を第３ノードに出力する第１インバータ回路と、
    　前記第２ノードを入力信号として、その反転信号を第４ノードに出力する第２インバータ回路と、
    　前記第３ノードと前記第４ノードを入力信号として、第５ノードと第６ノードに出力を行うＣＭＯＳ型ラッチ回路と、
    　前記第５ノードと前記第６ノードを入力信号として、第７ノードと第８ノードに出力を行うＳＲラッチ回路とを備え、
    　前記ＣＭＯＳ型ラッチ回路は、
    　前記第３ノードがゲートに接続された前記第１導電型の第８ＭＩＳトランジスタおよび第２導電型の第９ＭＩＳトランジスタと、
    　前記第４ノードがゲートに接続された前記第１導電型の第１０ＭＩＳトランジスタおよび前記第２導電型の第１１ＭＩＳトランジスタと、
    　ソースが前記第８ＭＩＳトランジスタのドレインに、ドレインが前記第９ＭＩＳトランジスタのドレインに接続された前記第１導電型の第１２ＭＩＳトランジスタと、
    　ソースおよびドレインが前記第９ＭＩＳトランジスタのソースおよびドレインに接続された前記第２導電型の第１３ＭＩＳトランジスタと、
    　ソースが前記第１０ＭＩＳトランジスタのドレインに、ドレインが前記第１１ＭＩＳトランジスタのドレインに接続された前記第１導電型の第１４ＭＩＳトランジスタと、
    　ソースおよびドレインが前記第１１ＭＩＳトランジスタのソースおよびドレインに接続された前記第２導電型の第１５ＭＩＳトランジスタとを有し、
    　前記第１２および第１３ＭＩＳトランジスタのゲートと、前記第１４ＭＩＳトランジスタのドレインは、前記第５ノードに接続され、
    　前記第１４および第１５ＭＩＳトランジスタのゲートと、前記第１２ＭＩＳトランジスタのドレインは、前記第６ノードに接続されることを特徴とする半導体集積回路装置。
  15. 　第１および第２ノードと、
    　差動入力信号の一方がゲートに入力され、ドレインが前記第１ノードに接続された第１導電型の第１ＭＩＳトランジスタと、
    　前記差動入力信号の他方がゲートに入力され、ドレインが前記第２ノードに接続され、ソースが前記第１ＭＩＳトランジスタのソースと共通に接続された前記第１導電型の第２ＭＩＳトランジスタと、
    　ソース・ドレイン経路が直列接続され、その直列接続経路の一端が前記第１ノードに接続され、他端がオープンとされた前記第１導電型の複数の第３ＭＩＳトランジスタと、
    　ソース・ドレイン経路が直列接続され、その直列接続経路の一端が前記第２ノードに接続され、他端がオープンとされた前記第１導電型の複数の第４ＭＩＳトランジスタと、
    　クロック信号が第１論理レベルの際に、前記第１および第２ＭＩＳトランジスタの共通ソースノードを第１電圧に接続する前記第１導電型の第５ＭＩＳトランジスタと、
    　前記クロック信号が第２論理レベルの際に、前記第１および第２ノードを第２電圧に接続する第６および第７ＭＩＳトランジスタと、
    　前記クロック信号が前記第２論理レベルから前記第１論理レベルに遷移した際に、前記差動入力信号に応じて前記第１ノードと前記第２ノードのいずれが先に前記第２電圧から前記第１電圧に変位したかを検出し、その情報をラッチするラッチ回路部とを備え、
    　前記複数の第３ＭＩＳトランジスタの一つは、ソース・ドレインの一方が前記第１ノードに接続された第３Ａトランジスタであり、
    　前記複数の第４ＭＩＳトランジスタの一つは、ソース・ドレインの一方が前記第２ノードに接続された第４Ａトランジスタであり、
    　前記第３Ａトランジスタと前記第４Ａトランジスタは、前記ラッチ回路部のラッチデータに基づいて、いずれか一方がオン、他方がオフとなるように制御されることを特徴とする半導体集積回路装置。
  16. 　請求項１５記載の半導体集積回路装置において、
    　前記第１ＭＩＳトランジスタのドレインと前記第３Ａトランジスタのソース・ドレインの一方は、共通の拡散層で形成され、
    　前記第２ＭＩＳトランジスタのドレインと前記第４Ａトランジスタのソース・ドレインの一方は、共通の拡散層で形成されることを特徴とする半導体集積回路装置。
  17. 　請求項１６記載の半導体集積回路装置において、
    　前記第１および第２ＭＩＳトランジスタのそれぞれは、３以上の奇数となるＮ個のゲートフィンガで構成され、
    　前記複数の第３ＭＩＳトランジスタおよび前記複数の第４ＭＩＳトランジスタのそれぞれのゲート長およびゲート幅は、前記Ｎ個のゲートフィンガにおけるゲートフィンガ毎のゲート長およびゲート幅と同一であることを特徴とする半導体集積回路装置。
  18. 　請求項１５記載の半導体集積回路装置において、
    　前記ラッチ回路部は、
    　前記第１ノードを入力信号として、その反転信号を第３ノードに出力する第１インバータ回路と、
    　前記第２ノードを入力信号として、その反転信号を第４ノードに出力する第２インバータ回路と、
    　前記第３ノードと前記第４ノードを入力信号として、第５ノードと第６ノードに出力を行うＣＭＯＳ型ラッチ回路と、
    　前記第５ノードと前記第６ノードを入力信号として、第７ノードと第８ノードに出力を行うＳＲラッチ回路とを備え、
    　前記ＣＭＯＳ型ラッチ回路は、
    　前記第３ノードがゲートに接続された前記第１導電型の第８ＭＩＳトランジスタおよび第２導電型の第９ＭＩＳトランジスタと、
    　前記第４ノードがゲートに接続された前記第１導電型の第１０ＭＩＳトランジスタおよび前記第２導電型の第１１ＭＩＳトランジスタと、
    　ソースが前記第８ＭＩＳトランジスタのドレインに、ドレインが前記第９ＭＩＳトランジスタのドレインに接続された前記第１導電型の第１２ＭＩＳトランジスタと、
    　ソースおよびドレインが前記第９ＭＩＳトランジスタのソースおよびドレインに接続された前記第２導電型の第１３ＭＩＳトランジスタと、
    　ソースが前記第１０ＭＩＳトランジスタのドレインに、ドレインが前記第１１ＭＩＳトランジスタのドレインに接続された前記第１導電型の第１４ＭＩＳトランジスタと、
    　ソースおよびドレインが前記第１１ＭＩＳトランジスタのソースおよびドレインに接続された前記第２導電型の第１５ＭＩＳトランジスタとを有し、
    　前記第１２および第１３ＭＩＳトランジスタのゲートと、前記第１４ＭＩＳトランジスタのドレインは、前記第５ノードに接続され、
    　前記第１４および第１５ＭＩＳトランジスタのゲートと、前記第１２ＭＩＳトランジスタのドレインは、前記第６ノードに接続されることを特徴とする半導体集積回路装置。
PCT/JP2010/067346 2009-10-06 2010-10-04 半導体集積回路装置 WO2011043284A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/500,636 US8772880B2 (en) 2009-10-06 2010-10-04 Semiconductor integrated circuit device
JP2011535376A JP5329673B2 (ja) 2009-10-06 2010-10-04 半導体集積回路装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009232150 2009-10-06
JP2009-232150 2009-10-06

Publications (1)

Publication Number Publication Date
WO2011043284A1 true WO2011043284A1 (ja) 2011-04-14

Family

ID=43856739

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/067346 WO2011043284A1 (ja) 2009-10-06 2010-10-04 半導体集積回路装置

Country Status (3)

Country Link
US (1) US8772880B2 (ja)
JP (1) JP5329673B2 (ja)
WO (1) WO2011043284A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131148A (ja) * 2012-12-28 2014-07-10 Renesas Electronics Corp 半導体装置及びその入力オフセット電圧補正方法
JP2016526301A (ja) * 2013-05-29 2016-09-01 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 拡散長保護された回路および設計方法
US10601424B1 (en) 2018-09-14 2020-03-24 Toshiba Memory Corporation Semiconductor device

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9268899B2 (en) 2013-03-14 2016-02-23 Silicon Storage Technology, Inc. Transistor design for use in advanced nanometer flash memory devices
US9768781B2 (en) * 2015-04-11 2017-09-19 Casinda, Inc. Identification circuit and IC chip comprising the same
EP3408935B1 (en) 2016-01-25 2023-09-27 Kandou Labs S.A. Voltage sampler driver with enhanced high-frequency gain
JP6814057B2 (ja) * 2017-01-27 2021-01-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US10326623B1 (en) * 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
EP3808044A1 (en) 2018-06-12 2021-04-21 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
KR102579595B1 (ko) 2018-09-10 2023-09-18 칸도우 랩스 에스에이 슬라이서의 동작 전류를 제어하기 위한 안정화된 고주파 피킹을 갖는 프로그래밍 가능한 연속 시간 선형 이퀄라이저
US10878858B2 (en) * 2019-02-14 2020-12-29 Micron Technology, Inc. Apparatuses including input buffers and methods for operating input buffers
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125463A (ja) * 1994-10-21 1996-05-17 Hitachi Ltd 半導体集積回路装置
JP2001103098A (ja) * 1999-09-28 2001-04-13 Fujitsu Ltd レシーバ、トランシーバ回路および信号伝送システム
JP2009049986A (ja) * 2007-07-25 2009-03-05 Nec Electronics Corp 半導体装置、及びオフセット電圧調整方法
JP2009081749A (ja) * 2007-09-27 2009-04-16 Hitachi Ltd 低オフセット入力回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11234109A (ja) 1998-02-12 1999-08-27 Hitachi Ltd 半導体集積回路の設計方法および半導体集積回路
US6825504B2 (en) * 1999-05-03 2004-11-30 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing the same
JP2001274258A (ja) 2000-03-23 2001-10-05 Fuji Electric Co Ltd ペアトランジスタ回路
JP3805312B2 (ja) * 2002-03-08 2006-08-02 株式会社東芝 分割抵抗回路、及び、半導体装置
JP4118845B2 (ja) * 2004-07-30 2008-07-16 株式会社東芝 半導体記憶装置
JP2006286990A (ja) 2005-03-31 2006-10-19 Toyota Industries Corp 集積回路
US7630247B2 (en) * 2008-02-25 2009-12-08 Nscore Inc. MIS-transistor-based nonvolatile memory
JP5166924B2 (ja) 2008-03-11 2013-03-21 株式会社日立製作所 信号再生回路
JP2010213042A (ja) * 2009-03-11 2010-09-24 Renesas Electronics Corp 増幅回路及びアナログ／デジタル変換回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125463A (ja) * 1994-10-21 1996-05-17 Hitachi Ltd 半導体集積回路装置
JP2001103098A (ja) * 1999-09-28 2001-04-13 Fujitsu Ltd レシーバ、トランシーバ回路および信号伝送システム
JP2009049986A (ja) * 2007-07-25 2009-03-05 Nec Electronics Corp 半導体装置、及びオフセット電圧調整方法
JP2009081749A (ja) * 2007-09-27 2009-04-16 Hitachi Ltd 低オフセット入力回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131148A (ja) * 2012-12-28 2014-07-10 Renesas Electronics Corp 半導体装置及びその入力オフセット電圧補正方法
JP2016526301A (ja) * 2013-05-29 2016-09-01 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 拡散長保護された回路および設計方法
US10601424B1 (en) 2018-09-14 2020-03-24 Toshiba Memory Corporation Semiconductor device

Also Published As

Publication number Publication date
US20120249217A1 (en) 2012-10-04
US8772880B2 (en) 2014-07-08
JPWO2011043284A1 (ja) 2013-03-04
JP5329673B2 (ja) 2013-10-30

Similar Documents

Publication Publication Date Title
JP5329673B2 (ja) 半導体集積回路装置
US9124279B2 (en) Method and apparatus for an active negative-capacitor circuit to cancel the input capacitance of comparators
US7768330B2 (en) Logic circuit
JP2002344304A (ja) 差動アンプ回路および半導体集積回路装置
CN103843250B (zh) 差分pvt/定时偏斜容差自校正电路
JP2010283453A (ja) プリエンファシス機能を含む出力回路
JP5452767B2 (ja) デューティサイクルのバランスがとれたレベルシフタ
JP4744325B2 (ja) 信号増幅器
US7719319B2 (en) Semiconductor integrated circuit
US10436836B2 (en) Unbalanced multiplexer and scan flip-flops applying the same
TW550888B (en) Complementary signal generation circuit
JP2007124343A (ja) データ保持回路
JP2007067709A (ja) 比較回路および半導体装置
JP2007067819A (ja) 遅延調整回路及び該回路を備えた同期型半導体装置
US7741875B2 (en) Low amplitude differential output circuit and serial transmission interface using the same
WO2014036543A1 (en) Method and apparatus for an active negative-capacitor circuit
JP2010035106A (ja) 可変遅延回路
US20090284291A1 (en) Complementary signal generation circuit and semiconductor device comprising same
JP2001210718A (ja) 半導体集積回路及びその設計方法
JP2013126168A (ja) 半導体装置
JP2007096484A (ja) 論理回路
KR20070070426A (ko) 디 플립플롭
TW202318804A (zh) 相位內插器與相位緩衝器電路
WO2023110110A1 (en) Current-steering digital to analog converter
JP2022160355A (ja) 低スキュー相補信号発生器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10821954

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011535376

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13500636

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 10821954

Country of ref document: EP

Kind code of ref document: A1