JP2013126168A - 半導体装置 - Google Patents

Abstract

【課題】出力段の第１、第２のトランジスタのゲート端子の経路上の相違を解消し、アクセス特性を向上するスリーステートバッファを備えた半導体装置の提供。
【解決手段】出力段の第１のトランジスタ（１０１）のゲート端子に出力が接続する第１のＮＡＮＤゲート（１１１）の第１の入力には、第３のＮＡＮＤゲート（１１３）の出力が接続し、第２の入力には、第２の信号（ＯＥ）が供給され、出力段の第２のトランジスタ（１０２）のゲート端子に出力が接続する第２のＮＡＮＤゲート（１１２）の第１の入力には、第４のＮＡＮＤゲート（１１４）の出力が接続し、第２の入力はＨｉｇｈ固定とされ、前記第３のＮＡＮＤゲート（１１３）の第１の入力には第１の信号（ＩＮＢ）が供給され、第２の入力はＨｉｇｈ固定とされ、第４のＮＡＮＤゲート（１１４）の第１の入力には前記第１の信号（ＩＮＢ）が供給され、第２の入力には前記第２の信号（ＯＥ）が供給される。
【選択図】図２

Description

本発明は、スリーステートバッファを備えた半導体装置に関する。

スリーステートバッファは、制御端子に入力される制御信号（出力イネーブル／ディスエーブルを制御する信号）の値によって出力をローインピーダンス又はハイインピーダンスに設定するバッファであり、出力イネーブル時には、入力信号に応じて、出力は高電位（Ｈｉｇｈ）又は低電位（Ｌｏｗ）となり、出力ディスエーブル時には、出力はハイインピーダンス状態となる。このように、スリーステートバッファは計３つの状態をとり得ることから、トライステートバッファとも呼ばれ、例えば入出力回路の出力バッファ等に用いられる（信号入力時には出力バッファの出力はハイインピーダンス状態とされる）。あるいは、共通バス等に接続される駆動バッファとして用いられ、複数の駆動バッファ（スリーステートバッファ）のうち例えば１つ駆動バッファの制御端子ＯＥが活性化されて出力イネーブルとされ、他の駆動バッファの制御端子ＯＥは非活性化され、出力はハイインピーダンス状態に設定される。あるいは、電流駆動能力の異なる複数のスリーステートバッファの出力を、１つの出力端子に共通接続し、複数のスリーステートバッファのうち出力イネーブルとするスリーステートバッファを選択することで電流駆動能力を可変に調整する構成等にも適用される。

スリーステートバッファの関連技術として、例えば特許文献１（特開昭６１−０２５３２６号公報）には、電源とグランド間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳバッファの該ＰＭＯＳトランジスタのゲートに、データ入力信号を第１のインバータで反転した信号と出力制御信号を入力するＮＡＮＤ回路の出力を接続し、該ＮＭＯＳトランジスタのゲートに、データ入力信号を前記第１のインバータで反転した信号と出力制御信号を第２のインバータで反転した信号を入力するＮＯＲ回路の出力を接続した構成のスリーステートバッファが開示されている。出力制御信号が活性状態（Ｈｉｇｈ）の場合、データ入力信号がＨｉｇｈのとき、ＮＡＮＤ回路の出力がＨｉｇｈ、ＮＯＲ回路の出力がＨｉｇｈとなり、ＰＭＯＳトランジスタを非導通状態（オフ状態）とし、ＮＭＯＳトランジスタを導通状態（オン状態）とし、データ出力端子がＬｏｗとなり、データ入力信号がＬｏｗのとき、ＮＡＮＤ回路の出力がＬｏｗ、ＮＯＲ回路の出力がＬｏｗとなり、ＰＭＯＳトランジスタを導通状態（オン）とし、ＮＭＯＳトランジスタを非導通状態（オフ状態）とし、データ出力端子はＨｉｇｈとなる。出力制御信号が非活性状態（Ｌｏｗ）のとき、データ入力信号の値によらず、ＮＡＮＤ回路の出力がＨｉｇｈ、ＮＯＲ回路の出力がＬｏｗとなり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタはともに非導通（オフ）状態となる。この構成は、ＰＭＯＳトランジスタのゲート端子の信号経路とＮＭＯＳトランジスタのゲート端子の信号経路上の回路構成（論理ゲートの構成）が互いに異なる。

また特許文献２（特開平０８−１１６２４８号公報）には、ＣＭＯＳトランジスタのＰＭＯＳトランジスタのゲートに、内部出力信号と出力制御信号を入力とするＮＡＮＤ回路の出力を接続し、ＣＭＯＳトランジスタのＮＭＯＳトランジスタのゲートに内部出力信号をインバータで反転した信号と出力制御信号を入力とするＡＮＤ回路の出力を接続したトライステートバッファが開示されている。このトライステートバッファも、ＰＭＯＳトランジスタのゲート端子の信号経路とＮＭＯＳトランジスタのゲート端子の信号経路上の回路構成が互いに異なる。

さらに、特許文献３（特開２００１−２４４９６号公報）には、ＣＭＯＳトランジスタのＰＭＯＳトランジスタのゲートに、内部出力信号と出力制御信号を入力とするＮＡＮＤ回路の出力を接続し、ＣＭＯＳトランジスタのＮＭＯＳトランジスタのゲートに内部出力信号をインバータで反転した信号と出力制御信号を入力とするＡＮＤ回路の出力を接続し、ＰＭＯＳトランジスタのＮＭＯＳトランジスタの接続ノードと外部出力端子間に第２の電源電圧にゲートが接続されたＮＭＯＳトランジスタを備えたオープンドレイン型トライステートバッファが開示されている。このトライステートバッファも、ＰＭＯＳトランジスタのゲート端子の信号経路とＮＭＯＳトランジスタのゲート端子の信号経路上の回路構成が互いに異なる。

そして特許文献４（特開平０８−８７１４号公報）には、ＣＭＯＳインバータのＰＭＯＳトランジスタのゲートに、制御信号と入力信号を入力するＮＡＮＤ回路の出力を２段のインバータを介して接続し、ＣＭＯＳインバータのＮＭＯＳトランジスタのゲートに、制御信号と、入力信号をインバータで反転した信号を入力するＮＡＮＤ回路の出力をインバータで反転した信号を入力する構成のバッファ回路が開示されている。このバッファ回路において、ＰＭＯＳトランジスタのゲート端子の信号経路とＮＭＯＳトランジスタのゲート端子の信号経路は、ともにＮＡＮＤ回路とインバータからなり論理を揃えた構成とされるが、接続構成が相違し、内部出力端子からの伝搬特性等が相違する。

また特許文献５（特開平１１−２７４９０６号公報）には、ＣＭＯＳインバータのＰＭＯＳトランジスタのゲートに、制御信号ＨｉＺと入力信号ＤＯＢを入力するＮＯＲ回路の出力をインバータＩｖ１で反転した信号を入力し、ＣＭＯＳインバータのＮＭＯＳトランジスタのゲートに、制御信号ＨｉＺと入力信号ＤＯＢをインバータＩｖ２で反転した信号を入力するＮＯＲ回路の出力を入力する構成のバッファ回路が開示されている。このバッファ回路において、ＰＭＯＳトランジスタのゲート端子の信号経路とＮＭＯＳトランジスタのゲート端子の信号経路は、ともにＮＯＲ回路とインバータからなり論理を揃えた構成とされるが、接続構成が相違し、内部出力端子からの伝搬特性等が相違する。

特開昭６１−０２５３２６号公報 特開平０８−１１６２４８号公報 特開２００１−２４４９６号公報 特開平０８−８７１４号公報 特開平１１−２７４９０６号公報

以下に関連技術の分析を与える。

上記特許文献等に開示されたスリーステートバッファ（トライステートバッファ）においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲートに接続する回路構成や接続構成が互いに異なる。このため、ＰＭＯＳトランジスタのゲートに接続する信号経路とＮＭＯＳトランジスタのゲートに接続する信号経路の例えば伝搬特性等に違いが生じ、スキュー差が生じたり、あるいは、電源電圧、周囲温度、製造プロセスばらつき等によりジッタ差が生じたりする、という問題がある。

上記問題点の少なくとも１つを解消するため、本発明によれば、概略以下の構成とされる（ただし、以下に制限されない）。

本発明によれば、第１及び第２の電源電圧をそれぞれ有する第１及び第２の電源端子間に直列に接続され、接続点をバッファの出力ノードとする第１及び第２の出力トランジスタと、
前記第１の出力トランジスタのゲート端子に結合する第１のノードと、
前記第２の出力トランジスタのゲート端子に結合する第２のノードと、
第１及び第２の信号を入力として受け、前記第１のノードに供給する第３の信号を生成する第１の信号生成回路と、
前記第１及び第２の信号を入力として受け、前記第２のノードに供給する第４の信号を生成する第２の信号生成回路と、
を備え、
前記第１及び第２の出力トランジスタは、前記第２の信号が所定の論理値のときに、前記第１の信号の論理値に応じて、一方が導通し、他方が非導通となり、前記バッファの出力を高電位又は低電位とし、前記第２の信号が前記所定の論理値と異なる論理値のときに、ともに非導通状態となり、前記バッファの出力をハイインピーダンス状態とし、
前記第１の信号生成回路は、
前記第１のノードに出力ノードが接続し、少なくとも２つの入力ノードを備え、前記第３の信号を生成する第１の論理ゲートを含み、
前記第２の信号生成回路は、
前記第２のノードに出力ノードが接続し、少なくとも２つの入力ノードを備え、前記第４の信号を生成する第２の論理ゲートを含み、
前記第１の論理ゲートに含まれるトランジスタの個数を、前記第２の論理ゲートに含まれるトランジスタの個数と同一としてなるバッファを備えた、半導体装置が提供される。

本発明によれば、スリーステートバッファの出力段の第１、第２の出力トランジスタのゲート端子の経路上の相違を解消し、アクセス特性を向上することができる。

本発明の一形態を説明する図である。 本発明の第１の実施形態の構成を示す図である。 本発明の第１の実施形態の回路構成をトランジスタレベルで示す図である。 本発明の第２の実施形態の構成を示す図である。 本発明の第３の実施形態の構成を示す図である。 本発明の第３の実施形態の変形例１を示す図である。 本発明の第３の実施形態の変形例２を示す図である。 本発明の第４の実施形態の構成を示す図である。

実施形態の一つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。図１は、好ましい形態の１つを説明する図である。好ましい形態の１つによれば、半導体装置は、第１及び第２の電源電圧をそれぞれ有する第１及び第２の電源端子（ＶＤＤ、ＶＳＳ）間に直列に接続され、接続点をバッファの出力ノードとする第１及び第２の出力トランジスタ（ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２）と、前記第１の出力トランジスタ（１０１）のゲート端子に結合（カップリング）する第１のノードと、前記第２の出力トランジスタ（１０２）のゲート端子に結合（カップリング）する第２のノードと、第１及び第２の信号（ＩＮＢ、ＯＥ）が供給され、前記第１のノードに供給する第３の信号（ＰＢ）を生成する第１の信号生成回路（２１）と、前記第１及び第２の信号（ＩＮＢ、ＯＥ）が供給され、前記第２のノードに供給する第４の信号（ＮＢ）を生成する第２の信号生成回路（２２）と、を備え、前記第１及び第２のトランジスタ（１０１、１０２）は、前記第２の信号（ＯＥ）が第１の論理値のときに、ともにオフ状態となり、出力はハイインピーダンス状態となり、前記第２の信号（ＯＥ）が第２の論理値のときに、第１の信号（ＩＮＢ）の論理値に応じて、一方が導通し、他方が非導通となり、出力は、第１の電源電圧（ＶＤＤ）に対応するＨｉｇｈ電位、又は第２の電源電圧（ＶＳＳ）に対応するＬｏｗ電位となる、スリーステートバッファを備えている。

第１の信号生成回路（２１）は、前記第１のノードに出力ノードが接続し、少なくとも２つの入力ノード（Ａ、Ｂ）を備え、前記第３の信号（ＰＢ）を生成する第１の論理ゲート（第１ゲート）（２０１）を含む。第２の信号生成回路（２２）は、前記第２のノードに出力ノードが接続し、少なくとも２つの入力ノード（Ｃ、Ｄ）を備え、前記第４の信号（ＮＢ）を生成する第２の論理ゲート（第２ゲート）（２０２）を含む。第１の論理ゲート（２０１）を構成する複数のトランジスタの数は、第２の論理ゲート（２０２）を構成する複数のトランジスタの数と同一である。

好ましい形態の１つによれば、前記第１及び第２の論理ゲート（図１の２０１、２０２、図２の１１１、１１２、又は図４の１１５、１１６）は、同一の論理ゲートである。

好ましい形態の１つによれば、前記第１及び第２の信号生成回路（２１、２２）のそれぞれは、更に、対応する前記第１及び第２の論理ゲート（図２の１１１、１１２、又は図４の１１５、１１６）に信号を供給する第３及び第４の論理ゲート（図２の１１３、１１４、又は図４の１１７、１１８）を含む。

好ましい形態の１つによれば、前記第１乃至第４の論理ゲートは、ともにＮＡＮＤゲートである。

好ましい形態の１つによれば、前記第１及び第２の信号は、入力端子に入力される信号をインバータ（図２の１０４）で反転した信号（ＩＮＢ）と、制御端子に入力され、第１の論理値のときに出力を許可し、第２の論理値のときに出力をハイインピーダンス状態に制御する制御信号（ＯＥ）である。前記第１の論理ゲート（図２の１１１）の第１の入力ノード（Ａ）には、前記第３の論理ゲート（図２の１１３）の出力ノードが接続し、前記第１の論理ゲート（１１１）の第２の入力ノード（Ｂ）には、前記第２の信号（ＯＥ）が供給され、前記第２の論理ゲート（１１２）の第１の入力ノード（Ｃ）には、前記第４の論理ゲート（１１４）の出力ノードが接続し、第２の論理ゲート（１１２）の第２の入力ノード（Ｄ）には、高電位（Ｈｉｇｈ）の信号が供給され、前記第３の論理ゲート（１１３）の第１の入力ノード（Ｅ）には、前記第１の信号（ＩＮＢ）が供給され、第３の論理ゲート（１１３）の第２の入力ノード（Ｆ）には、高電位の信号が供給され、前記第４の論理ゲート（１１４）の第１の入力ノード（Ｇ）には、前記第１の信号（ＩＮＢ）が供給され、前記第４の論理ゲート（１１４）の第２の入力ノード（Ｈ）には、前記第２の信号（ＯＥ）が供給される。

あるいは、前記第１乃至第４の論理ゲートは、ＮＯＲ回路である。入力端子に入力される信号を第１のインバータ（図４の１０４）で反転した信号（ＩＮＢ）を第１の信号として入力し、制御端子に入力され、第１の論理値のときに出力を許可し、第２の論理値のときに出力をハイインピーダンス状態に制御する制御信号を第２のインバータ（１０５）で反転した信号（ＯＥＢ）を第２の信号として入力する。前記第１の論理ゲート（図４の１１５）の第１の入力ノード（Ａ）には、低電位の信号が供給され、前記第１の論理ゲート（１１５）の第２の入力ノード（Ｂ）には前記第３の論理ゲート（図４の１１７）の出力ノードが接続し、前記第２の論理ゲート（図４の１１６）の第１の入力ノード（Ｃ）には、前記第２の信号（ＯＥＢ）が供給され、前記第２の論理ゲート（図４の１１６）の第２の入力ノード（Ｄ）には、前記第４の論理ゲート（図４の１１８）の出力ノードが接続し、前記第３の論理ゲート（図４の１１７）の第１の入力ノード（Ｅ）には、前記第２の信号（ＯＥＢ）が供給され、第３の論理ゲート（１１７）の第２入力ノード（Ｆ）には、前記第１の信号（ＩＮＢ）が供給され、前記第４の論理ゲート（図４の１１８）の第１の入力ノード（Ｇ）には、低電位の信号が供給され、前記第４の論理ゲート（１１８）の第２の入力ノード（Ｈ）には、前記第１の信号（ＩＮＢ）が供給される。

あるいは、好ましい形態の一つによれば、前記第１の論理ゲート（図１の２０１）と第２の論理ゲート（図１の２０２）は異なる論理ゲートであってもよい。例えば、前記第１の論理ゲート（図６の１２１Ｂ）は、前記第１の入力ノードが入力端子（ＩＮ）に接続され、入力信号を前記第１の信号として入力し、前記第２の入力ノードが制御端子（ＯＥ）に接続され、第１の論理値のときに出力を許可し、第２の論理値のときに出力をハイインピーダンス状態に制御する制御信号を前記第２の信号として入力する。前記第１の論理ゲート（図６の１２１Ｂ）は、前記第１の電源端子（ＶＤＤ）と前記第１のノード（ＰＢ）の間に直列に接続され、ゲート端子が第２の電源端子（ＶＳＳ）と前記第１の入力ノード（ＩＮ）にそれぞれ接続された、第１導電型の第１及び第２のＭＯＳトランジスタ（１：ＭＰ０、２：ＭＰ２）と、
前記第１の電源端子（ＶＤＤ）と前記第１のノード（ＰＢ）の間に直列に接続され、ゲート端子が第２の電源端子（ＶＳＳ）と、前記第２の入力ノード（ＯＥ）にそれぞれ接続された、第１導電型の第３及び第４のトランジスタ（３：ＭＰ１、４：ＭＰ３）と、
前記第１のノード（ＰＢ）と前記第２の電源端子（ＶＳＳ）の間に直列に接続され、ゲート端子が前記第１の入力ノード（ＩＮ）と前記第２の入力ノード（ＯＥ）にそれぞれ接続された第２導電型の第５及び第６のＭＯＳトランジスタ（５：ＭＮ０、６：ＭＮ２）と、
前記第１のノード（ＰＢ）と前記第２の電源端子（ＶＳＳ）との間に接続され、ゲート端子が第２の電源端子（ＶＳＳ）に接続された第２導電型の第７のＭＯＳトランジスタ（７：ＭＮ１）とを含む。
前記第２の論理ゲート（図６の１２２Ｂ）は、前記第１の入力ノードが、前記入力端子（ＩＮ）に接続され、入力信号を前記第１の信号として入力し、前記第２の入力ノードが、前記制御端子にインバータ（１０５）を介して接続され、第１の論理値のときに出力を許可し、第２の論理値のときに出力をハイインピーダンス状態に制御する制御信号をインバータで反転した信号（ＯＥＢ）を前記第２の信号として入力する。前記第２の論理ゲート（図６の１２２Ｂ）は、
前記第１の電源端子（ＶＤＤ）と前記第２のノード（ＮＢ）との間に直列に接続され、ゲート端子が前記第２の入力ノード（ＯＥＢ）と前記第１の入力ノード（ＩＮ）にそれぞれ接続された第１導電型の第８及び第９のＭＯＳトランジスタ（８：ＭＰ４、９：ＭＰ６）と、
前記第１の電源端子（ＶＤＤ）と前記第２のノード（ＮＢ）の間に接続され、ゲート端子が第１の電源端子（ＶＤＤ）に接続された第１導電型の第１０のＭＯＳトランジスタ（１０：ＭＰ７）と、
前記第２のノード（ＮＢ）と第２の電源端子（ＶＳＳ）との間に直列に接続され、ゲート端子が前記第１の入力ノード（ＩＮ）と前記第１の電源端子（ＶＤＤ）に接続された第２導電型の第１１及び第１２のＭＯＳトランジスタ（１１：ＭＮ４、１２：ＭＮ６）と、
前記第２のノード（ＮＢ）と前記第２の電源端子（ＶＳＳ）との間に直列に接続され、ゲート端子が前記第２の入力ノード（ＯＥＢ）と前記第１の電源端子（ＶＤＤ）にそれぞれ接続された第２導電型の第１３及び第１４のＭＯＳトランジスタ（１３：ＭＮ５、１４：ＭＮ６）を含む。

あるいは、好ましい形態の一つによれば、前記第１の論理ゲート（図５の１２１Ａ）は、前記第１のノード（ＰＢ）と前記第２の電源端子（ＶＳＳ）との間に、前記第７のＭＯＳトランジスタ（７：ＭＮ１）と直列に接続され、ゲート端子が前記第２の電源端子（ＶＳＳ）に接続された第２導電型の第１５のＭＯＳトランジスタ（１５：ＭＮ３）を含み、前記第２の論理ゲート（図５の１２２Ａ）は、前記第１の電源端子（ＶＤＤ）と前記第２のノード（ＮＢ）の間に、前記第１０のＭＯＳトランジスタ（１０：ＭＰ７）と直列に接続され、ゲート端子が前記第１の電源端子（ＶＳＳ）に接続された第１導電型の第１６のＭＯＳトランジスタ（１６：ＭＰ５）を含む構成としてもよい。

あるいは、前記第１の論理ゲート（図７の１２１Ｃ）は、前前記第１のノード（ＰＢ）と前記第２の電源端子（ＶＳＳ）との間に、前記第７のＭＯＳトランジスタ（ＭＮ１：７）と直列に接続され、ゲート端子が前記第１の電源端子（ＶＤＤ）に接続された第２導電型の第１５のＭＯＳトランジスタ（１５：ＭＮ３）を含み、前記第１の論理ゲート（図７の１２２Ｃ）は、前記第１の電源端子（ＶＤＤ）と前記第２のノード（ＮＢ）の間に、前記第１０のＭＯＳトランジスタ（１０：ＭＰ７）と直列に接続され、ゲート端子が前記第２の電源端子（ＶＳＳ）に接続された第１導電型の第１６のＭＯＳトランジスタ（１６：ＭＰ５）を含む構成としてもよい。以下、いくつかの例示的な実施形態に即して説明する。

＜実施形態１＞
図２は、本発明の第１の実施形態のスリーステートバッファの構成を示す図である。図２を参照すると、本実施形態において、電源ＶＤＤと出力端子ＯＵＴ間に接続されたＰＭＯＳトランジスタ１０１のゲートと、出力端子ＯＵＴと電源ＶＳＳ間に接続されたＮＭＯＳトランジスタ１０２のゲートの信号経路は、ともに２段のＮＡＮＤ（否定論理積）回路（１１１、１１３）、（１１２、１１４）で構成されている。

より詳細には、入力信号ＩＮをインバータ１０４で反転した信号ＩＮＢと、高電位側の第１の電源電圧ＶＤＤ（Ｈｉｇｈ固定電位）を、第１、第２の入力端子Ｅ、Ｆにそれぞれ入力する第３のＮＡＮＤ回路１１３と、第３のＮＡＮＤ回路１１３の出力と、出力イネーブル信号ＯＥを第１、第２の入力端子Ａ、Ｂにそれぞれ入力する第１のＮＡＮＤ回路１１１と、入力信号ＩＮをインバータ１０４で反転した信号ＩＮＢと出力イネーブル信号ＯＥを第１、第２の入力端子Ｇ、Ｈにそれぞれ入力する第４のＮＡＮＤ回路１１４と、第４のＮＡＮＤ回路１１４の出力と第１の電源電圧ＶＤＤ（Ｈｉｇｈ固定電位）を、第１、第２の入力端子Ｃ、Ｄにそれぞれ入力する第２のＮＡＮＤ回路１１２と、を備え、第１、第２のＮＡＮＤ回路１１１と１１２の出力がＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２のゲートにそれぞれ接続されている。一方の入力にＨｉｇｈ電位を入力する２入力のＮＡＮＤ回路は、他方の入力を反転出力するインバータとして機能する。

図２を参照して、本実施形態の動作を説明する。出力イネーブル信号ＯＥがＨｉｇｈの場合、入力信号ＩＮがＨｉｇｈのとき（ＩＮＢはＬｏｗ）、ＮＡＮＤ回路１１３の出力はＨｉｇｈとなり、ＮＡＮＤ回路１１１の出力はＬｏｗとなり、ＰＭＯＳトランジスタ１０１が導通（オン）する。またＮＡＮＤ回路１１４の出力がＨｉｇｈとなり、このため、ＮＡＮＤ回路１１２の出力はＬｏｗとなり、ＮＭＯＳトランジスタ１０２は非導通（オフ）となり、この結果、出力端子ＯＵＴはＨｉｇｈ電位（電源電圧ＶＤＤ）となる。

同じく、出力イネーブル信号ＯＥがＨｉｇｈの場合、入力信号ＩＮがＬｏｗのとき（ＩＮＢはＨｉｇｈ）、ＮＡＮＤ回路１１３の出力はＬｏｗとなり、ＮＡＮＤ回路１１１の出力はＨｉｇｈとなり、ＰＭＯＳトランジスタ１０１は非導通（オフ）となる。また、ＮＡＮＤ回路１１４の出力がＬｏｗとなり、ＮＡＮＤ回路１１２の出力がＨｉｇｈとなり、ＮＭＯＳトランジスタ１０２が導通し（オン)、出力ＯＵＴはＬｏｗ電位（ＶＳＳ）となる。

出力イネーブル信号ＯＥがＬｏｗの場合、ＮＡＮＤ回路１１１の出力はＨｉｇｈとなり、ＰＭＯＳトランジスタ１０１は非導通（オフ）となる。また、ＮＡＮＤ回路１１４の出力はＨｉｇｈとなり、このため、ＮＡＮＤ回路１１２の出力はＬｏｗとなり、ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２はともに非導通（オフ）となる。このため、出力は、ハイインピーダンス状態となる。

入力信号ＩＮをインバータ１０４で反転した信号ＩＮＢと出力イネーブル信号ＯＥに関して回路構成の違いは無い。

図３は、図２の回路ブロック１００の構成を示す図である。ＮＡＮＤ回路１１３は、よく知られた標準のＮＡＮＤセルで構成され、電源ＶＤＤにソースが共通に接続され、入力信号ＩＮＢと電源ＶＤＤをゲート端子にそれぞれ入力し、ドレインが出力に共通に接続されたＰＭＯＳトランジスタＭＰ０、ＭＰ１と、ＰＭＯＳトランジスタＭＰ０、ＭＰ１の共通ドレインとＶＳＳ間に直列に接続され、ゲート端子に２つの入力信号をそれぞれ入力するＮＭＯＳトランジスタＭＮ０、ＭＮ１を備えている。他のＮＡＮＤ回路１１１、１１２、１１４も同様のトランジスタ構成とされる。

図３の回路動作を説明する。出力イネーブル信号ＯＥをＨｉｇｈとし、入力信号ＩＮの反転信号ＩＮＢがＨｉｇｈの時は、ＮＡＮＤ回路１１３のＮＭＯＳトランジスタＭＮ０が導通（オン）し、ノードＡをＬｏｗ電位とし、ＮＡＮＤ回路１１２のＰＭＯＳトランジスタＭＰ２が導通（オン）し、ＰＢにＨｉｇｈが出力され、ＰＭＯＳトランジスタ１０１（図２）を非導通（オフ）とする。またＮＡＮＤ回路１１４のＮＭＯＳトランジスタＭＮ４が導通（オン）し、ノードＣをＬｏｗとし、ＮＡＮＤ回路１１２のＰＭＯＳトランジスタＭＰ６が導通（オン）し、ＮＢにＨｉｇｈを出力し、ＮＭＯＳトランジスタ１０２（図２）が導通（オン）し、出力端子ＯＵＴをＬｏｗとする。

ＩＮＢがＬｏｗの時は、ＮＡＮＤ回路１１３のＰＭＯＳトランジスタＭＰ０が導通（オン）し、ノードＮ１をＨｉｇｈ電位とし、ＮＡＮＤ回路１１１のＮＭＯＳトランジスタＭＮ２をオンし、ＰＢをＬｏｗ電位とし、ＰＭＯＳトランジスタ１０１（図２）を導通（オン）とし、また、ＮＡＮＤ回路１１４のＰＭＯＳトランジスタＭＰ４が導通（オン）し、ノードＮ２をＨｉｇｈとし、ＮＡＮＤ回路１１２のＮＭＯＳトランジスタＭＮ６を導通（オン）とし、ＮＢにＬｏｗを出力し、ＮＭＯＳトランジスタ１０２（図２）が非導通（オフ）となり、出力ＯＵＴをＨｉｇｈ電位とする。

出力イネーブル信号ＯＥがＬｏｗのときは、ＮＡＮＤ回路１１１のＰＭＯＳトランジスタＭＰ３が導通（オン）し、ＰＢをＨｉｇｈとする。ＮＡＮＤ回路１１４のＰＭＯＳトランジスタＭＰ５が導通（オン）し、ノードＣをＨｉｇｈ電位として、ＮＭＯＳトランジスタＭＮ６を導通（オン）し、ＮＢをＬｏｗとする。これにより、図２のＰＭＯＳトランジスタ１０１を非導通（オフ）となり、図２のＮＭＯＳトランジスタ１０２も非導通（オフ）となる。

ドレインから見える接合容量は、ＰＭＯＳトランジスタ１０１のゲート端子側の経路、ＮＭＯＳトランジスタ１０２のゲート端子側の経路とも、１段目のＮＡＮＤ回路１１３、１１４、２段目のＮＡＮＤ回路１１１、１１２とも、ＰＭＯＳトランジスタ２並列＋ＮＭＯＳトランジスタ１並列と等しい。

このように、ＰＭＯＳトランジスタ１０１のゲート端子側の経路、ＮＭＯＳトランジスタ１０２のゲート端子側の経路とも同じ構成のＭＯＳトランジスタを経由しており、スキュー差やジッタ差のない精度の高いアクセス特性を得ることができる。

＜実施形態２＞
図４は、本発明の第２の実施形態の構成を示す図である。ＰＭＯＳトランジスタ１０１のゲートとＮＭＯＳトランジスタ１０２のゲートの経路とも、ＮＯＲ（否定論理和）回路２段で構成されている。図４を参照すると、入力信号ＩＮをインバータ１０４で反転した信号ＩＮＢと、出力イネーブル信号ＯＥをインバータ１０５で反転した信号ＯＥＢを第１、第２の入力端子Ｅ、Ｆにそれぞれ入力する第３のＮＯＲ回路１１７と、第２の電源電圧ＶＳＳ（Ｌｏｗ固定電位）とＮＯＲ回路１１７の出力信号を第１、第２の入力端子Ａ、Ｂにそれぞれ入力する第１のＮＯＲ回路１１５と、第２の電源電圧ＶＳＳ（Ｌｏｗ固定電位）と、入力信号ＩＮをインバータ１０４で反転した信号ＩＮＢを第１、第２の入力端子Ｇ、Ｈにそれぞれ入力する第４のＮＯＲ回路１１８と、出力イネーブル信号ＯＥをインバータ１０５で反転した信号ＯＥＢと第４のＮＯＲ回路１１８の出力を第１、第２の入力端子Ｃ、Ｄにそれぞれ入力する第２のＮＯＲ回路１１６とを備え、第１、第２のＮＯＲ回路１１５、１１６の出力は、ＰＭＯＳトランジスタ１０１のゲートとＮＭＯＳトランジスタ１０２のゲートにそれぞれ接続されている。なお、一方の入力にＬｏｗ電位を入力する２入力のＮＯＲ回路１１５、１１８は、他方の入力を反転出力するインバータとして機能する。本実施形態において、信号ＩＮＢとＯＥＢに関して回路構成の違いは無い。

図４を参照して、本実施形態の動作を説明する。出力イネーブル信号ＯＥがＨｉｇｈの場合、入力信号ＩＮがＨｉｇｈのとき（ＩＮＢはＬｏｗ）、ＮＯＲ回路１１７の出力はＨｉｇｈとなり、ＮＯＲ回路１１５の出力はＬｏｗとなり、ＰＭＯＳトランジスタ１０１が導通する。またＮＯＲ回路１１８の出力はＨｉｇｈとなり、ＮＯＲ回路１１６の出力はＬｏｗとなり、ＮＭＯＳトランジスタ１０２が非導通となり、出力ＯＵＴはＨｉｇｈ電位（電源電圧ＶＤＤ）となる。

出力イネーブル信号ＯＥがＨｉｇｈの場合、入力信号ＩＮがＬｏｗのとき（ＩＮＢはＨｉｇｈ）、ＮＯＲ回路１１７の出力はＬｏｗとなり、ＮＯＲ回路１１５の出力はＨｉｇｈとなり、ＰＭＯＳトランジスタ１０１が非導通となり、ＮＯＲ回路１１８の出力がＬｏｗとなり、ＮＯＲ回路１１６の出力がＨｉｇｈとなり、ＮＭＯＳトランジスタ１０２が導通し、出力ＯＵＴはＬｏｗ電位（ＶＳＳ）となる。

出力イネーブル信号ＯＥがＬｏｗの場合、ＯＥＢはＨｉｇｈとなり、ＮＯＲ回路１１６の出力はＬｏｗ、ＮＯＲ回路１１７の出力はＬｏｗ、ＮＯＲ回路１１５の出力はＨｉｇｈとなり、ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２はともに非導通となり、出力ＯＵＴはハイインピーダンス状態となる。

また、実施形態１、２では、ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２のゲート端子の経路に設けられた回路としてＮＡＮＤゲート、ＮＯＲゲート２段の構成を示したが、複合ゲート等、任意の論理ゲートであっても、ＰＭＯＳトランジスタ１０１のゲート端子の経路、及びＮＭＯＳトランジスタ１０２のゲート端子の経路とも、同種の論理ゲート２段で構成すれば同様な効果を得ることができる。

上記実施形態１、２では、ＰＭＯＳトランジスタ１０１のゲート端子の経路、及びＮＭＯＳトランジスタ１０２のゲート端子の経路とも、同一の論理ゲート２段の構成としたが、以下の実施形態３等に説明するように、かかる構成に限定されるものでないことは勿論である。

＜実施形態３＞
図５は、本発明の第３の実施形態の構成を示す図である。本実施形態においては、ＮＡＮＤゲートとＮＯＲゲートを同一形状とすることで、ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２のゲート入力の構成の違いを解消している。

図５を参照すると、ＮＡＮＤゲート１２１Ａは、
第１の電源（ＶＤＤ）と第１のノード（ＰＢ）の間に直列に接続され、ゲート端子が第２の電源（ＶＳＳ）とＩＮにそれぞれ接続されたＰ型の第１及び第２のＭＯＳトランジスタ（１：ＭＰ０、２：ＭＰ２）と、
第１の電源（ＶＤＤ）と第１のノード（ＰＢ）の間に直列に接続され、ゲート端子がＶＳＳとＯＥにそれぞれ接続されたＰ型の第３及び第４のトランジスタ（３：ＭＰ１，４：ＭＰ３）と、
第１のノード（ＰＢ）と第２の電源（ＶＳＳ）の間に直列に接続され、ゲート端子がＩＮとＯＥにそれぞれ接続されたＮ型の第５及び第６のＭＯＳトランジスタ（５：ＭＮ０，６：ＭＮ２）と、
前記第１のノード（ＰＢ）と第２の電源（ＶＳＳ）との間に直列に接続され、ゲート端子が第２の電源ＶＳＳにともに接続されたＮ型の第７及び第１５のＭＯＳトランジスタ（７：ＭＮ１、１５：ＭＮ３）と、を含む。

ＮＯＲゲート１２２Ａは、第１の電源（ＶＤＤ）と第２のノード（ＮＢ）の間に直列に接続され、ゲート端子がＯＥＢとＩＮにそれぞれ接続されたＰ型の第８及び第９のＭＯＳトランジスタ（８：ＭＰ４、９：ＭＰ６）と、
第１の電源（ＶＤＤ）と前記第２のノード（ＮＢ）の間に直列に接続され、ゲート端子が第１の電源（ＶＤＤ）に接続されたＰ型の第１６及び第１０のＭＯＳトランジスタ（１６：ＭＰ５、１０：ＭＰ７）と、
前記第２のノード（ＮＢ）と第２の電源（ＶＳＳ）の間に直列に接続され、ゲート端子がＩＮと第１の電源（ＶＤＤ）に接続されたＮ型の第１１及び第１２のＭＯＳトランジスタ（１１：ＭＮ４、１２：ＭＮ６）と、
第２のノード（ＮＢ）と第２の電源（ＶＳＳ）間に直列に接続され、ゲート端子がＯＥＢと第１の電源（ＶＤＤ）にそれぞれ接続されたＮ型の第１３及び第１４のＭＯＳトランジスタ（１３：ＭＮ５、１４：ＭＮ７）を含む。

なお、図５において、Ｐ型の第１及び第２のＭＯＳトランジスタ（１：ＭＰ０、２：ＭＰ２）において、１：ＭＰ０は、トランジスタの通番が１、Ｐ型ＭＯＳトランジスタＭＰ０に対応することを表し、２：ＭＰ２は、トランジスタの通番が２、Ｐ型ＭＯＳトランジスタＭＰ２に対応することを表している。

出力イネーブル信号ＯＥがＨｉｇｈの場合、入力信号ＩＮがＨｉｇｈのとき、ＮＡＮＤゲート１２１Ａにおいて、ＮＭＯＳトランジスタＭＮ０が導通し、ＰＭＯＳトランジスタＭＰ２、ＭＰ３は非導通となり、ＰＢはＬｏｗとなり、ＰＭＯＳトランジスタ１０２が導通（オン）し、ＮＯＲゲート１２２Ａにおいて、ＰＭＯＳトランジスタＭＰ４が導通（オン）し、ＰＭＯＳトランジスタＭＰ６は非導通（オフ）となり、ＭＮ４が導通（オン）し、ＮＢはＬｏｗとなり、ＮＭＯＳトランジスタ１０２は非導通（オフ）となり、ＯＵＴはＨｉｇｈとなる。

出力イネーブル信号ＯＥがＨｉｇｈの場合、入力信号ＩＮがＬｏｗのとき、ＮＡＮＤゲート１２１Ａにおいて、ＰＭＯＳトランジスタＭＰ２が導通（オン）し、ＮＭＯＳトランジスタＭＮ０は非導通（オフ）となり、ＰＢはＨｉｇｈとなり、ＰＭＯＳトランジスタ１０２が非導通（オフ）となる。ＮＯＲゲート１２２Ａにおいて、ＰＭＯＳトランジスタＭＰ４が導通（オン）し、ＰＭＯＳトランジスタＭＰ６が導通（オン）し、ＮＭＯＳトランジスタＭＮ４が非導通（オフ）となり、ＮＢはＨｉｇｈとなり、ＮＭＯＳトランジスタ１０２は導通（オン）し、ＯＵＴはＬｏｗとなる。

出力イネーブル信号ＯＥがＬｏｗの場合、ＮＡＮＤゲート１２１Ａにおいて、ＰＭＯＳトランジスタＭＰ３が導通（オン）し、ＰＢはＨｉｇｈとなりＰＭＯＳトランジスタ１０２が非導通（オフ）となる。ＮＯＲゲート１２２Ａにおいて、ＮＭＯＳトランジスタＭＮ５が導通（オン）し、ＮＢはＬｏｗｈとなり、ＮＭＯＳトランジスタ１０２は非導通（オフ）となり、ＯＵＴはハイインピーダンス状態となる。

ドレインから見える接合容量は、ＰＭＯＳトランジスタ１０１のゲート端子の経路、ＮＭＯＳトランジスタ１０２のゲート端子の経路とも、ＰＭＯＳトランジスタ２並列＋ＮＭＯＳトランジスタ２並列であり、レイアウトも同一形状とすることができることから、寄生負荷の違いは生じない。

＜実施形態３の変形例１＞
図６は、図５の第３の実施形態の第１の変形例を示す図である。図６に示すように、この変形例では、図５において、ＮＭＯＳトランジスタＭＮ３（第５のトランジスタ）、及びＰＭＯＳトランジスタＭＰ５（第１６のトランジスタ）を不要とした構成としている。図６のＮＭＯＳトランジスタＭＮ３、ＰＭＯＳトランジスタＭＰ５を削除し、ＮＡＮＤゲート１２１Ｂにおいて、ＮＭＯＳトランジスタＭＮ１（第７のＭＯＳトランジスタ）のドレインとソースをＰＢと第２の電源ＶＳＳに接続し、ＮＯＲゲート１２２Ｂにおいて、ＰＭＯＳトランジスタＭＰ７（第１０のＭＯＳトランジスタ）のソースとドレインを第１の電源ＶＤＤとＮＢに接続している。

＜実施形態３の変形例２＞
図７は、図４の第３の実施形態のさらに別の変形例を示す図である。図４のＮＭＯＳトランジスタＭＮ３のゲート端子を第１の電源（ＶＤＤ）に接続し、ＰＭＯＳトランジスタＭＰ５のゲート端子を第２の電源（ＶＳＳ）に接続したものである。

出力イネーブル信号ＯＥがＨｉｇｈの時、ＰＭＯＳトランジスタ１０１のゲート端子に接続するＮＡＮＤゲート１２１Ｃにおいて、ＰＭＯＳトランジスタＭＰ１、ＭＰ３はオン、オフの縦積みであるのに対し、ＮＭＯＳトランジスタ１０２のゲート端子に接続するＮＯＲゲート１２２Ｃにおいて、ＰＭＯＳトランジスタＭＰ５、ＭＰ７もオン、オフの縦積みとなり、互いに等しい。

またＮＭＯＳトランジスタ１０２のゲート端子に接続するＮＯＲゲート１２２Ｃにおいて、ＮＭＯＳトランジスタＭＮ５、ＭＮ７はオフ、オンの縦積みであるのに対して、ＰＭＯＳトランジスタ１０１のゲート端子に接続するＮＡＮＤゲート１２１Ｃにおいて、ＮＭＯＳトランジスタＭＮ１、ＭＮ３もオフ、オンの縦積みとなり、互いに等しい。このように、本変形例によれば、第１のノード（ＰＢ）から見える寄生負荷の種類と第２のノード（ＮＢ）から見える寄生負荷の種類は等しくなる。

＜実施形態４＞
図８は、本発明の第４の実施形態を説明する図である。本実施形態は、図１の構成の第１、第２の信号生成回路２１、２２を用いて、外部端子のスルーレートを制御する回路を構成している。図８に示した構成は、抵抗を可変させ、スルーレートを調整する回路である。スルーレート回路１３０をｉ（ｉ≧２）個備え、半導体装置の外部へ外部端子（データ端子）を駆動する駆動電流を制御する。第３の信号ＰＢ、第４の信号ＮＢは、スルーレート回路１３０に入力され、第３の信号ＰＢは、ＮＡＮＤ回路１３１、１３２、インバータ１３３、第２電源端子ＶＳＳ側に可変抵抗１３５を備えたインバータ１３４を介してＰＭＯＳトランジスタ１０１に接続され、第４の信号ＮＢは、ＮＡＮＤ回路１４１、１４２、インバータ１４３、電源端子ＶＤＤ側に可変抵抗１４５を備えたインバータ１４４を介してＮＭＯＳトランジスタ１０２に接続され、ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２のドレインが外部端子に接続されている。選択信号がＨｉｇｈのとき、ＮＡＮＤ回路１３２、１４１はインバータとして機能し、ＰＭＯＳトランジスタ１０１のゲート端子側の経路のＮＡＮＤ回路１３１、１３２、インバータ１３３、１３４、ＮＭＯＳトランジスタ１０２のゲート端子側の経路のＮＡＮＤ回路１４１、１４２、インバータ１４３、１４４は、それぞれ４段のインバータとして機能する。選択信号１をＬｏｗとすると、ＰＭＯＳトランジスタ１０１のゲート端子はＨｉｇｈとなり、ＮＭＯＳトランジスタ１０２のゲート端子はＬｏｗとなり、ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２はともに非導通状態（オフ状態）となる。選択信号１から選択信号ｉのうちいずれか１つ又は全てをＨｉｇｈとすることで、スルーレート回路１３０〜１３０ｉのうち１つ乃至ｉ個全てが選択される。図８の構成は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のＺＱキャリブレーションによるインピーダンス調整に用いられる（ＺＱキャリブレーションはＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｎｅｒｉｎｇ Ｃｏｕｎｃｉｌ）仕様のＪＥＳＤ７９−３ ＤＤＲ３ ＳＤＲＡＭセクション５．５等が参照される）。

本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１〜１６ トランジスタ
２１ 第１の信号生成回路
２２ 第２の信号生成回路
１００、１００Ａ 回路ブロック
１０１ ＰＭＯＳトランジスタ
１０２ ＮＭＯＳトランジスタ
１０４、１０５ インバータ
１１１ 第１のＮＡＮＤ回路（第１の論理ゲート）
１１２ 第２のＮＡＮＤ回路（第２の論理ゲート）
１１３ 第３のＮＡＮＤ回路（第３の論理ゲート）
１１４ 第４のＮＡＮＤ回路（第４の論理ゲート）
１１５ 第１のＮＯＲ回路（第１の論理ゲート）
１１６ 第２のＮＯＲ回路（第２の論理ゲート）
１１７ 第３のＮＯＲ回路（第３の論理ゲート）
１１８ 第４のＮＯＲ回路（第４の論理ゲート）
１２１Ａ、１２１Ｂ、１２１Ｃ ＮＡＮＤゲート
１２２Ａ、１２２Ｂ、１２２Ｃ ＮＯＲゲート
１３０_１〜１３０_ｉ スルーレート回路
１３１、１３２、１４１、１４２ ＮＡＮＤ回路
１３３、１３４、１４３、１４４ インバータ
１３５、１４５ 可変抵抗
２０１ 第１論理ゲート（第１ゲート）
２０２ 第２論理ゲート（第２ゲート）

Claims (20)

1. 第１及び第２の電源電圧をそれぞれ有する第１及び第２の電源端子間に直列に接続され、接続点をバッファの出力ノードとする第１及び第２の出力トランジスタと、
   前記第１の出力トランジスタのゲート端子に結合する第１のノードと、
   前記第２の出力トランジスタのゲート端子に結合する第２のノードと、
   第１及び第２の信号を入力として受け、前記第１のノードに供給する第３の信号を生成する第１の信号生成回路と、
   前記第１及び第２の信号を入力として受け、前記第２のノードに供給する第４の信号を生成する第２の信号生成回路と、
   を備え、
   前記第１及び第２の出力トランジスタは、前記第２の信号が所定の論理値のときに、前記第１の信号の論理値に応じて、一方が導通し、他方が非導通となり、前記バッファの出力を高電位又は低電位とし、前記第２の信号が前記所定の論理値と異なる論理値のときに、ともに非導通状態となり、前記バッファの出力をハイインピーダンス状態とし、
   前記第１の信号生成回路は、
   前記第１のノードに出力ノードが接続し、少なくとも２つの入力ノードを備え、前記第３の信号を生成する第１の論理ゲートを含み、
   前記第２の信号生成回路は、
   前記第２のノードに出力ノードが接続し、少なくとも２つの入力ノードを備え、前記第４の信号を生成する第２の論理ゲートを含み、
   前記第１の論理ゲートに含まれるトランジスタの個数を、前記第２の論理ゲートに含まれるトランジスタの個数と同一としてなるバッファを備えた、半導体装置。
2. 前記第１及び第２の論理ゲートは、同一の論理ゲートである、請求項１記載の半導体装置。
3. 前記第１の信号生成回路は、前記第１の論理ゲートに信号を供給する第３の論理ゲートを含み、
   前記第２の信号生成回路は、前記第２の論理ゲートに信号を供給する第４の論理ゲートを含む、請求項２記載の半導体装置。
4. 前記第３及び第４の論理ゲートは、同一の論理ゲートである、請求項３記載の半導体装置。
5. 前記第１乃至第４の論理ゲートは、同一の論理ゲートである、請求項４記載の半導体装置。
6. 前記第１乃至第４の論理ゲートは、ＮＡＮＤゲートである請求項５記載の半導体装置。
7. 前記第１の信号が、入力端子に入力される信号をインバータで反転した信号であり、
   前記第２の信号が、制御端子に入力され、第１の論理値のときに出力を許可し、前記第２の論理値のときに出力をハイインピーダンス状態に制御する制御信号であり、
   前記第１の論理ゲートの第１の入力ノードには、前記第３の論理ゲートの出力ノードが接続し、前記第１の論理ゲートの第２の入力ノードには、前記第２の信号が供給され、
   前記第２の論理ゲートの第１の入力ノードには、前記第４の論理ゲートの出力ノードが接続し、前記第２の論理ゲートの第２の入力ノードには、高電位の信号が供給され、
   前記第３の論理ゲートの第１の入力ノードには、前記第１の信号が供給され、前記第３の論理ゲートの第２の入力ノードには、高電位の信号が供給され、
   前記第４の論理ゲートの第１の入力ノードには、前記第１の信号が供給され、前記第４の論理ゲートの第２の入力ノードには、前記第２の信号が供給される、請求項６記載の半導体装置。
8. 前記第１乃至第４の論理ゲートは、ＮＯＲゲートである、請求項５記載の半導体装置。
9. 前記第１の信号が、入力端子の信号に入力される信号を第１のインバータで反転した信号であり、
   前記第２の信号が、制御端子に入力され、第１の論理値のときに出力を許可し、第２の論理値のときに出力をハイインピーダンス状態に制御する制御信号を第２のインバータで反転した信号であり、
   前記第１の論理ゲートの第１の入力ノードには、低電位の信号が供給され、前記第１の論理ゲートの第２の入力ノードには、前記第３の論理ゲートの出力ノードが接続し、
   前記第２の論理ゲートの第１の入力ノードには、前記第２の信号が供給され、前記第２の論理ゲートの第２の入力ノードには、前記第４の論理ゲートの出力ノードが接続し、
   前記第３の論理ゲートの第１の入力ノードには、前記第２の信号が供給され、第３の論理ゲートの第２入力ノードには、前記第１の信号が供給され、
   前記第４の論理ゲートの第１の入力ノードには、低電位の信号が供給され、前記第４の論理ゲートの第２の入力ノードには、前記第１の信号が供給される、請求項８記載の半導体装置。
10. 前記第１及び第２の論理ゲートは、トランジスタの個数が同一とされる、互いに異なる論理ゲートである、請求項１記載の半導体装置。
11. 前記第１の論理ゲートは、入力端子からの入力信号を前記第１の信号として前記第１の入力ノードに入力し、制御端子に入力され、第１の論理値のとき出力を許可し、第２の論理値のときに出力をハイインピーダンス状態に制御する制御信号を前記第２の信号として前記第２の入力ノードに入力し、
    前記第１の論理ゲートは、
    前記第１の電源端子と前記第１のノードとの間に直列に接続され、ゲート端子が第２の電源端子と前記第１の入力ノードにそれぞれ接続された第１導電型の第１及び第２のトランジスタと、
    前記第１の電源端子と前記第１のノードとの間に直列に接続され、ゲート端子が第２の電源端子と、前記第２の入力ノードにそれぞれ接続された第１導電型の第３及び第４のトランジスタと、
    前記第１のノードと、低電位側の前記第２の電源端子との間に直列に接続され、ゲート端子が前記第１の入力ノードと前記第２の入力ノードにそれぞれ接続された第２導電型の第５及び第６のトランジスタと、
    前記第１のノードと前記第２の電源端子との間に接続され、ゲート端子が前記第２の電源端子に接続された第２導電型の第７のトランジスタと、
    を含み、
    前記第２の論理ゲートは、前記入力端子からの入力信号を前記第１の信号として前記第１の入力ノードに入力し、前記制御端子に入力され、活性化時に出力を許可し、非活性化時に出力をハイインピーダンス状態に制御する制御信号をインバータで反転した信号を前記第２の信号として前記第２の入力ノードに入力し、
    前記第２の論理ゲートは、
    前記第１の電源端子と前記第２のノードとの間に直列に接続され、ゲート端子が前記第２の入力ノードと前記第１の入力ノードにそれぞれ接続された第１導電型の第８及び第９のトランジスタと、
    前記第１の電源端子と前記第２のノードとの間に接続され、ゲート端子が前記第１の電源端子に接続された第１導電型の第１０のトランジスタと、
    前記第２のノードと前記第２の電源端子との間に直列に接続され、ゲート端子が前記第１の入力ノードと前記第１の電源端子に接続された第２導電型の第１１及び第１２のトランジスタと、
    前記第２のノードと前記第２の電源端子との間に直列に接続され、ゲート端子が前記第２の入力ノードと前記第１の電源端子にそれぞれ接続された第２導電型の第１３及び第１４のトランジスタを含む、請求項１記載の半導体装置。
12. 前記第１の論理ゲートはＮＡＮＤゲートを構成し、
    前記第２の論理ゲートはＮＯＲゲートを構成する、請求項１１記載の半導体装置。
13. 前記第１の論理ゲートは、前記第１のノードと前記第２の電源端子との間に、前記第７のトランジスタと直列に接続され、ゲート端子が前記第２の電源端子に接続された第２導電型の第１５のトランジスタをさらに含み、
    前記第２の論理ゲートは、前記第１の電源端子と前記第２のノードの間に、前記第１０のトランジスタと直列に接続され、ゲート端子が前記第１の電源端子に接続された第１導電型の第１６のトランジスタをさらに含む、請求項１１又は１２記載の半導体装置。
14. 前記第１の論理ゲートは、前記第１のノードと前記第２の電源端子との間に、前記第７のトランジスタと直列に接続され、ゲートが前記第１の電源端子に接続された第２導電型の第１５のトランジスタをさらに含み、
    前記第２の論理ゲートは、前記第１の電源端子と前記第２のノードの間に、前記第１０のトランジスタと直列に接続され、ゲートが前記第２の電源端子に接続された第１導電型の第１６のトランジスタをさらに含む、請求項１１又は１２記載の半導体装置。
15. 前記第１のノードと前記第１のトランジスタのゲートの間に、前記第１の個数の論理ゲートが配置され、前記第２のノードと前記第２のトランジスタのゲートとの間に、前記第１の個数の論理ゲートが配置される、請求項１乃至１４のいずれか１項に記載の半導体装置。
16. 高電位側の第１の電源端子と、バッファの出力端子との間に接続されたＰ型の第１の出力トランジスタと、
    前記出力端子と、低電位側の第２の電源端子との間に接続されたＮ型の第２の出力トランジスタと、
    出力が前記第１の出力トランジスタのゲート端子に接続された第１のＮＡＮＤゲートと、
    出力が前記第２の出力トランジスタのゲート端子に接続された第２のＮＡＮＤゲートと、
    入力端子に入力される信号を反転し第１の信号として出力するインバータと、
    前記第１の信号とＨｉｇｈ固定電位を入力する第３のＮＡＮＤゲートと、
    制御端子に入力され、Ｈｉｇｈ電位、Ｌｏｗ電位のときそれぞれ出力イネーブル、出力ディスエーブルとする第２の信号と、前記第１の信号とを入力する第４のＮＡＮＤゲートと、
    を備え、
    前記第１のＮＡＮＤゲートは、前記第３のＮＡＮＤゲートの出力と前記第２の信号を入力し、
    前記第２のＮＡＮＤゲートは、前記第４のＮＡＮＤゲートの出力とＨｉｇｈ固定電位を入力するバッファを含む半導体装置。
17. 高電位側の第１の電源端子と、バッファの出力端子との間に接続されたＰ型の第１の出力トランジスタと、
    前記出力端子と、低電位側の第２の電源端子との間に接続されたＮ型の第２の出力トランジスタと、
    出力が前記第１の出力トランジスタのゲートに接続された第１のＮＯＲゲートと、
    出力が前記第２の出力トランジスタのゲートに接続された第２のＮＯＲゲートと、
    入力端子に入力される信号を反転し第１の信号として出力する第１のインバータと、
    制御端子に入力され、Ｈｉｇｈ電位、Ｌｏｗ電位のときそれぞれ出力イネーブル、出力ディスエーブルとする制御信号を入力して反転し第２の信号として出力する第２のインバータと、
    前記第１の信号と前記第２の信号とを入力する第３のＮＯＲゲートと、
    前記第１の信号とＬｏｗ固定電位を入力する第４のＮＯＲゲートと、
    を備え、
    前記第１のＮＯＲゲートは、前記第３のＮＯＲゲートの出力とＬｏｗ固定電位を入力し、
    前記第２のＮＯＲゲートは、前記第４のＮＯＲゲートの出力と前記第２の信号を入力するバッファを含む半導体装置。
18. 高電位側の第１の電源端子と、バッファの出力端子との間に接続されたＰ型の第１の出力トランジスタと、
    前記出力端子と、低電位側の第２の電源端子との間に接続されたＮ型の第２の出力トランジスタと、
    前記第１の電源端子と、前記第１の出力トランジスタのゲート端子に接続する第１のノードの間に直列に接続され、ゲート端子が第２の電源端子と前記入力端子にそれぞれ接続された、Ｐ型の第１及び第２のトランジスタと、
    前記第１の電源端子と前記第１のノードとの間に直列に接続され、ゲート端子が前記第２の電源端子と、制御信号を入力する制御端子にそれぞれ接続された、Ｐ型の第３及び第４のトランジスタと、
    前記第１のノードと前記第２の電源端子との間に直列に接続され、ゲート端子が前記入力端子と前記制御端子にそれぞれ接続されたＮ型の第５及び第６のトランジスタと、
    前記第１のノードと前記第２の電源端子との間に接続され、ゲート端子が前記第２の電源端子に接続されたＮ型の第７のトランジスタと、
    前記第１の電源端子と、前記第２の出力トランジスタのゲート端子に接続する第２のノードの間に直列に接続され、ゲート端子が、前記制御端子に入力が接続するインバータの出力と、前記入力端子にそれぞれ接続されたＰ型の第８及び第９のトランジスタと、
    前記第１の電源端子と前記第２のノードの間に接続され、ゲート端子が前記第１の電源端子に接続されたＰ型の第１０のトランジスタと、
    前記第２のノードと前記第２の電源端子との間に直列に接続され、ゲート端子が前記入力端子と前記第１の電源端子とにそれぞれ接続されたＮ型の第１１及び第１２のトランジスタと、
    前記第２のノードと前記第２の電源端子との間に直列に接続され、ゲート端子が前記インバータの出力と前記第１の電源端子にそれぞれ接続されたＮ型の第１３及び第１４のトランジスタを備えたバッファを含む半導体装置。
19. 前記第１の論理ゲートは、前記第１のノードと前記第２の電源端子との間に、前記第７のトランジスタと直列に接続され、ゲート端子が前記第２の電源端子に接続されたＮ型の第１５のトランジスタをさらに含み、
    前記第２の論理ゲートは、前記第１の電源端子と前記第２のノードの間に、前記第１０のトランジスタと直列に接続され、ゲート端子が前記第１の電源端子に接続されたＰ型の第１６のトランジスタをさらに含む、請求項１８記載の半導体装置。
20. 前記第１の論理ゲートは、前記第１のノードと前記第２の電源端子との間に、前記第７のトランジスタと直列に接続され、ゲート端子が前記第１の電源端子に接続されたＮ型の第１５のトランジスタをさらに含み、
    前記第２の論理ゲートは、前記第１の電源端子と前記第２のノードとの間に、前記第１０のトランジスタと直列に接続され、ゲート端子が前記第２の電源端子に接続されたＰ型の第１６のトランジスタをさらに含む、請求項１８記載の半導体装置。

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