JP4944936B2 - 差動ハイブリッド回路およびそれを用いた試験装置 - Google Patents

Description

本発明は、半導体デバイスの試験技術に関し、被試験デバイスから出力される差動形式の信号を評価する技術に関する。

近年、テレビ受像器、ＤＶＤ（Digital Versatile Disc）プレイヤをはじめとするデジタル家電の間で、映像信号や音声信号を高速に伝送するために、差動伝送システムが採用されている。差動伝送システムは、近い将来、メモリやＣＰＵ（Central Processing Unit）などのデバイス間のデータ伝送にも適用される。

たとえばＸＤＲ−ＤＲＡＭ（eXtreme Data Rate Dynamic Random Access Memory）は、単一の差動信号線を利用して差動信号対（以下、単に差動信号という）を双方向で高速伝送する。こうした双方向差動インタフェースを有するデバイスを試験する場合、被試験デバイス（ＤＵＴ）から出力される差動信号の振幅を測定し、良否を判定する試験が行われる。

図１（ａ）、（ｂ）は、差動インタフェースを備えるデバイスを試験する試験装置の構成の一部を示すブロック図である。図１（ａ）に示すように、試験システム３００は、ピンエレクトロニクスＰＥ、テストフィクスチャＴＦを備える。ＤＵＴ２００は、ソケットボード（ＳＢ）に装着される。ピンエレクトロニクスＰＥには、差動コンパレータ１１０が設けられる。差動コンパレータ１１０は、タイミングコンパレータとも称され、ＤＵＴ２００から出力された差動信号ＵＰ／ＵＮを受け、ストローブ信号と同期したタイミングで、差動信号ＵＰ／ＵＮのレベルを判定する。本明細書において”Ｐ／Ｎ”は、差動のペアであることを示す。テストフィクスチャＴＦ上には、ソケットボードＳＢとピンエレクトロニクスＰＥ間を接続する差動信号線のペア５０Ｐ／５０Ｎ（以下、総称して差動信号線５０とも称する）が設けられる。

図１（ｂ）は、差動コンパレータ１１０の構成を示す回路図である。差動コンパレータ１１０は、減算器１１２、第１コンパレータ１１４、第２コンパレータ１１６、第１ラッチ１１８、第２ラッチ１２０を含む。減算器１１２は、差動信号ＲＰとＲＮの差、つまり差動振幅信号ＤＡを生成する。第１コンパレータ１１４は、差動振幅信号ＤＡを上側のしきい値電圧ＶＯＨと比較する。第１ラッチ１１８は、比較結果ＳＨを第１ストローブ信号Ｈｓｔｂのタイミングでラッチする。第２コンパレータ１１６は、差動振幅信号ＤＡを下側のしきい値電圧ＶＯＬと比較する。第２ラッチ１２０は、比較結果ＳＬを第２ストローブ信号Ｌｓｔｂのタイミングでラッチする。比較結果を示すデータＳＨ、ＳＬの論理値は、の以下の式（１ａ）、（１ｂ）にもとづいて決定される。
ＳＨ＝ｓｉｇｎ（ＶＯＨ−（ＲＰ−ＲＮ）） …（１ａ）
ＳＬ＝ｓｉｇｎ（（ＲＰ−ＲＮ）−ＶＯＬ） …（１ｂ）
ここで、
ｓｉｇｎ（ｘ）は、ｘ＞０のとき１、ｘ＜０のとき０をとる関数である。

理想的には、テストフィクスチャＴＦに形成される差動信号線５０のペアの長さは均一であるが、現実的な試験装置においては、長さが異なる場合がある。図２（ａ）、（ｂ）は、それぞれ差動線路の長さが均一な場合、不均一な場合の、差動コンパレータ１１０の動作波形図である。図２（ａ）に示すように、差動信号線５０の長さが均一の場合、ＤＵＴ２００から出力された差動信号ＵＰ／ＵＮは、等しい遅延ｔｐｄを受けて差動コンパレータ１１０に到達する（ＲＰ／ＲＮ）。

差動振幅信号（ＲＰ−ＲＮ）のローレベル（０）からハイレベル（１）への遷移に着目する。２つのコンパレータ１１４、１１６の出力ＳＨ、ＳＬは、時間差Ｔｃｒを有するストローブ信号Ｈｓｔｂ、Ｌｓｔｂのタイミングでラッチされる。

ラッチされた信号（フェイル信号）ＦＨ、ＦＬの値の組み合わせにもとづいて、差動振幅信号（ＲＰ−ＲＮ）のローレベル（＜ＶＯＬ）からハイレベル（＞ＶＯＨ）への遷移時間Ｔが所定値Ｔｃｒより短いか否かが判定される。図２（ａ）では、信号ＦＨ、ＦＬがともにローレベルであるため、Ｔ＜Ｔｒｃであると判定される。

図２（ｂ）は、差動信号線５０Ｐ／５０Ｎの長さが異なり、差動信号ＵＮの受ける遅延量が、差動信号ＵＰの受ける遅延量より所定時間ｔｅだけ長い場合を示す。この場合、ＤＵＴ２００からは正しく出力されているはずの差動振幅信号（ＲＰ−ＲＮ）の波形が、試験装置の内部ではなまり、フェイル信号ＦＨがハイレベル、フェイル信号ＦＬがローレベルと判定され、遷移時間Ｔが所定値Ｔｃｒよりも長いものと誤判定されてしまう。

たとえば可変長同軸管（トロンボーン）をテストフィクスチャＴＦと直列な経路上に設ければ、同軸管の長さを変化させることで差動線路のアンバランスをキャンセルすることができる。しかしながら、可変長同軸管は高価で大きく、特に数百〜数千チャンネルを備える試験装置に、差動線路ごとに設けることは非現実的である。また、可変長同軸管は、メカニカルに線路長が変化するデバイスであるため、素早い調整が困難である。

差動信号線５０全体を、ツイストペアなどの対称性に優れた線路を用いて形成することも可能であるが、この場合、ＤＵＴ２００からの差動信号ＵＰ／ＵＮに位相差や非対称性が存在した場合に、伝搬中にそれらが平均化されてしまい、試験装置側において、ＤＵＴ２００からの真の波形を評価することが困難となる。波形の非対称性が伝送線路の途中で平均化されるという差動線路本来のメリットが、試験装置という観点からみると、デメリットとなる。

その他にも、差動線路長のアンバランスに対処する技術が特許文献１〜３に開示されている。

また双方向差動インタフェースを有するＤＵＴを検査する試験装置には、共通の差動信号線対（以下、単に差動信号線ともいう）に接続されたトランスミッタとレシーバが設けられる。トランスミッタは、ＤＵＴにテストパターンを送信し、レシーバは、ＤＵＴから出力された差動信号の論理値を判定したり、差動信号対の差電圧の振幅を検査する。

試験装置のレシーバは、差動信号線対を介してＤＵＴと接続されるとともに、試験装置側のトランスミッタとも接続されている。したがって双方向差動インタフェースを備えるＤＵＴの試験装置は、そのレシーバが隣接するトランスミッタの出力の影響を受けないように配慮して設計する必要がある。上述のいくつかの特許文献（特に特許文献５〜７）には、双方向通信において、自らの送信信号をキャンセルして相手側からの信号のみを受信する回路（ハイブリッド回路）が開示されている。

米国特許第７，３９７，２８９号明細書 米国特許第６，９０９，９８０Ｂ２号明細書 国際公開第０５／０８１００４号パンフレット 米国特許第７，１２１，１３２号明細書 特開２００６−２３２３３号公報 特開昭４７−０１１７０２号公報 特開平８−０２３３５４号公報 米国特許第２，７２５，５３２号明細書 米国特許第６，１３３，７２５号明細書 米国特許第６，５６３，２９８号明細書 米国特許第７，３７３，５７４号明細書

本発明は係る状況においてなされたものであり、その例示的な目的のひとつは、差動線路のアンバランスを解消するとともに、被試験デバイスからの受信差動信号を評価する際に、ドライバから被試験デバイスに供給される送信差動信号の影響をキャンセル可能な差動双方向インタフェースの提供にある。

本発明のある態様は、被試験デバイスから出力される受信差動信号を差動線路を介して受信し、受信差動信号の差動振幅を所定のしきい値電圧と比較するとともに、差動線路を介して被試験デバイスに対して送信差動信号を供給する差動ハイブリッド回路に関する。差動ハイブリッド回路は、受信差動信号の一方および送信差動信号の一方が入出力される第１入出力端子と、受信差動信号の他方および送信差動信号の他方が入出力される第２入出力端子と、被試験デバイスに送信すべきパターンデータにもとづいて第１差動信号を生成するメインドライバアンプと、メインドライバアンプの一方の出力端子と、第１入出力端子の間に設けられた第１抵抗と、メインドライバアンプの他方の出力端子と、第２入出力端子の間に設けられた第２抵抗と、パターンデータにもとづいて第２差動信号を生成するレプリカドライバアンプと、第１端子がレプリカドライバアンプの一方の出力端子に接続された第３抵抗と、第１端子がレプリカドライバアンプの他方の出力端子に接続された第４抵抗と、第１入出力端子の電位と第３抵抗の第２端子の電位の電位差に応じた第１電位差信号を生成する第１減算器と、第２入出力端子の電位と第４抵抗の第２端子の電位の電位差に応じた第２電位差信号を生成する第２減算器と、第１電位差信号を、指定されたタイミングでサンプリングし、その後ホールドする第１サンプルホールド回路と、第２電位差信号を、指定されたタイミングでサンプリングし、その後ホールドする第２サンプルホールド回路と、第１、第２サンプルホールド回路それぞれの出力信号の差に応じた信号を所定のしきい値と比較する比較部と、比較部の出力をラッチするラッチ回路と、を備え、第１、第２サンプルホールド回路のサンプリングタイミングおよびラッチ回路のラッチタイミングを独立に調整可能である。

被試験デバイスと差動ハイブリッド回路の間は、ポジティブ配線とネガティブ配線からなる差動線路のペアで接続されるが、２本の差動線路の線路長がずれる場合がある。この場合、配線長のずれに応じて、第１サンプルホールド回路、第２サンプルホールド回路のサンプリングタイミングを調節することにより、差動線路の線路長のばらつきをキャンセルすることができる。このことは、被試験デバイスから出力された生の差動信号を適切に評価できることを意味する。
さらにレプリカドライバアンプを設けることにより、メインドライバアンプの出力が比較部の入力電圧に及ぼす影響をキャンセルした状態で、ＤＵＴからの受信差動信号の振幅判定を行うことができる。

第１サンプルホールド回路は、第１入出力端子と、第３抵抗の第２端子の間に、順に直列に設けられた、第１スイッチ、第１キャパシタ、第２スイッチと、所定の電圧を、しきい値電圧に応じた電位差だけシフトした第１基準電圧を生成する第１電圧源と、第２スイッチと第１キャパシタの接続点と、第１電圧源の間に設けられた第３スイッチと、を含んでもよい。第１サンプルホールド回路は、第１、第２スイッチをオン状態、第３スイッチをオフ状態とするステップと、第１、第２スイッチをオフ状態、第３スイッチをオン状態とするステップと、をストローブ信号に応じたタイミングで実行してもよい。第２サンプルホールド回路は、第２入出力端子と、第４抵抗の第２端子の間に、順に直列に設けられた、第４スイッチ、第２キャパシタ、第５スイッチと、所定の電圧を、しきい値電圧に応じた電位差だけシフトした第２基準電圧を生成する第２電圧源と、第５スイッチと第２キャパシタの接続点と、第２電圧源の間に設けられた第６スイッチと、を含んでもよい。第２サンプルホールド回路は、第４、第５スイッチをオン状態、第６スイッチをオフ状態とするステップと、第４、第５スイッチをオフ状態、第６スイッチをオン状態とするステップと、をストローブ信号に応じたタイミングで実行してもよい。比較部は、第１スイッチと第１キャパシタの接続点の電位と、第４スイッチと第２キャパシタの接続点の電位とを比較し、ラッチ回路は、比較部の出力をストローブ信号に応じたタイミングでラッチしてもよい。

この態様では、キャパシタを用いた演算によって、第１、第２減算器の機能を等価的に実現するため、高速なアナログ減算器が不要となる。これにより回路設計の難易度を下げることができ、あるいは安価なＣＭＯＳプロセスでの実装が可能となるという利点がある。

ある態様の差動ハイブリッド回路は、レプリカロード回路をさらに備えてもよい。レプリカロード回路は、シングルアンプと、シングルアンプの出力端子と第３抵抗の間に設けられた第５抵抗と、シングルアンプの出力端子と第４抵抗の間に設けられた第６抵抗と、を含んでもよい。
レプリカロード回路を設けることにより、レプリカドライバアンプの負荷条件を、メインドライバと略同一とすることができる。

本発明の別の態様は、試験装置である。この試験装置は、第１の差動ハイブリッド回路と、第２の差動ハイブリッド回路と、を備える。第１の差動ハイブリッド回路は、被試験デバイスから出力される受信差動信号を受信し、受信差動信号の差動振幅を所定の上側しきい値電圧と比較する。第２の差動ハイブリッド回路は、被試験デバイスから出力される受信差動信号を受信し、受信差動信号の差動振幅を所定の下側しきい値電圧と比較する。第１、第２の差動ハイブリッド回路は、上述のいずれかの態様で構成されており、第１、第２入出力端子、メインドライバアンプ、レプリカドライバアンプおよび第１抵抗から第４抵抗を共有する。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様に係る差動ハイブリッド回路によれば、差動信号線のアンバランスをキャンセルするとともに、被試験デバイスからの受信差動信号を評価する際に、ドライバから被試験デバイスに供給される送信差動信号の影響をキャンセルできる。

図１（ａ）、（ｂ）は、差動インタフェースを備えるデバイスを試験する試験装置の構成の一部を示すブロック図である。 図２（ａ）、（ｂ）は、それぞれ差動線路の長さが均一な場合、不均一な場合の、差動コンパレータの動作波形図である。 実施の形態に係る試験装置の構成の一部を示す回路図である。 図４（ａ）〜（ｃ）は、メインドライバアンプ、レプリカドライバアンプの構成、動作を説明する図である。 図３の試験装置の動作を例示するタイムチャートである。 実施の形態に係る試験装置の別の構成例を示す回路図である。 図６の試験装置の動作を例示するタイムチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る試験装置１００の構成の一部を示す回路図である。試験装置１００は、ピンエレクトロニクスＰＥと、テストフィクスチャＴＦを備える。ＤＵＴ２００は、差動形式の出力信号（以下、受信差動信号という）ＵＰ／ＵＮを出力する。受信差動信号ＵＰ／ＵＮは、テストフィクスチャＴＦに形成された差動信号線５０Ｐ／５０Ｎを介してピンエレクトロニクスＰＥの第１入出力端子Ｐ１、第２入出力端子Ｐ２へと入力される。

ピンエレクトロニクスＰＥは、少なくともひとつの差動ハイブリッド回路８を備える。図３では、ひとつの差動ハイブリッド回路が示されているが、実際の試験装置１００には通常、複数の差動ハイブリッド回路が設けられる。

差動ハイブリッド回路８は、上側（High-side）差動コンパレータ１０Ｈと、下側（Low-side）差動コンパレータ１０Ｌ、およびドライバユニット６０を備える。差動ハイブリッド回路８は、
（１） 入力されたストローブ信号φ０Ｈ、φ０Ｌのタイミングにもとづいて、受信差動信号ＲＰ／ＲＮのレベルを評価するタイミングコンパレータとしての機能
（２） 差動信号線５０Ｐ／５０Ｎを介してＤＵＴ２００に対して送信差動信号を供給するドライバとしての機能
の２つを併せ持つ。

はじめに送信側のドライバユニット６０について説明する。ドライバユニット６０は、メインドライバアンプ６２、レプリカドライバアンプ６４、第１抵抗Ｒ１〜第４抵抗Ｒ４、レプリカロード回路６６を備える。

メインドライバアンプ６２は、ＤＵＴ２００に送信すべきパターンデータＰＡＴにもとづいて、第１差動信号Ｖｄｐ／Ｖｄｎを生成する。レプリカドライバアンプ６４は、パターンデータＰＡＴにもとづいて第２差動信号Ｖｃｐ／Ｖｃｎを生成する。

第１抵抗Ｒ１は、メインドライバアンプ６２の一方の出力端子（非反転出力端子）と、第１入出力端子Ｐ１の間に設けられる。第２抵抗Ｒ２は、メインドライバアンプ６２の他方の出力端子（反転出力端子）と、第２入出力端子Ｐ２の間に設けられる。また、第３抵抗Ｒ３は、その一端（第１端子）がレプリカドライバアンプ６４の一方の出力端子（非反転出力端子）に接続される。第４抵抗Ｒ４は、その一端（第１端子）が、レプリカドライバアンプ６４の他方の出力端子（反転出力端子）に接続される。

第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値は等しくＲａであり、差動信号線５０の特性インピーダンスと一致させることが好ましい。また、第３抵抗Ｒ３と第４抵抗Ｒ４の抵抗値は等しくβ・Ｒａである。ここでβはパラメータである。

後述するように、レプリカドライバアンプ６４、第３抵抗Ｒ３、第４抵抗Ｒ４は、メインドライバアンプ６２から出力された第１差動信号Ｖｄｐ／Ｖｄｎをキャンセルするために設けられている。

レプリカロード回路６６は、シングルアンプ６８、第５抵抗Ｒ５、第６抵抗Ｒ６を含む。シングルアンプ６８は、所定の電圧ＶＲＬを出力する。この所定電圧ＶＲＬは、最終的にはキャンセルされるため、その値は特に意味をもたないが、たとえばＤＵＴ２００内部で生成される差動信号ＵＵＰ／ＵＵＮのコモン電圧と一致させてもよい。第５抵抗Ｒ５は、シングルアンプ６８の出力端子と、第３抵抗Ｒ３の第２端子の間に設けられる。第６抵抗Ｒ６は、シングルアンプ６８の出力端子と、第４抵抗Ｒ４の第２端子の間に設けられる。第５抵抗Ｒ５、第６抵抗Ｒ６の抵抗値は、等しくβ・Ｒａである。レプリカロード回路６６によって、レプリカドライバアンプ６４の負荷条件がメインドライバアンプ６２と略同一となる。

なお、メインドライバアンプ６２およびレプリカドライバアンプ６４の駆動能力（電流供給能力ともいう）、いいかえればそれらを構成するトランジスタ（特に出力段）のサイズの比は、略β：１とすることが望ましい。このように設計した場合、メインドライバアンプ６２とレプリカドライバアンプ６４の間で、駆動能力と負荷抵抗のバランスを一致させることができる。

β＝１の場合、メインドライバアンプ６２とレプリカドライバアンプ６４のサイズは同程度となる。消費電力および回路面積の観点からは、レプリカドライバアンプ６４のサイズは小さい方が望ましい。したがってβは１より大きいことが望ましいが、実用上の観点からいえば、βは１０程度が好適である。

図４（ａ）〜（ｃ）は、メインドライバアンプ６２、レプリカドライバアンプ６４の構成、動作を説明する図である。図４（ａ）はアンプの回路シンボルを、図４（ｂ）は動作波形を示す。Ａｍｐは、差動出力信号ＯｕｔＰ、ＯｕｔＮの半値振幅を、Ｏｆｆｓｅｔは、差動出力信号ＯｕｔＰ、ＯｕｔＮのバイアス電圧（コモン電圧）を表す。非反転出力ＯｕｔＰおよび反転出力ＯｕｔＮはそれぞれ、入力信号ＰＡＴが１のとき、
ＯｕｔＰ＝Ｏｆｆｓｅｔ＋Ａｍｐ
ＯｕｔＮ＝Ｏｆｆｓｅｔ−Ａｍｐ
となり、入力信号ＰＡＴが０のとき、
ＯｕｔＰ＝Ｏｆｆｓｅｔ−Ａｍｐ
ＯｕｔＮ＝Ｏｆｆｓｅｔ＋Ａｍｐ
となる。

なお、図４（ａ）の回路シンボルに示されるアンプは、そのアンプの振幅およびコモン電圧が、ＡｍｐおよびＯｆｆｓｅｔで表される値を有した状態であることを示すにすぎず、振幅およびコモン電圧を設定するための端子を有しなくてもよい。

メインドライバアンプ６２、レプリカドライバアンプ６４は、上述の機能を有する純然たる差動アンプで構成されてもよいし、図４（ｃ）に示す構成であってもよい。図４（ｃ）の差動アンプは、第１バッファ８０、第２バッファ８２、インバータ８４、第１遅延回路８６、第２遅延回路８８、アナログ加算器９０、アナログ減算器９２を備える。

アナログ加算器９０は、半値振幅Ａｍｐとコモン電圧Ｏｆｆｓｅｔを加算し、バッファ８０、８２の上側の電源端子（Ｖｄｄ）へと供給する。アナログ減算器９２は、コモン電圧Ｏｆｆｓｅｔから半値振幅Ａｍｐを減じた電圧を、バッファ８０、８２の下側の電源端子（Ｖｓｓ）へと供給する。

第１遅延回路８６は、パターンデータＰＡＴに遅延を与える。バッファ８０は、遅延されたパターンデータＰＡＴを非反転出力ＯｕｔＰとして出力する。
インバータ８４はパターンデータＰＡＴを反転し、第２遅延回路８８は、反転されたパターンデータに遅延を与える。バッファ８２は、反転遅延されたパターンデータＰＡＴを反転出力ＯｕｔＮとして出力する。

図４（ｃ）のアンプによれば、差動振幅、コモン電圧を調節できるとともに、遅延回路８６、８８によって非反転出力ＯｕｔＰと反転出力ＯｕｔＮのスキューを調節できる。

以上がドライバユニット６０の構成である。続いて図３に戻り、差動コンパレータ１０Ｈ、１０Ｌの構成を説明する。

差動コンパレータ１０Ｈは、受信差動信号ＲＰ／ＲＮの差動振幅成分ＤＡ（＝ＲＰ−ＲＮ）を、所定の上側しきい値電圧ＶＯＨと比較する。差動コンパレータ１０Ｌは、差動振幅成分（ＲＰ−ＲＮ）を、所定の下側しきい値電圧ＶＯＬと比較する。

差動コンパレータ１０Ｈ、１０Ｌは同様の構成であるため、以下は上側差動コンパレータ１０Ｈにのみ着目して説明をする。下側差動コンパレータ１０Ｌは、各信号や部材に付された符号の添え字「Ｈ」を、「Ｌ」に読み替えればよい。また、本明細書において示されるスイッチＳＷは、図３の右下のシンボルが示すように、制御信号として０（ローレベル）が入力されたときにオフ（遮断）、１（ハイレベル）が入力されたときにオン（導通）するものとする。このようなスイッチとしては、たとえばトランスファゲートなどのアナログスイッチが好適に利用できる。

差動コンパレータ１０Ｈは、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２、比較部１２、ラッチ回路１８、タイミング制御部２０、第１減算器ＳＵＢ１、第２減算器ＳＵＢ２を備える。

第１入出力端子Ｐ１には、受信差動信号ＲＰ／ＲＮの一方である非反転成分（以下、ポジティブ信号という）ＲＰが入力される。第２入出力端子Ｐ２には、受信差動信号ＲＰ／ＲＮの他方である反転成分（以下、ネガティブ信号という）ＲＮが入力される。

第１減算器ＳＵＢ１は、第１入出力端子Ｐ１の電位ＲＰと、第３抵抗Ｒ３の第２端子の電位Ｖｅｐの電位差（ＲＰ−Ｖｅｐ）に応じた第１電位差信号ＨＰを生成する。同様に第２減算器ＳＵＢ２は、第２入出力端子Ｐ２の電位ＲＮと第４抵抗Ｒ４の第２端子の電位Ｖｅｎの電位差（ＲＮ−Ｖｅｎ）に応じた第２電位差信号ＨＮを生成する。

第１サンプルホールド回路ＳＨ１は、第１減算器ＳＵＢ１により生成された第１電位差信号ＨＰを、第１制御信号（ホールド信号）φ１ＨＰにより指定されたタイミング（たとえばネガティブエッジのタイミング）でサンプリングし、その後、サンプリングした値ＨＰ_ＨＯＬＤをホールドする（ホールドモード）。サンプリングタイミングより前の期間、第１サンプルホールド回路ＳＨ１の出力信号ＨＨＰは、入力信号ＨＰと一致する（トラッキングモード）。

同様に、第２サンプルホールド回路ＳＨ２は、第２減算器ＳＵＢ２により生成された第２電位差信号ＨＮを、第２制御信号（ホールド信号）φ１ＨＮにより指定されたタイミング（たとえばネガティブエッジのタイミング）でサンプリングし、その後、その値ＨＮ_ＨＯＬＤをホールドする（ホールドモード）。サンプリングタイミングより前の期間、第２サンプルホールド回路ＳＨ２の出力信号ＨＨＮは、入力信号ＨＮと一致する（トラッキングモード）。

つまり、第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２は、入力信号をそのまま出力（トラッキング）し、指定されたタイミングでサンプリングしてホールドする機能を有している。

図３において、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２はスイッチＳＷがオンのとき、サンプルホールド回路はトラッキングモードとなり、スイッチＳＷがオフすると、その値をサンプリングしてホールドする。第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２はそれぞれ、スイッチＳＷとキャパシタＣを含むが、それらの構成は図３のそれに限定されるものではなく、後述の変形例や、本明細書では記述されないその他の構成を用いてもよい。

比較部１２は、第１サンプルホールド回路ＳＨ１の出力信号（ホールドポジティブ信号）ＨＨＰと、第２サンプルホールド回路ＳＨ２の出力信号（ホールドネガティブ信号）ＨＨＮの差、つまり差動振幅（ＨＨＰ−ＨＨＮ）に応じた差動振幅信号ＤＡを、上側しきい値電圧ＶＯＨと比較する。比較の結果、（ＨＨＰ−ＨＨＮ）＞ＶＯＨのときローレベル、（ＨＨＰ−ＨＨＮ）＜ＶＯＨのときハイレベルとなる比較信号ＳＨが出力される。

図３において、比較部１２は減算器１４およびコンパレータ１６を含んで構成される。減算器１４は、ホールドポジティブ信号ＨＨＰから、ホールドネガティブ信号ＨＨＮをアナログ的に減算する。たとえば減算器１４は抵抗と演算増幅器の組み合わせを含む減算器であってもよいし、その他の形式の減算器であってもよい。コンパレータ１６は、減算器１４から出力される差動振幅信号ＤＡを、しきい値電圧ＶＯＨと比較する。なお、後述のさまざまな変形例で示されるように、比較部１２の構成は図３のそれに限定されるものではない。

ラッチ回路１８は、第３制御信号φ３Ｈに応じたタイミング（たとえばポジティブエッジ）で、比較信号ＳＨをラッチする。ラッチされたフェイル信号ＦＨは、図示しない判定回路へと入力される。

タイミング制御部２０は、外部から入力された基準となるストローブ信号φ０Ｈにもとづいて、制御信号φ１ＨＰ、φ１ＨＮ、φ３Ｈを生成し、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２およびラッチ回路１８を制御する。
各制御信号φ１ＨＰ、φ１ＨＮ、φ３Ｈの遷移タイミングは任意に調節可能である。すなわち、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２のサンプリングタイミングおよびラッチ回路１８のラッチタイミングは独立に調整可能となっている。

タイミング制御部２０は、第１遅延回路２２、第２遅延回路２４、第１ＡＮＤゲート２６、第１インバータ２８、第２インバータ３０、第３遅延回路３２を含む。
第１遅延回路２２および第２遅延回路２４は、ストローブ信号φ０Ｈを分岐し、それぞれがストローブ信号φ０Ｈに対して、第１、第２可変遅延ＶＤＨＰ、ＶＤＨＮを与える。第１インバータ２８は、対応する第１遅延回路２２の出力信号を反転し、第１制御信号φ１ＨＰとして第１サンプルホールド回路ＳＨ１へと出力する。また第２インバータ３０は、対応する第２遅延回路２４の出力信号を反転し、第２制御信号φ１ＨＮとして第２サンプルホールド回路ＳＨ２へと出力する。

第１ＡＮＤゲート２６は、第１遅延回路２２と第２遅延回路２４の出力信号の論理積を発生する。第１ＡＮＤゲート２６の出力信号は、第１制御信号φ１ＨＰと第２制御信号φ１ＨＮのうち遅く遷移する一方に追従して遷移する。第３遅延回路３２は、第１ＡＮＤゲート２６の出力信号に、第３遅延ＦＤ１を与えて、第３制御信号φ３Ｈとして出力する。したがって、ラッチ回路１８は、第１制御信号φ１ＨＰおよび第２制御信号φ１ＨＮの両方がホールドモードとなったタイミングから、第３遅延ＦＤ１だけ後に、比較部１２からの比較信号ＳＨをラッチする。

以上が差動コンパレータ１０Ｈの構成である。

続いて図３の試験装置１００の動作を説明する。図５は、図３の試験装置１００の動作を例示するタイムチャートである。期間Ｔ１は、試験装置１００がＤＵＴ２００から信号を受信する期間であり、期間Ｔ２は、試験装置１００がＤＵＴ２００に信号を送出する期間である。

メインドライバアンプ６２およびレプリカドライバアンプ６４は、略同一の差動信号を発生する。すなわち、Ｖｄｐ＝Ｖｃｐ、Ｖｄｎ＝Ｖｃｎが成立する。ここでは説明の簡潔化のため、メインドライバアンプ６２およびレプリカドライバアンプ６４およびＤＵＴ２００は、いずれも出力インピーダンスがゼロの理想アンプを仮定する。

いま、図３の回路図において、差動信号ＲＰ、ＲＮ、Ｖｅｐ、Ｖｅｎの電圧は、以下のように与えられる。
ＲＰ＝（Ｖｄｐ＋ＵＵＰ）／２ …（２ａ）
ＲＮ＝（Ｖｄｎ＋ＵＵＮ）／２ …（２ｂ）
Ｖｅｐ＝（Ｖｃｐ＋ＶＲＬ）／２ …（２ｃ）
Ｖｅｎ＝（Ｖｃｎ＋ＶＲＬ）／２ …（２ｄ）

差動コンパレータ１０Ｈの第１減算器ＳＵＢ１、第２減算器ＳＵＢ２によって、電位差信号ＨＰ、ＨＮが生成される。
ＨＰ＝ＲＰ−Ｖｅｐ
ＨＮ＝ＲＮ−Ｖｅｎ

差動コンパレータ１０Ｈ側に着目する。ＤＵＴ２００の試験に先立ち、差動信号線５０Ｐ／５０Ｎの線路長の差、言い換えれば伝搬時間の差ｔｅが予め測定されているものとする。伝搬時間の誤差ｔｅは、たとえば米国特許７，１２１，１３２号に開示される方法によって測定することができる。測定の結果、差動信号線５０の一方の伝搬時間がｔｐｄ、他方の伝搬時間がｔｐｄ＋ｔｅで与えられたとする。

差動コンパレータ１０Ｈ側、１０Ｌ側の両方において、第１可変遅延ＶＤＨＰ（ＶＤＬＰ）および第２可変遅延ＶＤＨＮ（ＶＤＬＮ）は、測定された誤差ｔｅにもとづいて設定される。具体的には、第１遅延回路２２および第２遅延回路２４の遅延量は、
ＶＤＨＮ＝ＶＤＨＰ＋ｔｅ
ＶＤＬＮ＝ＶＤＬＰ＋ｔｅ
を満たすように調整される。この調整によって、第２制御信号φ１ＨＮが第２サンプルホールド回路ＳＨ２にサンプリングを指示するタイミングは、第１制御信号φ１ＨＰが第１サンプルホールド回路ＳＨ１にサンプリングを指示するタイミングよりも、時間差ｔｅ遅れる。

説明を簡略化するため、図５のタイムチャートでは、ｔｅ＝０であり、差動信号線５０Ｐと５０Ｎの伝搬遅延は等しいものとする。

時刻ｔ０以前、ストローブ信号φ０Ｈはローレベルであり、第１制御信号φ１ＨＰおよび第２制御信号φ１ＨＮはいずれもハイレベルとなっている。この間、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２はいずれもトラッキングモードに設定される。

時刻ｔ０にストローブ信号φ０Ｈがハイレベルに遷移する。時刻ｔ０から第１可変遅延ＶＤＨＰ経過後の時刻ｔ１に、第１制御信号φ１ＨＰがローレベルに遷移すると、第１サンプルホールド回路ＳＨ１がホールドモードに設定され、第１電位差信号ＨＰの値をサンプリングし、その後保持する。

また、時刻ｔ０から第１可変遅延ＶＤＨＮ経過後の時刻ｔ２に、第２制御信号φ１ＨＮがハイレベルからローレベルに遷移すると、第２サンプルホールド回路ＳＨ２がホールドモードに設定され、第２電位差信号ＨＮの値をサンプリングし、その後保持する。上述のように、ｔｅ＝０の場合、時刻ｔ１と時刻ｔ２は一致する。

ここで、減算器１４から出力される差動振幅信号ＤＡ（＝ＨＨＰ−ＨＨＮ）に着目する。差動振幅信号（ＨＨＰ−ＨＨＮ）の値は、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２の状態に応じて以下のように変化する。

（１） 時刻ｔ１以前
この状態では、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２がともにトラッキングモードである。
ＨＨＰ＝ＨＰ
ＨＨＮ＝ＨＮ
この間の差動振幅信号ＤＡに着目すると、
ＤＡ＝ＨＰ−ＨＮ
＝（ＲＰ−Ｖｅｐ）−（ＲＮ−Ｖｅｎ） …（３）
が成り立つ。式（３）に、式（２ａ）〜（２ｄ）を代入し、メインドライバアンプ６２とレプリカドライバアンプ６４が略同一の差動信号を生成しているとすれば、
ＤＡ＝（ＵＵＰ−ＵＵＮ）／２
を得る。この式には、メインドライバアンプ６２の発生した信号Ｖｄｐ、Ｖｐｎが含まれておらず、ＤＵＴ２００によって生成された信号ＵＵＰ／ＵＵＮのみが残っている。このことから、図３の試験装置１００によれば送信差動信号が受信差動信号に与える影響を好適に除去できることがわかる。

（２） 時刻ｔ１〜ｔ２ （ｔ１≦ｔ２）
この間、第１サンプルホールド回路ＳＨ１がホールドモード、第２サンプルホールド回路ＳＨ２がトラッキングモードである。図５のタイムチャートでは、この期間は存在しない。
ＨＨＰ＝ＨＰ_ＨＯＬＤ
ＨＨＮ＝ＨＮ
ＤＡ＝ＨＰ_ＨＯＬＤ−ＨＮ

（３） 時刻ｔ２以降
この状態では、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２がともにホールドモードである。
ＨＨＰ＝ＨＰ_ＨＯＬＤ
ＨＨＮ＝ＨＮ_ＨＯＬＤ
ＤＡ＝ＨＰ_ＨＯＬＤ−ＨＮ_ＨＯＬＤ

時刻ｔ０〜ｔ１の間の時刻ｔ３に、差動振幅信号ＤＡが、しきい値電圧ＶＯＨとクロスすると、比較信号ＳＨがハイレベルからローレベルへと遷移する。

第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２がともにホールドモードとなる時刻ｔ１、ｔ２よりもさらに遅延時間ＦＤ１経過後の時刻ｔ４に、第３制御信号φ３Ｈがハイレベルに遷移し、ラッチ回路１８が比較部１２の出力をラッチする。このとき、比較信号ＳＨはローレベルであるから、フェイル信号ＦＨの値はローレベルに確定する。

図５の下段に示すように、差動コンパレータ１０Ｌは、ストローブ信号φ０Ｌを基準として、差動コンパレータ１０Ｈと同様に動作する。差動コンパレータ１０Ｌによってローレベルのフェイル信号ＦＬが生成される。

以上が試験装置１００の動作である。試験装置１００によれば、ＤＵＴ２００からの受信差動信号ＵＰ／ＵＮを評価する際に、ドライバユニット６０からＤＵＴ２００に供給される送信差動信号Ｖｄｐ／Ｖｄｎの影響をキャンセルすることができる。さらに、遅延量ＶＤＨＰ、ＶＤＨＮ、ＶＤＬＰ、ＶＤＬＮ、ＦＤの値を最適化することにより、差動信号線５０Ｐ／５０Ｎの線路長のアンバランスをキャンセルすることができる。

図６は、実施の形態に係る試験装置１００の別の構成例を示す回路図である。図６の第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２は、図３の第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２の機能に加えて、減算器１４および第１減算器ＳＵＢ１、第２減算器ＳＵＢ２の機能も有している。

第１サンプルホールド回路ＳＨ１は、第１キャパシタＣ１、第１スイッチＳＷ１〜第３スイッチＳＷ３、第１電圧源ＶＳ１を含む。
第１スイッチＳＷ１、第１キャパシタＣ１、第２スイッチＳＷ２は、第１入出力端子Ｐ１と第３抵抗Ｒ３の第２端子の間に、順に直列に設けられる。
第１電圧源ＶＳ１は、所定の電圧Ｖｃを、しきい値電圧ＶＯＨに応じた電位差（ＶＯＨ／２）だけ低電位側にシフトした第１基準電圧（Ｖｃ−ＶＯＨ／２）を生成する。電圧Ｖｃは、電源電圧の１／２であってもよいし、差動信号ＲＰ／ＲＮのコモン電圧であってもよいし、他の一定の電圧であってもよい。
第３スイッチＳＷ３は、第２スイッチＳＷ２と第１キャパシタＣ１の接続点と、第１電圧源ＶＳ１の間に設けられる。

第２サンプルホールド回路ＳＨ２は、第２キャパシタＣ２、第４スイッチＳＷ４〜第６スイッチＳＷ６、第２電圧源ＶＳ２を含み、第１サンプルホールド回路ＳＨ１と同様に構成される。第２電圧源ＶＳ２は、所定の電圧Ｖｃを、しきい値電圧ＶＯＨに応じた電位差（ＶＯＨ／２）だけ高電位側にシフトした第２基準電圧（Ｖｃ＋ＶＯＨ／２）を生成する。

タイミング制御部２０は、ストローブ信号φ０Ｈを受け、制御信号φ１ＨＰ、φ１ＨＮ、φ２Ｈ、φ３Ｈを生成する。図６のタイミング制御部２０は、図３のそれに加えて、さらに第４遅延回路３４を含む。第４遅延回路３４は、第１ＡＮＤゲート２６の出力信号に遅延ＦＤ２を与えて、制御信号φ２Ｈを生成する。

第１スイッチＳＷ１および第２スイッチＳＷ２は、共通の制御信号φ１ＨＰによって制御される。第４スイッチＳＷ４および第５スイッチＳＷ５は、共通の制御信号φ１ＨＮによって制御される。また第３スイッチＳＷ３および第６スイッチＳＷ６は、制御信号φ２Ｈによって制御される。

第１サンプルホールド回路ＳＨ１は、以下の処理を行う。

１． トラッキングモード
φ１ＨＰ＝１、φ１ＨＮ＝１、φ２Ｈ＝０
このとき、第１スイッチＳＷ１、第２スイッチＳＷ２をオン状態、第３スイッチＳＷ３がオフ状態となり、
ＶｃａｐＨＰ＝ＲＰ−Ｖｅｐ
ＶｃａｐＨＮ＝ＲＮ−Ｖｅｎ
が成り立つ。

２． ホールドモード
φ１ＨＰ＝０、φ１ＨＮ＝０に切り替わると、第１スイッチＳＷ１、第２スイッチＳＷ２がオフする。その結果、それまでの電位差が第１キャパシタＣ１にホールドされる。
ＶｃａｐＨＰ＝ＲＰ_ＨＯＬＤ−Ｖｅｐ_ＨＯＬＤ
ＶｃａｐＨＮ＝ＲＮ_ＨＯＬＤ−Ｖｅｎ_ＨＯＬＤ

３． 演算モード
φ２Ｈ＝１に切りかわると、第３スイッチＳＷ３がオンする。その結果、第１キャパシタＣ１、第２キャパシタＣ２の電位がシフトして、
ＳＨＰ＝Ｖｃ−ＶＯＨ／２＋ＶｃａｐＨＰ
ＳＨＮ＝Ｖｃ＋ＶＯＨ／２＋ＶｃａｐＨＮ
という演算がなされる。

コンパレータ１６（比較部１２）は、第１スイッチＳＷ１と第１キャパシタＣ１の接続点の電位ＳＨＰと、第４スイッチＳＷ４と第２キャパシタＣ２の接続点の電位ＳＨＮとを比較する。その結果、
ＳＨ＝ｓｉｇｎ（ＳＨＮ−ＳＨＰ）
＝ｓｉｇｎ（ＶＯＨ−（ＶｃａｐＨＰ−ＶｃａｐＨＮ））
で与えられる比較信号ＳＨが生成される。さらに式（３）を用いて、
ＳＨ＝ｓｉｇｎ（ＶＯＨ−（ＵＵＰ−ＵＵＮ）／２）
となるから、ＤＵＴ２００が発生した信号成分のみを、コンパレータ１６で評価・判定できていることがわかる。

第２サンプルホールド回路ＳＨ２側においても同様の処理が実行される。

以上が図６の試験装置１００の構成である。続いてその動作を説明する。図７は、図６の試験装置１００の動作を例示するタイムチャートである。

時刻ｔ０以前、ストローブ信号φ０Ｈはローレベルであり、制御信号φ１ＨＰおよび制御信号φ１ＨＮはいずれもハイレベルである。この間、第１キャパシタＣ１および第２キャパシタＣ２それぞれが充電される（トラッキングモード）。

時刻ｔ０にストローブ信号φ０Ｈがハイレベルに遷移する。時刻ｔ０から第１可変遅延ＶＤＨＰ経過後の時刻ｔ１に、制御信号φ１ＨＰがハイレベルからローレベルに遷移すると、第１スイッチＳＷ１、第２スイッチＳＷ２がオフし、第１キャパシタＣ１の電圧ＶｃａｐＨＰがホールドされる（ホールドモード）。

時刻ｔ０から第２可変遅延ＶＤＨＮ経過後の時刻ｔ２に、制御信号φ１ＨＮがハイレベルからローレベルに遷移すると、第４スイッチＳＷ４、第５スイッチＳＷ５がオフし、第２キャパシタＣ２の電圧ＶｃａｐＨＮがホールドされる。ｔｅ＝０の場合、時刻ｔ１と時刻ｔ２は一致し、図７はこの状況を示している。

時刻ｔ０〜ｔ１の間の時刻ｔ６に、コンパレータ１６の２つの入力信号ＳＨＰとＳＨＮがクロスすると、比較信号ＳＨはローレベルに遷移する。

時刻ｔ２から遅延時間ＦＤ２経過後の時刻ｔ３に、制御信号φ２Ｈがハイレベルとなり、第３スイッチＳＷ３、第６スイッチＳＷ６がオンする（演算モード）。
第３スイッチＳＷ３がオンすると、第１キャパシタＣ１と第１スイッチＳＷ１の接続点の電位ＳＨＰは、
ＳＨＰ＝Ｖｃ−ＶＯＨ／２＋ＶｃａｐＨＰ
にシフトする。同様に第６スイッチＳＷ６がオンすることで、第２キャパシタＣ２と第４スイッチＳＷ４の接続点の電位ＳＨＮは、
ＳＨＮ＝Ｖｃ＋ＶＯＨ／２＋ＶｃａｐＨＮ
にシフトする。

第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２がともにホールドモードとなる時刻ｔ１、ｔ２よりもさらに遅延時間ＦＤ１経過後の時刻ｔ４に、第３制御信号φ３Ｈがハイレベルに遷移し、ラッチ回路１８が比較部１２の出力をラッチする。このとき、比較信号ＳＨはローレベルであるから、フェイル信号ＦＨの値はローレベルに確定する。

時刻ｔ５に、制御信号φ１ＨＰ、φ１ＨＮがハイレベルに遷移し、制御信号φ２Ｈがローレベルに遷移すると、ふたたびトラッキングモードに戻る。

以上が図６の試験装置１００の動作である。
図６の試験装置１００によれば、図３の試験装置１００と同様に、送信差動信号が受信差動信号に与える影響を好適に除去できる。また、遅延時間ＶＤＨＰ、ＶＤＨＮを調節することにより、差動信号線５０Ｐ／５０Ｎの配線長のアンバランスをキャンセルすることができ、ＤＵＴ２００から出力される生の差動信号ＵＰ／ＵＮを適切に評価できる。

さらに図６の試験装置１００では、第１キャパシタＣ１および第２キャパシタＣ２の電荷転送による演算を利用しているため、図３で使用されるアナログ減算器（ＳＵＢ１、ＳＵＢ２、１４）が不要となる。図３の回路では、ＤＵＴ２００から出力される高ビットレートの受信差動信号に追従可能な高速なアンプが必要とされるが、このようなアンプは設計が困難である。これに対して、図６の試験装置１００では、このような高速なアンプが不要となるため、設計の難易度を下げることができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

８…差動ハイブリッド回路、１０…差動コンパレータ、Ｐ１…第１入出力端子、Ｐ２…第２入出力端子、ＳＨ１…第１サンプルホールド回路、ＳＨ２…第２サンプルホールド回路、１２…比較部、１４…減算器、１６…コンパレータ、１８…ラッチ回路、２０…タイミング制御部、２２…第１遅延回路、２４…第２遅延回路、２６…第１ＡＮＤゲート、２８…第１インバータ、３０…第２インバータ、３２…第３遅延回路、３４…第４遅延回路、ＳＵＢ１…第１減算器、ＳＵＢ２…第２減算器、５０…差動信号線、６０…ドライバユニット、６２…メインドライバアンプ、６４…レプリカドライバアンプ、６６…レプリカロード回路、６８…シングルアンプ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、Ｒ６…第６抵抗、１００…試験装置、２００…ＤＵＴ、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、ＳＷ６…第６スイッチ、ＶＳ１…第１電圧源、ＶＳ２…第２電圧源。

Claims (4)

1. 被試験デバイスから出力される受信差動信号を差動線路を介して受信し、前記受信差動信号の差動振幅を所定のしきい値電圧と比較するとともに、前記差動線路を介して前記被試験デバイスに対して送信差動信号を供給する差動ハイブリッド回路であって、
   前記受信差動信号の一方および前記送信差動信号の一方が入出力される第１入出力端子と、
   前記受信差動信号の他方および前記送信差動信号の他方が入出力される第２入出力端子と、
   前記被試験デバイスに送信すべきパターンデータにもとづいて第１差動信号を生成するメインドライバアンプと、
   前記メインドライバアンプの一方の出力端子と、前記第１入出力端子の間に設けられた第１抵抗と、
   前記メインドライバアンプの他方の出力端子と、前記第２入出力端子の間に設けられた第２抵抗と、
   前記パターンデータにもとづいて第２差動信号を生成するレプリカドライバアンプと、
   第１端子が前記レプリカドライバアンプの一方の出力端子に接続された第３抵抗と、
   第１端子が前記レプリカドライバアンプの他方の出力端子に接続された第４抵抗と、
   前記第１入出力端子の電位と前記第３抵抗の第２端子の電位の電位差に応じた第１電位差信号を生成する第１減算器と、
   前記第２入出力端子の電位と前記第４抵抗の第２端子の電位の電位差に応じた第２電位差信号を生成する第２減算器と、
   前記第１電位差信号を、指定されたタイミングでサンプリングし、その後ホールドする第１サンプルホールド回路と、
   前記第２電位差信号を、指定されたタイミングでサンプリングし、その後ホールドする第２サンプルホールド回路と、
   前記第１、第２サンプルホールド回路それぞれの出力信号の差に応じた信号を所定のしきい値と比較する比較部と、
   前記比較部の出力をラッチするラッチ回路と、
   を備え、前記第１、第２サンプルホールド回路のサンプリングタイミングおよび前記ラッチ回路のラッチタイミングを独立に調整可能であることを特徴とする差動ハイブリッド回路。
2. 前記第１サンプルホールド回路は、
   前記第１入出力端子と、前記第３抵抗の前記第２端子の間に、順に直列に設けられた、第１スイッチ、第１キャパシタ、第２スイッチと、
   所定の電圧を、前記しきい値電圧に応じた電位差だけシフトした第１基準電圧を生成する第１電圧源と、
   前記第２スイッチと前記第１キャパシタの接続点と、前記第１電圧源の間に設けられた第３スイッチと、
   を含み、
   前記第１、第２スイッチをオン状態、前記第３スイッチをオフ状態とするステップと、
   前記第１、第２スイッチをオフするステップと、
   前記第１、第２スイッチをオフ状態、前記第３スイッチをオン状態とするステップと、
   をストローブ信号に応じたタイミングで実行し、
   前記第２サンプルホールド回路は、
   前記第２入出力端子と、前記第４抵抗の前記第２端子の間に、順に直列に設けられた、第４スイッチ、第２キャパシタ、第５スイッチと、
   所定の電圧を、前記しきい値電圧に応じた電位差だけシフトした第２基準電圧を生成する第２電圧源と、
   前記第５スイッチと前記第２キャパシタの接続点と、前記第２電圧源の間に設けられた第６スイッチと、
   を含み、
   前記第４、第５スイッチをオン状態、前記第６スイッチをオフ状態とするステップと、
   前記第４、第５スイッチをオフするステップと、
   前記第４、第５スイッチをオフ状態、前記第６スイッチをオン状態とするステップと、
   を前記ストローブ信号に応じたタイミングで実行し、
   前記比較部は、前記第１スイッチと前記第１キャパシタの接続点の電位と、前記第４スイッチと前記第２キャパシタの接続点の電位とを比較し、
   前記ラッチ回路は、前記比較部の出力を前記ストローブ信号に応じたタイミングでラッチすることを特徴とする請求項１に記載の差動ハイブリッド回路。
3. シングルアンプと、
   前記シングルアンプの出力端子と、前記第３抵抗の間に設けられた第５抵抗と、
   前記シングルアンプの出力端子と、前記第４抵抗の間に設けられた第６抵抗と、
   を含むレプリカロード回路をさらに備えることを特徴とする請求項１または２に記載の差動ハイブリッド回路。
4. 被試験デバイスから出力される受信差動信号を受信し、前記受信差動信号の差動振幅を所定の上側しきい値電圧と比較する、請求項１または２に記載の第１の差動ハイブリッド回路と、
   前記被試験デバイスから出力される受信差動信号を受信し、前記受信差動信号の差動振幅を所定の下側しきい値電圧と比較する、請求項１または２に記載の第２の差動ハイブリッド回路と、
   を備え、
   前記第１、第２の差動ハイブリッド回路は、前記第１、第２入出力端子、前記メインドライバアンプ、前記レプリカドライバアンプおよび第１抵抗から第４抵抗を共有することを特徴とする試験装置

Images