KR100713784B1 - 수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송시스템 - Google Patents

수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송시스템 Download PDF

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Abstract

수신기는 입력 신호에 대해 공지된 오프셋을 인가하는 오프셋 인가 회로 및 오프셋 인가된 입력 신호를 기준 전압과 비교하는 판정 회로를 갖는다. 입력 신호의 레벨은 공지된 오프셋 및 판정 회로로부터의 최종 출력에 의존하여 결정된다. 이 구성에 대해, 큰 공통 모드 전압은 신호 전송용으로 사용된 회로에서 제거될 수 있다.

Description

수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송 시스템{RECEIVER, TRANSCEIVER CIRCUIT, SIGNAL TRANSMISSION METHOD AND SIGNAL TRANSMISSION SYSTEM}
도 1은 종래 기술에 따른 신호 전송 시스템의 한 예를 개략적으로 도시하는 블럭도.
도 2는 도 1의 신호 전송 시스템에 의해 전송된 신호 데이타의 한 예를 도시하는 파형도.
도 3은 종래 기술에 따른 수신기의 한 예를 도시하는 회로도.
도 4는 본 발명의 제1 모드에 따른 수신기의 원리 구성을 도시하는 블럭 회로도.
도 5의 (a) 및 (b)는 도 4의 수신기의 동작을 설명하는 도면.
도 6은 본 발명이 적용되는 신호 전송 시스템의 한 예를 개략적으로 도시하는 블럭 회로도.
도 7은 본 발명의 제1 모드에 따른 제1 실시예로서의 수신기를 도시하는 회로도.
도 8은 본 발명의 제1 모드에 따른 제2 실시예로서의 수신기를 도시하는 블럭 회로도.
도 9는 도 8의 수신기에서 D/A 컨버터의 한 예를 도시하는 회로도.
도 10은 본 발명의 제1 모드에 따른 제3 실시예로서의 수신기를 도시하는 블럭도.
도 11은 본 발명의 제1 모드에 따른 제4 실시예로서의 수신기를 도시하는 블럭 회로도.
도 12는 본 발명의 제1 모드에 따른 제5 실시예로서의 수신기를 도시하는 블럭 회로도.
도 13은 본 발명의 제1 모드에 따른 제6 실시예로서의 수신기를 도시하는 블럭 회로도.
도 14는 본 발명의 제1 모드에 따른 제7 실시예로서의 수신기를 도시하는 블럭 회로도.
도 15는 본 발명의 제1 모드에 따른 제8 실시예로서의 신호 전송 시스템을 도시하는 블럭 회로도.
도 16은 본 발명의 제1 모드에 따른 제9 실시예로서의 수신기를 도시하는 블럭 회로도.
도 17a, 17b 및 17c는 본 발명의 제2 모드에 따른 수신기의 원리를 설명하는 도면(부분 1).
도 18a 및 18b는 본 발명의 제2 모드에 따른 수신기의 원리를 설명하는 도면(부분 2).
도 19는 본 발명의 제2 모드에 따른 제1 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 20은 본 발명의 제2 모드에 따른 제1 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도21은 도 19 및 도 20에서의 스위치의 한 예를 도시하는 회로도.
도 22는 본 발명의 제2 모드에 따른 제2 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 23은 본 발명의 제2 모드에 따른 제2 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도 24는 본 발명의 제2 모드에 따른 제3 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 25는 본 발명의 제2 모드에 따른 제3 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도 26은 본 발명의 제2 모드에 따른 제4 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 27은 본 발명의 제2 모드에 따른 제4 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도 28은 본 발명의 제2 모드에 따른 제5 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 29는 본 발명의 제2 모드에 따른 제5 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도 30은 본 발명의 제2 모드에 따른 제6 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 31은 본 발명의 제2 모드에 따른 제6 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도 32는 본 발명의 제2 모드에 따른 제7 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 33은 본 발명의 제2 모드에 따른 제7 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도 34는 도32 및 도 33에서 도시한 제7 실시예에서 공통 모드 피드백 회로의 한 예를 도시하는 회로도.
도 35는 본 발명의 제2 모드에 따른 제8 실시예로서의 수신기(샘플 기간)를 도시하는 회로도.
도 36은 본 발명의 제2 모드에 따른 제8 실시예로서의 수신기(판정 기간)를 도시하는 회로도.
도 37은 종래 기술의 수신기의 한 예를 개략적으로 도시하는 블럭 회로도.
도 38은 도 37의 수신기에 관련된 문제점을 설명하는 도면.
도 39는 본 발명의 제3 모드에 따른 수신기의 원리 구성을 도시하는 블럭 회로도.
도 40은 도 39의 수신기의 동작을 설명하는 타이밍도.
도 41은 본 발명의 제3 모드에 따른 수신기의 제1 실시예를 도시하는 블럭 회로도.
도 42는 도 41의 수신기의 동작을 설명하는 타이밍도.
도 43은 도 41의 수신기에서 판정 회로의 한 구성 예를 도시하는 회로도.
도 44는 도 41의 수신기에서 샘플/홀드 회로의 변형된 예를 도시하는 회로도.
도 45는 본 발명의 제3 모드에 따른 수신기의 제2 실시예를 도시하는 회로도.
도 46은 도 45의 수신기의 동작을 설명하는 타이밍도.
도 47은 본 발명의 제3 모드에 따른 수신기의 제3 실시예의 주요부(판정 회로)를 도시하는 회로도.
도 48은 본 발명의 제3 모드에 따른 수신기의 제4 실시예를 도시하는 회로도.
도 49는 본 발명의 제3 모드에 따른 수신기의 제5 실시예를 도시하는 회로도.
도 50은 본 발명의 제3 모드에 따른 수신기의 제6 실시예의 주요부(판정 회로)를 도시하는 회로도.
도 51은 본 발명의 제3 모드에 따른 수신기의 제7 실시예의 주요부(판정 회로)를 도시하는 회로도.
도 52는 종래 기술의 신호 전송 시스템의 한 예를 개략적으로 도시하는 회로도.
도 53은 종래 기술의 신호 전송 시스템의 다른 예를 개략적으로 도시하는 회로도.
도 54는 본 발명에 따른 트랜시버 회로의 원리 구성을 도시하는 블럭 회로도.
도 55는 본 발명의 제4 모드에 따른 제1 실시예로서의 트랜시버 회로에서 드라이버를 도시하는 회로도.
도 56은 본 발명의 제4 모드에 따른 제2 실시예로서의 트랜시버 회로에서 수신기를 도시하는 회로도.
도 57은 본 발명의 제4 모드에 따른 제3 실시예로서의 트랜시버 회로에서 드라이버를 도시하는 회로도.
도 58은 본 발명의 제4 모드에 따른 제4 실시예로서의 트랜시버 회로에서 드라이버를 도시하는 회로도.
도 59는 본 발명의 제4 모드에 따른 제5 실시예로서의 트랜시버 회로에서 드라이버를 도시하는 회로도.
도 60은 도 59에 도시한 드라이버의 동작을 설명하는 도면.
도 61은 도 59에 도시한 드라이버를 사용하는 프리드라이버의 한 예를 도시하는 블럭 회로도.
도 62는 도 61에 도시한 프리드라이버에서 멀티플렉서의 한 예를 도시하는 회로도.
도 63a 및 63b는 도 61에 도시한 프리드라이버에 적용된 다상 클럭을 설명하는 도면.
도 64는 본 발명의 제4 모드에 따른 제6 실시예로서의 트랜시버 회로에서 드라이버를 도시하는 회로도.
도 65는 본 발명의 제4 모드에 따른 제7 실시예로서의 트랜시버 회로에서 보상 전압 발생 회로를 도시하는 회로도.
도 66은 본 발명의 제4 모드에 따른 제8 실시예로서의 트랜시버 회로에서 보상 전압 발생 회로를 개략적으로 도시하는 블럭 회로도.
도 67은 본 발명의 제4 모드에 따른 제9 실시예로서의 트랜시버 회로에서 보상 전압 발생 회로를 도시하는 블럭 회로도.
도 68은 본 발명의 제4 모드에 따른 제10 실시예로서의 트랜시버 회로를 개략적으로 도시하는 블럭 회로도.
도 69는 본 발명의 제4 모드에 따른 제11 실시예로서의 트랜시버 회로에서 수신기를 도시하는 회로도.
도 70은 본 발명의 제4 모드에 따른 제12 실시예로서의 트랜시버 회로에서 보상 전압 발생 회로를 도시하는 회로도.
<도면의 주요 부분에 대한 부호 설명 >
2001 : 드라이버
2003, 2300 : 수신기
2005, 2500 : D/A 컨버터
2006 : 위상 보간기
2007 : 콘트롤러
2021, 2022 : 신호 전송로
2031, 2032 : PMOS 트랜지스터
2033 ∼ 2038 : NMOS 트랜지스터
2039 : 판정 회로
2041, 2042, 2311, 2312 : 종단 저항
2313 ∼ 2316 : 캐패시터
2321, 2326 : 스위치
본 발명은 신호 전송 기술에 관한 것으로, 특히 LSI 칩 사이, 또는 동일 칩에 제공된 복수의 소자나 회로 블럭 사이, 또는 보드나 하우징 사이에서 고속 신호 전송을 실행하는 수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송 시스템에 관한 것이다.
최근에, 컴퓨터 및 다른 정보 처리 장치를 구성하는데 사용된 부품의 성능은 크게 향상되고 있는데, 예를 들면 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 디바이스 및 프로세서 등의 성능 향상은 주목할만하다. 반도체 메모리 디바이스, 프로세서 등의 성능 향상은 부품 또는 요소 사이의 신호 전송 속도가 증 가되지 않으면 시스템 성능이 더 향상되지 않는다.
예를 들면, DRAM과 같은 주 기억 장치와 프로세서 사이의 신호 전송 속도는 컴퓨터 전체의 성능 향상을 방해하는 병목 현상을 야기한다. 신호 전송 속도의 향상은 서버 및 주 기억 장치 사이 또는 네트워크를 경유하여 접속된 서버들 사이에서와 같이 하우징이나 보드(프린트 배선 기판) 사이의 신호 전송 뿐만 아니라 반도체 칩의 고집적화, 대형화 및 전원 전압 레벨(신호 진폭 레벨)의 저하 등으로 인해 LSI(Large Scale Integration) 칩 사이 또는 동일 칩에 제공된 디바이스나 회로 블럭 사이에서의 신호 전송을 향상시키는 것을 필요로 한다.
특히, LSI 사이 또는 보드나 하우징 사이의 데이타 전송량의 증가를 어드레스하기 위해 핀당 신호 전송 속도를 증가시킬 필요가 있다. 이것은 증가된 핀 수로 인한 패키지 비용 등의 증가를 피하기 위한 것이다. 결과적으로, 최근의 LSI간 신호 전송 비는 1 Gbps를 초과하고, 미래에는(지금부터 3년 ∼ 8년 후) 4 Gbps 또는 10 Gbps와 같은 최고로 높은 값(고속 신호 전송 비)에 도달하는 것이 예상되고 있다.
따라서, 신호 전송 시스템을 평가하여 분석하고, 전송/수신 파라메터를 최대한 활용하며, 향상된 수신기 감도를 달성할 수 있는 트랜시버 회로, 및 신호 전송용으로 사용된 회로에서 큰 공통 모드 전압을 제거할 수 있는 수신기를 제공하는 것이 바람직하다.
보드나 하우징 사이, LSI 칩 사이 또는 동일 칩에 제공된 복수의 장치 또는 회로 블럭 사이의 신호 전송을 위해서는 신호선, 배선 패턴 등의 수를 감소시킴으 로써 전송로의 사용 효율을 증가시키는 것이 필요하고, 또 쌍방향으로 높은 정확도 및 고속 신호 전송을 제공할 수 있는 신호 전송 시스템, 신호 전송 방법 및 트랜시버 회로를 제공하는 것이 바람직하다.
종래 기술 및 그것에 관련된 문제점은 도면을 참조하여 후에 상세히 설명한다.
본 발명의 제1 목적은 신호 전송 시스템을 평가하여 분석하고 전송/수신 파라메터를 최대로 활용하며, 수신기 감도를 향상시킬 수 있는 트랜시버 회로를 제공하는 것이다. 또, 본 발명의 목적은 신호 전송에 사용된 회로에서 큰 공통 모드 전압을 제거할 수 있는 수신기를 제공하는 것이다.
본 발명의 제2 목적은 판정 회로를 동작하는 타이밍 마진을 크게 함으로써 높은 정확도 및 고속 신호 전송을 달성할 수 있는 수신기를 제공하는 것이다.
본 발명의 제3 목적은 신호 전송로를 더 효과적으로 이용하고 적은 신호선을 사용하여 고속 신호 전송을 정확하게 실행하며 최대 신호선 길이를 연장할 수 있는 신호 전송 시스템, 신호 전송 방법 및 트랜시버 회로를 제공하는 것이다.
본 발명은 입력 신호에 대해 공지된 오프셋을 인가하는 오프셋 인가 회로 및 오프셋 인가 입력 신호를 기준 전압과 비교하는 판정 회로를 포함하는 수신기를 제공하고, 입력 신호 레벨은 공지된 오프셋 및 판정 회로로부터의 최종 출력에 따라 결정된다.
오프셋 인가 회로는 디지탈 신호에 의해 오프셋 레벨을 제어하는 오프셋 레벨 제어 회로를 포함할 수 있다. 또, 수신기는 오프셋 레벨 제어 회로를 사용하여 오프셋 레벨을 증가시키거나 감소시키고, 판정 회로로부터의 최종 출력이 변경되는 오프셋 레벨을 발견함으로써 입력 신호의 레벨을 검출하는 입력 신호 레벨 검출 회로를 더 포함할 수 있다. 수신기는 수신기의 내부 클럭에 관련해 판정 타이밍을 변화시키는 이러한 방법으로 판정 회로의 판정 타이밍을 제어하는 타이밍 제어 회로를 더 포함할 수 있고, 오프셋 레벨은 타이밍 제어 회로의 출력 타이밍에서 외부로 공급된 선정된 테스트 패턴, 및 입력 신호 레벨 검출 회로를 사용하여 입력 신호를 취득하는 정보를 판단함으로써 조정된다.
오프셋 전압 인가 회로는 정 전류를 수신기의 입력 단자에 병렬로 제공된 종단 저항에 통과시킬 수 있다. 오프셋 전압 인가 회로는 복수의 캐패시터 및 스위치를 포함할 수 있고, 캐패시터 각각의 프리챠지 전압을 변화시킴으로써 오프셋 전압을 변화시킬 수 있다. 오프셋 전압 인가 회로는 일정 전류를 수신기의 내부 노드로 통과시킴으로써 오프셋 레벨을 변화시킨다. 공지된 오프셋으로부터 얻어진 입력 신호의 파형 및 판정 회로로부터의 최종 출력을 사용함으로써, 입력 신호의 수신된 신호 품질은 분석되거나, 수신기 또는 드라이버의 특성은 조정될 수 있다.
또, 본 발명에 따라, 신호 입력을 수신하는 수신기 및 신호를 출력하는 드라이버를 갖는 트랜시버 회로가 제공되고, 수신기는 입력 신호에 대해 공지된 오프셋을 인가하는 오프셋 인가 회로 및 오프셋 인가 입력 신호를 기준 전압과 비교하는 판정 회로를 포함하며, 입력 신호 레벨은 판정 회로로부터 출력된 공지된 오프셋 및 결과에 따라 확인된다.
또, 본 발명에 따라, 제1 트랜시버 회로, 제2 트랜시버 회로, 및 제1 트랜시버 회로와 제2 트랜시버 회로 사이에 접속하는 신호 전송로를 갖는 신호 전송 시스템이 제공되고, 트랜시버 회로 각각은 신호 입력을 수신하는 수신기 및 신호를 출력하는 드라이버를 포함하며, 수신기는 입력 신호에 대해 공지된 오프셋을 인가하는 오프셋 인가 회로 및 오프셋 인가 입력 신호를 기준 전압과 비교하는 판정 회로를 포함하고, 입력 신호 레벨은 판정 회로로부터 출력된 공지된 오프셋 및 결과에 따라 확인된다.
선정된 테스트 패턴은 제1 트랜시버 회로의 드라이버로부터 송신될 수 있고, 테스트 패턴은 제2 트랜시버 회로의 수신기를 사용하여 선정된 타이밍으로 판단될 수 있으며, 테스트 패턴의 레벨은 제2 트랜시버 회로에서 오프셋 레벨의 조정에의해 검출될 수 있으므로써, 제2 트랜시버 회로의 수신기의 등화 파라메터를 조정한다. 데이타 "0"과 "1" 사이의 경계에서 판단될 수 있는 경계 신호는 제1 트랜시버 회로에서의 수신기에 의해 제2 트랜시버 회로에서의 수신기로 송신될 수 있고, 경계 신호는 제2 트랜시버 회로에서의 수신기에 의해 수신될 수 있으며, 이러한 경계 오프셋은 수신기의 판정 회로에서의 판정 결과가 데이타 "0"과 "1" 사이의 경계와 일치한다고 생각할 수 있고, 제2 트랜시버 회로에서의 수신기의 제로 조정은 일반적인 입력 신호 수신시에 경계 오프셋을 수신기에 인가함으로써 달성될 수 있다.
선정된 테스트 패턴은 제1 트랜시버 회로에서의 드라이버에 의해 제1 트랜시버 회로에서의 수신기에 송신될 수 있고, 테스트 패턴은 수신기의 수신 타이밍을 순차적으로 변경시킴으로써 제2 트랜시버 회로에서의 수신기에 의해 수신될 수 있으며 테스트 패턴의 레벨이 검출될 수 있으므로, 제2 트랜시버 회로의 파라메터를 조정할 수 있다.
추가로, 본 발명에 따라, 복수의 신호선과 상기 신호선에 접속된 캐패시터와. 상기 캐패시터의 접속을 제어하는 스위치를 갖는 캐패시터 네트워크를 갖는 수신기가 제공되고, 수신기는 공통 모드 전압 성분을 포함하는 캐패시터 노드 중 적어도 한 노드에 특정 전압값이 유지된 노드를 접속시킴으로써 복수의 신호선에 제공된 공통 모드 전압을 제거하는 공통 모드 전압 제거 회로를 포함한다.
본 발명에 따라, 복수의 신호선과, 상기 신호선에 접속된 캐패시터와, 상기 캐패시터의 접속을 제어하는 스위치를 갖는 캐패시터 네트워크를 포함하는 수신기가 제공되고, 수신기는 공통 모드 전압 성분을 포함하는 캐패시터 노드 중 적어도 한 노드에 특정 전압값으로 프리챠지된 노드를 접속시킴으로써 복수의 신호선에 제공된 공통 모드 전압을 제거하는 공통 모드 전압 제거 회로를 포함한다.
공통 모드 전압 제거 회로는 공통 모드 전압에 대응하는 전압값을 발생시키는 대응하는 전압 발생 회로 및 대응하는 전압 발생 회로의 출력 전압에 의해 캐패시터의 한 측을 충전시키는 캐패시터 충전 회로를 포함할 수 있다. 공통 모드 전압 제거 회로는 복수의 신호선에 나타나는 차동 전압에 의해 입력 캐패시터를 충전시키는 차동 전압 캐패시터 충전 회로 및 입력 캐패시터의 단자를 충전 기간 결과로서 판정 회로의 입력 단자에 접속하는 접속 제어 회로를 포함할 수 있다. 차동 전압 캐패시터 충전 회로는 정전압으로 캐패시터의 한 노드를 접속시킴으로써 싱글 엔디드 변환(single-ended conversion)에 대한 차동을 동시에 갖는 공통 모드 전압을 제거할 수 있다. 차동 전압 캐패시터 충전 회로는 캐패시터의 2개의 노드를 각각 싱글-엔디드 증폭기에 결합시킬 수 있다.
캐패시터 네트워크는 PRD를 구현할 수 있다. 수신기는 캐패시터 네트워크로부터의 신호가 입력되는 2개의 싱글-엔디드 증폭기의 출력에 대해 공통 모드 전압의 제거용 피드백을 인가할 수 있다. 캐패시터 네트워크는 2개 이상의 커플링 캐패시터를 포함할 수 있고, 커플링 캐패시터는 프리챠지 기간 동안 병렬로 접속하고, 판정 기간 동안 직렬로 접속된다.
본 발명에 따라, 공급되는 입력 신호를 통한 입력선과, 다상의 주기적인 클럭(multi-phase periodic clock)에 의해 입력 신호를 순차적으로 래치하고 래치된 입력 신호를 유지하는 복수의 샘플/홀드 회로 및 샘플/홀드 회로의 출력의 가중 합(weighted sum)에 상당하는 신호를 생성시킴으로써 입력 신호를 판정하는 판정 회로를 포함하는 수신기가 제공되고, 각 샘플/홀드 회로의 출력 유효 기간은 입력 신호의 1 비트 타임보다 더 길게 형성되고, 판정 회로는 샘플/홀드 회로의 출력 유효 기간이 샘플/홀드 회로의 전후에서 동작하는 다른 샘플/홀드 회로의 출력 유효 기간을 오버랩하는 기간 동안 생성된 가중 합을 이용함으로써 동작된다.
판정 회로는 전압, 전류 또는 샘플/홀드 회로의 출력의 가중 합에 대응하는 충전 신호를 생성할 수 있다. 샘플/홀드 회로의 동작 사이클은 입력 신호의 2 비트 타임과 동일하게 설정될 수 있고, 샘플/홀드 회로의 샘플 기간은 이들 홀드 기간보다 더 길게 만들어 질 수 있으므로, 샘플/홀드 회로의 출력 유효 기간이 샘플/홀드 회로의 전후에서 동작하는 다른 샘플/홀드 회로의 출력 유효 기간을 오버랩한다. 샘플/홀드 회로의 동작 사이클은 입력 신호의 3 이상의 비트 타임과 동일하게 설정될 수 있고, 샘플/홀드 회로의 출력 유효 기간은 입력 신호의 1 비트 타임과 동일하거나 더 길게 설정된다.
샘플/홀드 회로의 출력의 가중 합은 샘플/홀드 회로의 출력 신호를 트랜지스터를 사용하는 트랜스컨덕터에 의해 전류로 변환되고, 그 전류를 공통 모드 디바이스로 통과시킴으로써 발생될 수 있다. 가중 합은 트랜스컨덕터에 병렬로 접속되도록 트랜지스터의 수를 변화시킴으로써 조정될 수 있다. 가중 합의 가중치는 트랜스컨덕터에서의 전류 바이어스 값을 변화시킴으로써 조정될 수 있다.
판정 회로는 유지 전압으로 충전된 각 캐패시터를 상호 접속함으로써 샘플/홀드 회로의 출력의 가중 합에 상당하는 신호를 발생할 수 있다. 판정 회로는 캐패시터에 저장된 충전의 차에 따라 가중 합을 발생할 수 있다. 판정 회로는 샘플/홀드 회로의 출력에 상당하는 전하를 충전 전송 회로를 통해 공통 캐패시터로 이동시킴으로써 샘플/홀드 회로의 출력의 가중 합에 대응하는 신호를 발생할 수 있다. 가중 합은 충전 전송 회로에서 병렬로 접속되도록 트랜지스터의 수를 변화시킴으로써 조정될 수 있다.
또, 본 발명에 따라, 송신 신호를 신호 전송로 상에 출력하는 드라이버, 신호 전송로로부터의 수신 신호를 수신하는 수신기 및 드라이버에 기인한 간섭 전압을 보상하기 위해 사용된 보상 전압을 발생하고 이 보상 전압을 수신기에 공급하는 보상 전압 발생 회로를 포함하는 트랜시버 회로를 제공하고, 쌍방향 신호 전송은 전송 신호와 수신 신호 사이의 위상 관계에 따라 보상 전압 발생 회로의 출력 레벨을 제어함으로써 달성된다.
드라이버는 정 전류 드라이버일 수 있다. 드라이버는 복수의 정 전류 드라이버 유닛을 갖는 제1 드라이버 유닛 어레이 및 복수의 정 전류 드라이버 유닛을 갖는 제2 드라이버 유닛 어레이를 포함할 수 있고, 송신 신호는 제1과 제2 드라이버 유닛 어레이 사이를 전환함으로써 순차적으로 출력된다. 드라이버 유닛 어레이 각각은 각 드라이버 유닛 어레이에서의 복수의 정 전류 드라이버 유닛의 동작 조건을 제어할 수 있으므로, 송신 신호의 과도 특성을 조정할 수 있다. 트랜시버 회로는 드라이버 유닛 어레이 각각을 구동하는 프리드라이버를 더 포함할 수 있고, 이 프리드라이버는 사이클이 1 비트 타임 T 동안 2배인 4n 위상 클럭에 의해 구동될 수 있는데, 여기에서 n은 각 드라이버 유닛 어레이에서의 드라이버 유닛 수를 표시한다.
보상 전압 발생 회로는 드라이버와 동일 회로 구성을 갖고 드라이버와 동일 데이타에 의해 구동된 복사 드라이버(replica driver)일 수 있고, 복사 드라이버의 출력 진폭 및 과도 시간을 제어하는 유닛을 포함할 수 있다. 드라이버는 복수의 드라이버 유닛을 포함할 수 있고, 복사 드라이버는 드라이버를 구성하는 드라이버 유닛 중 한 유닛과 구성이 유사해질 수 있다. 보상 전압 발생 회로는 과거 출력 비트에 기초하여 수신기의 판정 타이밍에서 보상 전압의 정확성을 높이기 위해 보정 신호를 발생시키는 보정 회로를 더 포함할 수 있다.
보상 전압 발생 회로는 드라이버로부터의 송신 신호 출력의 현재 비트 및 과 거 비트를 구성하는 데이타 시퀀스에 기초하여 송신 신호와 수신 신호 사이의 위상 관계에 따라 보상 전압을 발생할 수 있다. 트랜시버 회로는 수신기에서의 판정이 다른 측에서 드라이버의 출력 전류 레벨을 제로로 설정하는 동안 한 측에서 테스트 패턴을 드라이버로 송신함으로써 데이타 "0"에서 데이타 "1"까지 또는 데이타 "1"에서 데이타 "0"까지 변화되는 경계용 보상 전압을 실제 신호 전송 이전에 결정하는 유닛을 더 포함할 수 있고, 실제 신호 전송은 저장된 보상 전압을 사용하여 실행될 수 있다.
보상 전압 발생 회로는 드라이버로부터의 송신 신호 출력의 현재 비트와 과거 비트로 구성하는 데이타 시퀀스에 의존하고 송신 신호와 수신 신호 사이의 위상 차에 의존하는 전압 레벨을 발생하는 복수의 보상 전압 보정 회로 및 데이타 시퀀스에 따라 복수의 보상 전압 보정 회로 중 한 회로의 출력을 선택하는 선택 회로를 포함할 수 있다.
보상 오프셋 값은 현재 비트를 포함하는 n 개의 과거 비트로 이루어진 비트 시퀀스의 값에 기초하여 결정될 수 있고, 여기에서 트랜시버 회로는 보상 전압의 2n 종류에 대응하는 2n 수신기 및 실제 비트 시퀀스에 대응하는 수신기 출력을 선택하는 선택 회로를 포함할 수 있다. 트랜시버 회로는 신호 전송로의 특성을 보상하기 위해 드라이버나 수신기용 또는 드라이버와 수신기용으로 제공된 등화 회로를 더 포함할 수 있고, 보상 전압 발생 회로는 테스트 패턴을 수신하고 동일 측에서 드라이버로부터의 간섭값을 최소화하고, 반대 측에서 드라이버로부터 송신된 신호에 도 입된 부호간 간섭을 최소화하도록 조정되는 유닛을 포함할 수 있다. 트랜시버 회로는 일정값으로 드라이버의 출력 임피던스를 유지하는 임피던스 홀딩 회로를 더 포함할 수 있다. 드라이버로부터의 송신 신호 출력의 과도 시간은 비트 타임 T와 대체로 동일하게 설정될 수 있다.
본 발명에 따라, 제1 트랜시버 회로, 제2 트랜시버 회로 및 제1과 제2 트랜시버 회로 사이에 접속하는 신호 전송로를 포함하는 신호 전송 시스템이 제공되고, 제1 및 제2 트랜시버 회로 중 적어도 한 회로는 송신 신호를 신호 전송로에 출력하는 드라이버, 신호 전송로로부터의 수신 신호를 수신하는 수신기 및 드라이버로 인해 발생된 간섭 전압을 보상하기 위해 사용되는 보상 전압을 발생하고 이 보상 전압을 수신기에 공급하는 보상 전압 발생 회로를 포함하는 트랜시버 회로이며, 쌍방향 신호 전송은 송신 신호와 수신 신호 사이의 위상 관계에 따라 보상 전압 발생 회로의 출력 레벨을 제어함으로써 실행된다.
또, 본 발명에 따라, 송신 신호를 신호 전송로에 출력하는 드라이버 및 신호 전송로로부터 수신 신호를 수신하는 수신기를 갖는 신호 전송 방법이 제공되는데, 드라이버에 의해 기인된 간섭 전압을 보상하기 위해 사용되는 보상 전압이 발생되어 수신기에 공급되며, 쌍방향 신호 전송은 송신 신호와 수신 신호 사이의 위상 관계에 따라 보상 전압의 레벨을 제어함으로써 실행된다.
보상 전압은 드라이버로부터의 송신 신호 출력의 현재 비트와 과거 비트로 구성된 데이타 시퀀스에 기초하여 전송 신호와 수신 신호 사이의 위상 관계에 따라 발생될 수 있다. 수신기에서의 판정이 데이타 "0"에서 데이타 "1"까지이거나 데이 타 "1"에서 데이타 "0"까지 변화하는 경계용 보상 전압은 다른 측에서 드라이버에서의 출력 전류 레벨을 제로로 설정하는 동안 한 측에서 드라이버로부터의 테스트 패턴을 송신함으로써 실제 신호 전송 이전에 결정될 수 있고, 결정된 보상 전압은 메모리에 저장될 수 있으며, 실제 신호 전송은 저장된 보상 전압을 사용하여 실행될 수 있다. 드라이버로부터의 송신 신호 출력의 과도 시간은 비트 타임 T와 대체로 동일하게 설정될 수 있다.
본 발명은 첨부하는 도면을 참조하여 후술하는 바와 같이 양호한 실시예의 설명으로부터 더 명백히 이해될 수 있다.
본 발명에 따른 수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송 시스템의 양호한 실시예의 상세한 설명을 진행하기 전에, 종래 기술 및 종래 기술에 관한 문제점에 대해 먼저 설명한다.
도 1은 종래 기술에 따른 신호 전송 시스템의 한 예를 개략적으로 도시하는 블럭도이다. 도 1에서, 참조 번호(2101)는 차동 드라이버이고, 참조 번호(2102)는 신호 전송로(케이블)이며, 참조 번호(2103)는 차동 수신기(수신기)이다.
일반적으로, 도 1에 도시한 바와 같이 차동 신호 전송은, 예를 들면 보드나 하우징 사이(예를 들면 서버와 주 기억 장치 사이)의 고속 신호 전송을 실행하는데 사용된다. 여기에서, 예를 들면 차동 드라이버(2101)는 신호 송신 측인 서버(주 기억 장치)에 설치되고, 수신기(2103)는 신호 수신측에서 주 기억 장치(서버)에 설치된다. 차동 신호(보상 신호)를 사용하는 신호 전송은 보드나 하우징 사이의 신호 전송 뿐만 아니라 예를 들면 칩 내의 디바이스나 회로 블럭 사이의 신호 전송용으 로 사용된다.
도 2는 도 1의 신호 전송 시스템에 의해 송신된 신호 데이타의 한 예를 도시하는 파형도이다.
LSI 사이 또는 보드나 하우징 사이의 데이타 신호를 송신할 때, 전송로(케이블(2102)) 등에 의한 전송 거리가 비교적 긴 경우, 또는 예를 들면 전송로의 도체 크기가 작은 경우, 부호간 간섭은 표피 효과 또는 다른 고주파 손실로 인해 발생하여 신호 데이타 "0"과 "1" 사이를 정확하게 판별하기 어렵게 되어 신호 전송 속도를 제한한다. 예를 들면, 데이타 "101001011..."이 도 1에 도시한 신호 전송 시스템에서 송신측의 차동 드라이버(2101)로부터 수신측의 차동 수신기(2103)까지 송신될 때, 수신측(차동 수신기, 2103)에 수신된 신호 데이타의 파형은 도 2에 도시한 바와 같이 변형되어 있고, 이 경우에 차동 신호의 전압 값이 일반적으로 교차하는 점(EP)에서 교차하지 않기 때문에, 종래의 차동 증폭기를 사용하여 구성된 차동 수신기(2103)는, 예를 들면 수신된 데이타를 "100001111..."로 잘못 판정해 버린다.
또, 동일 현상은, 예를 들면 수 Gbps의 고속 신호가 인쇄 회로 기판 트레이스 또는 구리 케이블 상에 송신될 때, 이 경우도 마찬가지로 수신된 파형은 이진 0 및 1을 표시하는 디지탈적 신호 파형보다는 도 2에 도시한 바와 같이 0과 1 사이의 중간값을 취하는 아날로그적 파형이 된다. 따라서, 고속 신호 전송/수신 회로(트랜시버 회로)의 우수한 동작을 위해서는 수신기에 의해 정확하게 수신된 파형에 관계하는 데이타를 취득하고 이 취득된 값에 기초하여 트랜시버 회로를 조정하는 것이 필요하다.
그러나, 종래 기술에서, 예를 들면 인쇄 회로 기판 상에 장착된 LSI에 대한 실제 파형을 관측하는 수단이 없기 때문에, 단지 신호가 수신기에서 수신되는지 여부를 판정(go/no-go 판정)하는 것만이 가능하다.
일반적으로, 차동 신호 전송은, 예를 들면 전송 거리가 비교적 길 때, LSI 사이 또는 보드나 하우징 사이의 신호 전송용으로 사용된다. 신호 전송시 전송로(신호선)에 야기된 노이즈가 신호에 대한 공통 모드 노이즈이기 때문에, 차동 전송의 경우에 이러한 공통 모드 노이즈는 제거될 수 있다.
도 3은 종래 기술에 따른 수신기의 한 예를 도시하는 회로도이며, 도시한 바와 같이 여기에서 수신기는 차동 수신기로 구성된다. 도 3에서, 참조 번호(2131 및 2132)는 P-채널 MOS 트랜지스터(PMOS 트랜지스터)이고, 참조 번호(2133 내지 2135)는 N-채널 MOS 트랜지스터(NMOS 트랜지스터)이다.
도 3에 도시한 바와 같이, 종래 기술의 수신기는, 예를 들면 차동 신호 V+, V-를 수신하기 위해 트랜지스터 차동 쌍(transistor differential pair)을 사용하는 차동 증폭기 단으로 구성되어 있다. 그러나, 차동 쌍은 차동 증폭기 단이 능동 디바이스로서 작동할 때만 우수하게 동작한다. 더우기, 큰 공통 모드 전압이 인가될 때, 예를 들면 차동 증폭기 단의 특성은 공통 모드 노이즈가 작을 때에 변화되어, 디자인 특성은 얻어질 수 없다.
즉, 차동 증폭기 단과 같은 능동 디바이스를 사용하는 공통 모드 전압 제거 수단은 사용될 수 있는 공통 모드 전압 범위가 충분히 크게 될 수 없음을 해결해야할 문제점으로 가지고 있다. 또, 이것은 트랜스포머를 사용하여 넓은 범위 상에서 공통 모드 전압을 제거하도록 행해지지만, LSI 외부에 DC 신호를 통과시키지 못하는 외부 수동 부품(트랜스포머)을 추가시켜야 하므로, 비용을 증가시키는데 기여하는 큰 요인이 된다.
다음에, 본 발명의 제1 모드에 따른 다양한 실시예는 도 4 내지 도 36을 참조하여 설명한다.
도 4는 본 발명의 제1 모드에 따른 수신기의 원리 구성을 도시하는 블럭 회로도이고, 도 5의 (a) 및 (b)는 도 4의 수신기의 동작을 설명하는 도면이다.
도 4에 도시한 바와 같이, 본 발명의 제1 모드는 공지된 오프셋 전압 Voff+, Voff-을 수신기(2003)에 인가하는 수단을 포함한다. 수신기에 인가된 오프셋에 대한 파형은 수신기(2003)의 판정 회로에 의해 기준 전압과 비교되고, 그 비교 결과에 기초하여 디지탈적 신호(0 또는 1)로 변환된다. 특히, 판정 회로는 입력이 기준 전압보다 더 클 때 1을 출력하고, 입력이 기준 전압보다 작을 때 0을 출력한다.
즉, 도 5의 (a) 및 (b)에 도시한 바와 같이, 차동(보상) 입력 신호의 전압 레벨이 V+ 및 V-로 표시될 때, 실행 입력 Va는 Va = {(V+) - (V-)} + {(Voff+) - (Voff-)}로 제공되며, 판정 회로의 출력은 실행 입력 Va의 부호가 반전될 때 0에서 1까지 또는 1에서 0까지 변화된다. 따라서, 수신기의 판정 출력이 0과 1 사이에서 전환되는 경계는 {(V+) - (V-)} = {(Voff+) - (Voff-)}이다. {(V+) - (V-)} > {(Voff+) - (Voff-)}일 때 수신기의 판정 출력은 1이고, 반대로, {(V+) - (V-)} < {(Voff+) - (Voff-)}일 때 수신기의 판정 출력은 0이다.
본 발명의 제1 모드에 따른 수신기에서, 수신기의 판정 회로의 출력이 0과 1 사이에서 전환되는 경계는, 예를 들면 D/A 컨버터를 사용하는 디지탈적 방법에서 오프셋 전압 Voff+, Voff-의 값을 제어하면서 주기적 테스트 패턴을 참조하여 반복적으로 판정함으로써 얻어지고, 그렇게 함으로써 입력 신호(V+, V-)의 아날로그적값은 D/A 컨버터의 분해능에 상당하는 정확성이 발견될 수 있다. 또, 테스트 패턴에 관련된 판정 타이밍을 크게 변화시키면서 판정함으로써, 수신기에 대한 신호 입력의 아날로그 값이 정확히 발견될 수 있다.
다시 말하면, 고정된 판정 타이밍에서, 또 판정 타이밍의 순차적으로 변화시키면서 수신기의 판정 회로의 출력이 0과 1 사이에서 전환되는 경계를 검색함으로써, 고정된 타이밍에서의 신호 레벨이 발견될 수 있고, 판정 타이밍을 순차적으로 변화시키면서 동일 프로세스를 반복함으로써 다양한 판정 타이밍에서의 신호 레벨(즉, 아날로그적 신호 파형)은 확인될 수 있다.
이렇게 하여, 본 발명의 제1 모드에 따라, 수신기에 대한 신호 입력의 아날로그적 값은 수집될 수 있고, 신호 전송이 고속(예를 들면, 수 Gbps)으로 실행될 때에도 신호의 송신 파형, 파형의 품질 등은 칩이 제 자리에 장착된 동안 평가될 수 있다. 또, 본 발명의 제1 모드에 따라, 트랜시버 파라메터(등화하는데 사용된 파라메터 등)는 아날로그적 데이타에 기초하여 조정될 수 있고, 또 수신기에 대한 입력 오프셋 전압도 트랜지스터의 임계 전압 Vth의 변화를 위해 조정될 수 있다.
따라서, 본 발명의 제1 모드에 따라, 디지탈적 방법으로 동작하는 수신기를 사용하여, 수신기의 입력 단자에 인가된 신호 파형의 아날로그값은 정확히 발견될 수 있으므로, 트랜시버 회로의 평가 및 분석, 파라메터의 조정 등이 허용된다. 결 과적으로, 테스트 비용은 감소될 수 있고, 고속 신호 전송 트랜시버의 성능이 우수해질 수 있다.
도 6은 본 발명이 적용된 신호 전송 시스템의 한 예를 개략적으로 도시하는 블럭 회로도이다. 도 6에서, 참조 번호(2001)는 드라이버(차동 드라이버)이고, 참조 번호(2021 및 2022)는 신호 전송로(케이블)이며, 참조 번호(2003)는 종단 저항이고, 참조 번호(2041 및 2042)는 종단 저항이다.
드라이버(2001)는, NRZ 신호를 예를 들면 1.25 Gbps의 데이타 전송 속도로 신호 전송로(케이블 : 2021 및 2022) 상에 송신한다. 드라이버(2001)로부터의 신호 출력은 케이블(2021 및 2022) 상으로 전송되고 종단 저항(2041 및 2042)에서 종단된 후, 수신기(2003)의 입력 단자 V+ 및 V-에 인가된다.
도 7은 본 발명의 제1 모드에 따른 제1 실시예로서의 수신기를 도시하는 회로도이고, 도 6의 수신기(2003)는 여기에 도시되어 있다. 도 7에서, 참조 번호(2031 및 2032)는 P-채널 MOS 트랜지스터(PMOS 트랜지스터)이고, 참조 번호(2033 내지 2038)는 N-채널 MOS 트랜지스터(NMOS 트랜지스터)이며, 참조 번호(2039)는 판정 회로(래치 회로)이다. 여기에서, 참조 부호 Vcn은 트랜지스터(2035 및 2038)의 게이트에 인가된 바이어스 전압을 표시한다.
도 7에 도시한 바와 같이, 수신기(2003)는 입력 신호(입력 전압 V+ 및 V-)의 인가용 차동 쌍 트랜지스터(2033 및 2034) 및 오프셋 신호(오프셋 전압 Voff+ 및 Voff-)의 인가용 차동 쌍 트랜지스터(2036 및 2037)를 포함하는 예비증폭기 및 예비 증폭기의 출력을 판정하는 판정 회로(재생 래치 회로 ; 2039)를 포함한다. 특 히, 정 논리 입력 신호 V+는 제1 차동 쌍의 한 트랜지스터(2033)의 게이트에 인가되고, 부 논리 입력 신호 V-는 다른 트랜지스터(2034)의 게이트에 인가된다. 유사하게, 정 논리 오프셋 신호 Voff+는 제2 차동 쌍의 한 트랜지스터(2036)의 게이트에 인가되고, 부 논리 오프셋 신호 Voff-는 다른 트랜지스터(2037)의 게이트에 인가된다. 그 다음, 제1 및 제2 차동 쌍을 갖는 예비 증폭기의 출력은 래치 신호 LAT에 의해 재생 래치 회로(판정 회로 : 2039)로 래치되고, 판정은 데이타가 0 또는 1인지를 결정하기 위한 출력을 행한다. 여기에서, 제2 차동 쌍(오프셋 전압 인가 차동 쌍)에 인가된 오프셋 신호(오프셋 차동 전압 Voff+ 및 Voff-)는 공지된 전압 레벨을 갖는다.
제1 실시예에 따라, 판정은 판정 회로(2039)가 동작하는 타이밍에서 수신된 전압 레벨(입력 전압 V+ 및 V-)이 기준 전압 레벨(오프셋 전압 Voff+ 및 Voff-)을 초과하는지의 여부, 특히 {(V+) - (V-)}가 {-(Voff+) - (Voff-)}보다 큰지 여부에 따라 행해질 수 있으므로, 드라이버에서 수신기까지의 신호 전송 시스템의 품질은 평가될 수 있다. 더구나, 판정 결과(판정 출력)가 0 또는 1을 표시하는 디지탈 데이타로서 출력되기 때문에, 디지탈 데이타가 평가, 특성 조정 등을 위해 사용될 수 있도록 트랜시버를 제어하는 논리 회로 또는 프로세서로 전송된다. 예를 들면, 결함 조건이 장치에서 발견될 때, 제1 실시예에 따라 테스트 패턴을 사용하여 칩 및 케이블이 제 자리에 장착된 상태에서 수신된 파형이 기준 전압보다 더 커지는지 여부를 알 수 있다. 이것은 신속한 보정대책을 제공할 수 있게 한다.
도 8은 본 발명의 제1 모드에 따른 제2 실시예로서의 수신기를 도시하는 블 럭 회로도이다. 도 8에서, 참조 번호(2004)는 디지탈 오프셋 코드를 출력용 아날로그 형태로 변환하는 D/A 컨버터이다.
도 8에 도시한 바와 같이, 제2 실시예는 오프셋 레벨(오프셋값; 오프셋 전압)을 증가시키거나 감소시키는 수단을 포함하는 것이 도 7에 도시한 제1 실시예와 다르다. 특히, 예를 들면 주기적 형태로 반복적으로 테스트 패턴을 적용하면서, 오프셋 값은 증가 스텝으로 D/A 컨버터(2005)를 사용하여 최소값에서 최대값쪽으로 변화하여, 판정값이 0에서 1까지 또는 그 반대로 변화됨이 관찰된다. 이 구성에 대해, 수신기(판정 회로 : 2003)에 인가된 신호값 V+, V-은 D/A 컨버터(2005)의 분해능에 상당하는 정확성이 발견될 수 있고, 수신된 신호(입력 신호 레벨)의 아날로그적 값은, 예를 들면 인쇄 회로 기판 상에 장착된 LSI로 확인될 수 있다. 여기에서, D/A 컨버터(2005)에 인가된 오프셋 코드는, 예를 들면 6 비트 또는 7 비트 코드이다.
도 9는 도 8의 수신기에서 D/A 컨버터(2005)의 한 예를 도시하는 회로도이다.
도 9에 도시한 바와 같이, D/A 컨버터(3005)는, 예를 들면 복수의 PMOS 트랜지스터(2511 내지 2513, 2521 내지 2523, ..., 25n1 내지 25n3) 및 부하 저항(2501 및 2502)을 포함한다. 바이어스 전압 Vcp는 트랜지스터(2511, 2521, ..., 25n1)의 게이트에 인가되고, 트랜지스터(2512, 2522, ..., 25n2 및 2513, 2523, ..., 25n3)의 게이트는 각각 오프셋 코드(b1, b2, ..., bn 및 /b1, /b2, ..., /bn)로 공급된다. 트랜지스터(2512, 2522, ..., 25n2 및 2513, 2523, ..., 25n3)를 통해 흐르는 전류는 각각 결합되어 부하 저항(2502 및 2501)으로 각각 흐르고, 오프셋 전압 Voff+ 및 Voff-는 출력된다. 즉, D/A 컨버터(2005)는 오프셋 코드(b1, /b1; b2, /b2; ..., bn, /bn)에 비례하여 레벨의 오프셋 전압 Voff+ 및 Voff-를 발생한다.
도 10은 본 발명의 제1 모드에 따른 제3 실시예로서의 수신기를 도시하는 블럭 회로도이다. 도 10에서, 참조 번호(2006)는 위상 보간기 (interpolator)이고, 참조 번호(2007)은 콘트롤러이다.
도 8과 도 10 사이의 비교로부터 명백해진 바와 같이, 제3 실시예는 제2 실시예의 상술한 구성에 추가하여, 수신된 신호(입력 신호)에 관련된 수신 타이밍(판정 타이밍)을 시프트하는 수단(위상 보간기 : 2006)을 포함한다. 다양한 공지된 구성은 위상 보간기(2006)용으로 사용될 수 있다.
수신기(2003 : 판정 회로(2039))은, 예를 들면 위상 보간기(2006)으로부터 공급된 타이밍 펄스 LAT의 상승 엣지에서 동작한다. 위상 보간기(2006)에 인가된 위상 코드는, 예를 들면 통상의 신호 수신시 클럭 복구 회로(도시하지 않음)으로부터 6 비트 디지탈 신호에 의해 제어되지만, 파형 진단시 별도 제어 회로(콘트롤러(2007))로부터 공급된 신호에 의해 제어된다. 콘트롤러(2007)은 수신기(2003)의 출력을 수신하고, D/A 컨버터(2005)에 인가된 오프셋 코드 뿐만 아니라 위상 보간기(2006)에 인가된 위상 코드(예를 들면, 6 비트 디지탈 신호)를 발생한다.
제3 실시예에 따라, 단순 회로를 부가함으로써(즉, 단순 회로를 타이밍 발생 회로에 부가함으로써), 수신 신호(입력 신호)의 레벨 뿐만 아니라 수신 신호의 파 형은 높은 시간 분해능으로 취득될 수 있다. 특히 이것을 설명하기 위해, 위상 보간기(2006)의 클럭 주파수가 625 MHz(1 사이클은 1.6 ns임)이고 위상 코드가 6 비트 신호일 때, 예를 들면 수신 신호의 파형은 25 ps의 시간 분해능으로 얻어질 수 있다. 수신 신호 레벨은, 상술한 제2 실시예에서와 마찬가지로 D/A 컨버터(2005 : 예를 들면 6 비트 또는 7 비트 오프셋 코드)의 분해능에 의해 규정된다.
도 11은 본 발명의 제1 모드에 따른 제4 실시예로서의 수신기를 도시하는 블럭 회로도이다. 도 11에서, 참조 번호(2300)는 수신기(차동 수신기)를 표시하고, 참조 번호(2500)는 전류 D/A 컨버터를 표시한다.
도 11에서 도시한 바와 같이, 제4 실시예에서, 수신기(2300)은 종래의 차동 수신기이고, 오프셋은 이 수신기(2300)의 전단(입력단)에 인가된다. 즉, 전류값이 오프셋 코드에 의해 제어된 D/A 컨버터(2500)는 신호 전송로(2021 및 2033)에 설치된 종단 저항(2041 및 2042)에 설치되고, D/A 컨버터(2500)에서의 일정 전압원으로부터의 전류를 수신기(2300)의 입력 단자에 주입함으로써 오프셋 전압 Voff+, Voff-은 수신기(2300)의 입력단에서 수신된 신호 V+, V-에 인가된다. 여기에서, D/A 컨버터(2500)는, 예를 들면 6 비트 정도로 구성하는 오프셋 코드에 의해 제어된다.
이렇게 하여, 제4 실시예에 따라, 수신측에서 종단된 경우, 수신기용으로 사용된 회로 방식에도 불구하고 오프셋 Voff+, Voff-는 수신기에 인가될 수 있다. 여분의 회로를 수신기(2300)의 내부 노드에 추가할 필요가 없기 때문에, 회로의 고속 동작이 손상되지 않고 단지, 부가 회로는 저임피던스 입력 측(종단 저항의 병렬 삽 입 때문에)에 삽입되는 다른 이점이 있다. 제4 실시예에서, 재생 래치 회로는 수신기(2300)로서 사용된다.
도 12는 본 발명의 제1 모드에 따른 제5 실시예로서의 수신기를 도시하는 블럭 회로도이다. 도 12에서, 참조 번호(2311 및 2312)는 종단 저항이고, 참조 번호(2313 내지 2316)는 캐패시터이며, 참조 번호(2321 및 2326)는 스위치이다.
제5 실시예에서, 먼저 프리챠지 기간에서 스위치(2321 및 2324)는 턴 오프되고, 스위치(2322, 2323, 2325 및 2326)는 턴 온되며, 프리챠지 전압 Vpr과 기준 전압 Vo(Vo-, Vo+) 사이의 차를 표시하는 차 전압은 인가되어 캐패시터(2314 및 2315)에 전하를 축적한다. 다음에, 재생 래치 회로(2300)가 수신 신호를 판정할 때, 도 12에 도시한 바와 같이 스위치(2321 및 2324)는 턴 온되고, 캐패시터(2313 및 2316)를 병렬로 스위치(2322, 2323, 2325 및 2326)는 턴 오프되므로, 캐패시터(2314 및 2315)를 접속한다.
더 상세히 설명하기 위해, 수신기(재생 래치 회로 : 2300)는 용량에 의해 입력에 결합된다. 프리챠지 기간에서, 래치 회로(2300)의 입력 노드는 프리챠지 전압 Vpr에 프리챠지되고, 한편 캐패시터(2314 및 2315)의 신호선측 상의 노드는 스위치(2322 및 2323)가 온이기 때문에 기준 전압 Vo(Vo- 및 Vo+)이 공급된다. 여기에서, 오프셋 전압 Voff+, Voff-은, 예를 들면 6 비트 D/A 컨버터를 사용하여 프리챠지 전압 Vpr의 값을 제어함으로써 조정될 수 있다. 캐패시터(2314 및 2315) 각각의 양단 전압이 (Vpr-Vo)이고, 이 전압은 판정 기간 동안 각 입력에 인가되기 때문이다.
제5 실시예는 입력 단자가 게이트 전극에 접속될 경우의 어떤 회로 방식의 수신기에 인가될 수 있다. 또, 오프셋 전압을 인가하는 구성이 본질적으로 선형이기 때문에, 비선형성으로 인한 변형이 발생하지 않는다는 장점이 추가된다.
도 13은 본 발명의 제1 모드에 따른 제6 실시예로서의 수신기를 도시하는 블럭 회로도이다.
도 13에 도시한 바와 같이, 제6 실시예에서 판정 회로(재생 회로 : 2039)의 입력단은 정 전류로서 테일 전류(tail current)를 갖는 차동 쌍이다. 특히, 일정 차동 전류 Io+ 및 Io-를 통과시키는 정 전류 회로(트랜지스터 : 2327 및 2328)는 통상 입력 차동 쌍(트랜지스터 : 2323 및 2324)에 추가하여 설치된다. 이들 전류는 PMOS 트랜지스터(부하 디바이스 : 2321 및 2322)로 흐르고, 최종 출력은 재생 래치 회로(판정 회로)에 의해 판단된다. 여기에서, 트랜지스터(2327 및 2328)와 전류 미러 분석에 접속된 트랜지스터(2326 및 2329)로 흐르는 전류 Io+ 및 Io-는 각각 사전에 도 9에 도시된 D/A 컨버터(2005)와 같은 D/A 컨버터를 사용하여 값(오프셋 레벨)로 변화될 수 있다.
제5 실시예와 달리, 오프셋이 전압이 아니라 전류에 의해 인가되기 때문에, 제6 실시예는 고속 신호 전송에 적용될 수 있다. 더구나, 바이어스가 작은 제어 전류를 사용하여 변화될 수 있기 때문에, 전류 소비는 감소될 수도 있다.
도 14는 본 발명의 제1 모드에 따른 제7 실시예로서의 수신기를 도시하는 블럭 회로도이다. 도 14에서, 참조 번호(2331 및 2332)는 종단 저항이고, 참조 번호(2333, 2334, 2341 내지 2343, 및 2351 내지 2353)는 캐패시터이며, 참조 번호(2335 내지 2340, 2344 내지 2346 및 2354 내지 2356)는 스위치이다. 여기에서, 캐피시터(2341 내지 2343 및 2351 내지 2353) 및 스위치(2344 내지 2346 및 2354 내지 2356)은 등화 파라메터를 제어하기 위해 설치되고, 도 14에서, 캐피시터 및 스위치는 3개의 그룹으로 도시되어 있지만, 배열은 이 특정한 예에 한정되지 않는다.
제7 실시예에서, 먼저 프리챠지 기간에서, 도 14에서 도시한 바와 같이 스위치(2335 내지 2338)는 턴온되고, 스위치(2339 및 2340)는 턴 오프되며, 기준 전압 Vo(Vo-, Vo+)과 기준 전압 Vref 사이의 차를 표시하는 차 전압은 인가되어 캐패시터(2333 및 2334)에 전하를 축적한다. 다음에, 수신기(재생 래치 회로 : 2300)가 수신 신호를 판정할 때, 스위치(2335 내지 2338)는 턴 오프되고, 스위치(2339 및 2340)는 턴 온된다.
즉, 제5 실시예의 구성에 추가하여, 제7 실시예는 수신기(2300)의 입력에 결합된 캐패시터가 PRD(Partial Response Detection)를 실행하는 구성을 포함한다. PRD는 입력 신호 파형에 대해 등화를 실행하고, 등화 파라메터는 캐패시터 값을 전환함으로써 제어된다. 특히, 스위치(2344 내지 2346 및 2354 내지 2356)의 온/오프 상태는, 예를 들면 전력 투입 초기 설정 등에서 입력 신호가 고감도로 수신될 수 있도록 정해지고, 한번 정해진 스위치 상태는 동작이 수신된 신호 판정 동작인지 아닌지에 관계없이 이후 유지된다. 즉, 제7 실시예는 현재 신호의 수신 레벨이 이전 비트에 의존하는 정도를 최소화하기 위한 이러한 방법으로 2 비트의 연속 신호를 수신하고 등화 파라메터를 선택함으로써(스위치(2344 내지 2346 및 2354 내지 2356)의 스위치 상태를 제어함으로써) 최적의 등화를 달성한다.
도 15는 본 발명의 제1 모드에 따른 제8 실시예로서의 신호 전송 시스템을 도시하는 블럭 회로도이다. 여기에서, 종단 저항(2041 및 2042)에 인가된 종단 전압 Vtt는 수신기(2003)용 최적값으로 설정된다.
제8 실시예는 하이 임피던스 상태에서 출력 단을 유지하는 드라이버(2001)에 의해 제로인 신호 쌍(보상 신호 V+ 및 V-)의 차 전압을 형성하는 신호를 출력하는 기능을 갖는다. 즉, 도 15에 도시한 바와 같이 신호 Hiz(하이 레벨 "H") 및 /Hiz(로우 레벨 "L")는 PMOS 트랜지스터(2011) 및 NMOS 트랜지스터(2012)의 게이트에 인가되고, 인버터(2013 및 2014) 내로 흐르는 전류를 방지하기 위해 전자는 인버터(2013)와 고 전압 공급선 Vdd 사이에 설치되고, 후자는 드라이버(2001)의 출력 단에서 인버터(2014)와 저전압 공급선 Vss 사이에 설치되어, 이 조건에서 수신기(2003)에서의 판정 회로는 동작되고, 판정 결과(판정 출력)이 0 또는 1로 변경되는 오프셋 전압 Voff+, Voff-이 얻어진다.
통상 신호 수신시 이 오프셋 전압을 사용함으로써, 판정 회로는 보상된 입력 오프셋이 수신된 신호를 결정할 수 있다. 제8 실시예에 따라, 오프셋 전압이 트랜지스터 특성의 변화로 인해 판정 회로의 입력에 발생할 경우, 오프셋이 보상될 수 있기 때문에 고감도 수신은 가능하다.
도 16은 본 발명의 제1 모드에 따른 제9 실시예를 도시하는 블럭 회로도이다. 도 16에서, 참조 번호(2008)는 도 14를 참조하여 설명한 PRD 캐패시터 네트워크를 표시한다.
제9 실시예에서, 트랜시버 특성 조정 기간 동안(예를 들면, 전원 투입 초기 설정 기간), 테스트 패턴(예를 들면, "1000"과 같은 데이타 패턴)은 다른 트랜시버 회로의 드라이버로부터 주기적으로 송출되고, 위상 보간기(2006)를 통해 판정 타이밍을 순차적으로 변경시키면서 D/A 컨버터(2005)를 통해 오프셋 전압(Voff+, Voff-)을 변화시킴으로써, 수신기(판정 회로 : 2003)는 테스트 패턴을 수신하고 수신된 파형의 아날로그값을 취득한다. 취득된 값은 콘트롤러(제어 프로세서 : 2070)로 송출된 후, 수신된 데이타로부터 오프셋 전압의 최적값(최적 오프셋 코드), 수신 타이밍의 최적값(최적 위상 코드) 및 부호간 간섭을 최소화하는 등화 파라메터(최적 캐패시터 코드)를 계산하며, 이들 수신기 제어 코드값을 수신기에 설정한다. PRD 캐패시터 네트워크(2008)에 공급된 캐패시터 코드는 도 14의 스위치(2344 내지 2346 및 2354 내지 2356)의 온/오프 상태를 제어하는데 사용된다. 여기에서, 수신된 파형의 아날로그 값을 취득한 콘트롤러(2070)는, 예를 들면 신호의 진폭 레벨을 조정하기 위해 피드백 제어를 다른 트랜시버 회로의 테스트 패턴 송출 드라이버에 인가할 수도 있다.
이렇게 하여, 제9 실시예에 따라, 수신 신호가 최대가 되는 오프셋 전압 및 수신 타이밍 및 부호간 간섭이 최소가 되는 등화 파라메터를 사용하여 입력 신호가 수신될 수 있기 때문에, 고감도 신호 수신이 달성될 수 있다.
상술한 바와 같이, 제1 내지 제9 실시예에 따라 본 발명의 제1 모드에서, 신호 파형 품질이 보드에서 평가될 수 있고 등화 파라메터가 보드 상에서 최적화될 수 있기 때문에, 우수한 보수성 및 우수한 감도를 갖는 수신기, 트랜시버 회로 및 신호 전송 시스템을 제공할 수 있다.
전술한 바와 같이, 차동 신호 전송은, 예를 들면 전송 거리가 상대적으로 길 때 LSI 사이 또는 보드나 하우징 사이에서 신호 전송을 위해 사용될 수 있다. 그러나, 도시된 종래 기술의 차동 수신기의 경우에, 예를 들면 도 3에서 사용될 수 있는 공통 모드 전압 범위는 충분히 크게 만들 수 없다.
후술될 수신기는 큰 공통 모드 전압을 제거할 수 있다.
도 17a, 17b 및 17c는 본 발명의 제2 모드에 따른 수신기의 원리를 설명하는 도면(부분 1)으로, 도 17a는 신호선 SL0 내지 SLn을 도시하고, 도 17b는 샘플 기간에서의 캐패시터 네트워크를 도시하며, 도 17c는 판정 기간에서의 캐패시터 네트워크를 도시한다. 여기에서, 신호선 SL0은, 예를 들면 공통선으로서 설정되고, 신호는 공통 신호선 SL0 및 신호선 SL1 내지 SLn 각각에 송신된다. 참조 부호 V0 내지 Vn는 각각의 신호선 SL0 내지 SLn 상의 신호 레벨(전압)을 표시하고, 참조 부호 C0, C1, C2, ...는 캐패시터를 표시한다.
먼저, 이것은 샘플 기간에서, 캐패시터 네트워크의 노드(n+1 노드)가 도 17b에 도시한 바와 같이 각각 전압 V0, V1, ..., Vn에 충전된다고 가정한다.
다음에, 판정 기간에서, 전압 V0이 공급된 노드가 제로 전위에 접속될 때, 도 17c에 도시한 바와 같이, 다른 노드의 전압은 각각 V1-V0, V2-V0, ..., Vn-V0이다. 즉, 전압 V0는 전체 노드 전압으로부터 감산된다.
여기에서, 전압 V0가 공통 모드 전압인 경우, 공통 모드 전압은 다른 노드 전압 각각으로부터 감산된다. 따라서, 이 전압이 수신기 입력에 접속될 때, 공통 모드 전압을 감산한 후의 전압(신호)는 수신기에 입력되고, 따라서 공통 모드 전압은 제거될 수 있다.
도 18a 및 18b는 본 발명의 제2 모드에 따른 수신기의 원리를 설명하는 도면(부분 2)으로, 도 18a는 샘플 기간에서의 캐패시터와 수신기 사이의 접속을 도시하고, 도 18b는 판정 기간에서의 캐패시터와 수신기의 접속을 도시한다.
도 18a에 도시한 바와 같이, 샘플 기간에서 캐패시터 C1, C2, C3, ....는 각각 신호선 SL0과 신호선 SL1, SL2, SL3, ... 사이에 접속되고, 신호선 SL0의 전압 V0에 대한 차동을 각각 표시하는 차동 전압 V1-V0, V2-V0, V3-V0, ...은 인가된다. 이 때, 판정 회로 DT1 내지 DTn의 입력은 프리챠지 전압 Vpr에 각각 프리챠지된다.
도 18b에 도시한 바와 같이, 판정 기간에서, 캐패시터 C1, C2, C3, ...는 신호선 SL0 내지 SLn으로부터 접속되지 않고, 각각의 판정 회로 DT1 내지 DTn에 접속된다.
즉, 도 18a 및 18b에서, 도 17a 내지 17c에서와 같이 제로 전위로 기준 신호선 SL0의 노드 V0를 접지하는 대신에,기준 신호선 SL0과 각각의 신호선 SL1 내지 SLn 사이의 차동 전압은 각각의 캐패시터 C1 내지 Cn 양단에 인가되고, 이들 캐패시터는 규정된 전압으로 프리챠지된 수신기 DT1 내지 DTn의 입력 노드에 접속되어, 공통 모드 전압을 제거한다.
도 17a 내지 17c 및 도 18a 및 18b를 참조하여 설명한 수신기는 입력 신호를 수신기의 입력 단자에 접속하는 복수의 스위치 및 캐패시터를 포함하는 캐패시터 네트워크를 사용하고, 캐피시터 네트워크는 공통 모드 전압이 네트워크의 한 노드에서 발생하도록 구성되며, 이 노드는 공통 모드 전압의 제거 후의 차동 전압만이 입력되도록 규정된 전위 또는 규정된 전압에 프리챠지된 노드에 접속된다.
이렇게 하여, 본 발명의 제2 모드에 따라, 공통 모드 전압 제거 수단이 수동 디바이스(캐패시터)를 전환함으로써 실현되기 때문에, 공통 모드 전압 제거 특성은 트랜지스터 특성의 변화에 영향을 받지 않는다. 더구나, 공통 모드 노이즈가 크게 변화할 경우, 제거 능력은 영향을 받지 않고, 공통 모드 전압은 후단의 수신기에 거의 전달되지 않는다. 따라서, 공통 모드 노이즈 내성이 우수한 수신기는 실현될 수 있다.
도 19는 본 발명의 제2 모드에 따른 제1 실시예로서의 수신기(샘플 기간)를 도시하는 회로도이고, 도 20은 본 발명의 제2 모드에 따른 제1 실시예로서의 수신기(판정 기간)를 도시하는 회로도이다. 도 19 및 20에서, 참조 번호(2040)는 수신기(재생 래치 회로)이고, 참조 부호 R11 및 R12는 종단 저항이며, 참조 부호 C11 및 C12는 커플링 캐패시터이고, 참조 부호 SW11 내지 SW16는 스위치이다. 또, 참조 부호 SL0 및 SL1은 차동(보상) 신호선을 표시한다.
도 19에 도시한 바와 같이, 재생 래치 회로(2040)은 PMOS 트랜지스터(2411 내지 2416) 및 NMOS 트랜지스터(2421 내지 2425)를 포함하고, 래치 신호 LAT는 트랜지스터(2411, 2416 및 2423)의 게이트에 공급된다. 즉, 래치 신호 LAT가 로우 레벨 "L"(프리챠지 기간)일 때, NMOS 트랜지스터(2423)는 오프되고, PMOS 트랜지스터(2411 및 2416)는 온되며, 래치 회로(2040)의 입력(트랜지스터(2422 및 2425)의 게이트의 입력)은 프리챠지 전압 Vpr로 프리챠지된다. 래치 신호 LAT가 하 이 "H"일 때, 프리챠지 전압 Vpr은 컷오프(cut off)되고, NMOS 트랜지스터(2423)는 온되므로, 입력 신호는 래치된다.
먼저, 도19에 도시한 바와 같이, 샘플 기간(프리챠지 기간)에서, 스위치 SW11 내지 SW13는 턴 온되고, 스위치 SW14 내지 SW16는 턴 오프되므로, 신호선 SL0 및 SLn에 캐패시터 A11 내지 C12를 접속한다. 이들 캐패시터 C11 및 C12의 다른 노드는 공통 모드 전압이 발생되는 노드 NC에 접속된다. 노드 NC는 온 상태 스위치 SW12에 의해 종단 저항 R11 및 R12 사이에 접속하는 노드에 접속된다. 상술한 바와 같이, 프리챠지 기간(샘플 기간) 동안, 래치 회로(2040)의 입력 노드는 프리챠지 전압 Vpr에 프리챠지된다.
다음에, 도20에 도시한 바와 같이, 판정 기간에서, 스위치 SW11 내지 SW13는 턴 오프되고, 스위치 SW14 내지 SW16는 턴 온되어, 커플링 캐패시터 C11 및 C12가 신호선 SL0 및 SL1 및 종단 저항 R11과 R12 사이의 노드로부터 비접속되는 대신에 기준 전압 Vref와 래치 회로(2040)의 입력 노드 사이에 접속된다. 이렇게 하여, 신호선 SL0 및 SLn의 공통 모드 전압은 완벽히 제거되어, 래치 회로(2040)의 입력 노드에 나타나는 공통 모드 전압의 가능성을 제거한다.
즉, 프리챠지 기간에서, 2개의 캐패시터 C11 및 C12는 공통 모드 전압 노드 NC와 각각의 신호선 SL0 및 SL1 사이에 접속됨으로써 충전되고, 판정 기간에서 공통 모드 전압이 인가된 노드 NC는 기준 전압 Vref에 접속되며, 신호선 전압 V0 및 V1이 인가된 노드는 래치 회로(차동 수신기 : 2040)의 입력에 접속된다. 이 배열은 래치 회로(2040)의 입력에서 공통 모드 전압을 제거하도록 공급된다.
이 실시예(및 후술되는 실시예)에서, 공통 모드 전압 제거 수단이 수동 디바이스(캐패시터)를 전환함으로써 구현되기 때문에, 제거 특성은 트랜지스터 특성이 변해도 영향을 받지 않고, 또 공통 모드 노이즈가 크게 변할 경우, 제거 능력은 영향을 받지 않으며, 공통 모드 전압은 후단에서 수신기에 거의 전달되지 않는다. 따라서, 공통 모드 노이즈 내성이 우수한 수신기는 실현될 수 있다.
도 21은 도19 및 20에서의 각 스위치의 한 예를 도시하는 회로도이다.
도21에 도시한 바와 같이, 각 스위치 SW(SW11 내지 SW16)는, 예를 들면 PMOS 트랜지스터(2401) 및 NMOS 트랜지스터(2402)를 포함하는 트랜스퍼 게이트로 구성되고, 제어 신호 SS는 직접적으로 트랜지스터(2402)의 게이트에 인가되며 인버터(2401)에 의한 반전후 트랜지스터(2401)의 게이트에 인가되도록 구성되어 있다. 즉, 트랜스퍼 게이트는 제어 신호 SS가 하이 레벨 "H"일 때 온되고, 로우 레벨 "L"일 때 오프된다.
도 22는 본 발명의 제2 모드에 따른 제2 실시예로서의 수신기(샘플 기간)을 도시하는 회로도이고, 도 23은 본 발명의 제2 모드에 따른 제2 실시예로서의 수신기(판정 기간)을 도시하는 회로도이다.
먼저, 도22에 도시한 바와 같이, 샘플 기간(프리챠지 기간)에서, 스위치 SW21 및 SW24는 턴 오프되고, 스위치 SW22, SW23, SW25 및 SW26는 턴 온된다. 즉, 공통 모드 전압은 스위치 SW22 또는 SW23 및 종단 저항 R11 또는 R12을 통해 캐패시터 C21 및 C22 각각의 한 노드에 인가되며, 다른 노드는 래치 회로(2040)의 입력 노드를 통해 프리챠지 전압 Vpr으로 프리챠지된다. 여기에서 공통 모드 전압은 종 단 저항 R11과 R12 사이의 노드에서의 전압이다.
다음에, 도23에 도시한 바와 같이, 판정 기간에서, 스위치 SW21 및 SW24는 턴 온되고, 스위치 SW22, SW23, SW25 및 SW26는 턴 오프된다. 즉, 공통 모드 전압이 인가된 캐패시터 C21 및 C22 각각의 한 노드는 스위치 SW21 또는 SW22를 통해 신호선 SL0 또는 SL1에 접속되고, 이때, 프리챠지 스위치 SW25 및 SW26는 턴 오프된다.
이렇게 하여, 제2 실시예에서, 래치 회로(2040)의 입력 노드가 프리챠지 기간 측에서 프리챠지 전압 Vpr로부터 접속되지 않을 때, 각 입력 노드에서의 전압이 일정값(프리챠지 전압 Vpr)으로 항상 유지되기 때문에, 입력 노드로 주입된 채널 전하는 신호 전하에 의존하지 않고, 매우 정획히 신호 비트 판정을 달성할 수 있다.
도24는 본 발명의 제2 모드에 따른 제3 실시예로서의 수신기(샘플 기간)을 도시하는 회로도이고, 도25는 본 발명의 제2 모드에 따른 제3 실시예로서의 수신기(판정 기간)를 도시하는 회로도이다. 제3 실시예에서, 도 19 및 20을 참조하여 설명된 제1 실시예에서의 2개의 커플링 캐패시터 C11 및 C12는 단일 캐패시터 C30로 결합되고, 도 22 및 23을 참조하여 설명한 제2 실시예에서와 같이 래치 회로(2040)의 입력 노드는 샘플 기간(프리챠지 기간) 동안 프리챠지 전압 Vpr으로 프리챠지된다.
즉, 도 24에 도시한 바와 같이 샘플 기간에서, 스위치 SW31, SW32, SW35 및 SW36는 턴 온되고, 스위치 SW33 및 SW34는 턴 오프되어, 커플링 캐패시터 C30의 반 대 측을 신호선 SL0 및 SL1 각각에 접속한다. 이 때, 래치 회로(2040)의 입력 노드는 프리챠지 전압 Vpr으로 프리챠지된다.
다음에, 도 25에 도시한 바와 같이, 판정 기간에서 스위치 SW31, SW32, SW35 및 SW36는 턴 오프되고, 스위치 SW33 및 SW34는 턴 온되어, 결과로서 커플링 캐패시터 C30의 양단은 신호선 SL0 및 SL1으로부터 접속되지 않는 대신에 래치 회로(2040)의 입력 노드에 접속된다.
제3 실시예는 단일 커플링 캐패시터 C30(소위 플라잉 캐패시터(flying capacitor))를 사용하여 공통 모드 전압를 제거하고, 필요한 캐패시터 및 스위치(스위칭 트랜지스터)의 수를 감소시킬 수 있는 이점을 제공한다.
도 26은 본 발명의 제2 모드에 따른 제4 실시예로서의 수신기(샘플 기간)을 도시하는 회로도이고, 도 27은 본 발명의 제2 모드에 따른 제4 실시예로서의 수신기(판정 기간)를 도시하는 회로도이다. 제4 실시예는 도 22 및 23을 참조하여 설명한 제2 실시예의 구성에서 2개의 추가 커플링 캐패시터를 포함함으로써 PRD(Partial Response Detection)를 충족한다.
먼저, 도26에 도시한 바와 같이, 샘플 기간에서 스위치 SW42, SW43, SW45 및 SW46는 턴 온되고, 스위치 SW41 및 SW44는 턴 오프되며, 이 상태에서 공통 모드 전압은 스위치 SW42 및 SW43 및 종단 저항 R11, R12을 통해 커플링 캐패시터 C42 및 C43 각각의 한 노드에 인가된다. 커플링 캐패시터 C42 및 C43의 다른 노드는 래치 회로(2040)의 입력 노드를 통해 프리챠지 전압 Vpr으로 프리챠지된다. 한편, 커플링 캐패시터 C41 및 C44는 항상 한 단에서 신호선 SL0 및 SLn에 접속되고, 다른 단 에서 래치 회로(2040)의 입력 노드에 접속된다.
다음에, 도27에 도시한 바와 같이, 판정 기간에서 스위치 SW42, SW43, SW45 및 SW46는 턴 오프되고, 스위치 SW41 및 SW44는 턴 온되어, 각각 커플링 캐패시터 C41 및 C44와 병렬로 커플링 캐패시터 C42 및 C43에 접속한다. 이 때, 프리챠지 스위치 SW45 및 SW46는 턴 오프된다. 종래의 PRD에서, 신호선측의 커플링 캐패시터 노드는 규정된 전압의 충전과 신호선의 접속 사이에서 반복하고, 제4 실시예에서는 규정된 전압 대신에 공통 모드 전압이 이들 노드에 인가된다.
제4 실시예에 따라, 공통 모드 전압은 PRD를 실현하는 캐패시터 네트워크에서 제거될 수 있고, 이것은 부호간 간섭을 동시에 갖는 공통 모드 전압을 제거하여 전송 속도를 더 높일 수 있다.
도 28은 본 발명의 제2 모드에 따른 제5 실시예로서의 수신기(샘플 기간)을 도시하는 회로도이고, 도 29는 본 발명의 제2 모드에 따른 제5 실시예로서의 수신기(판정 기간)을 도시하는 회로도이다. 제5 실시예에서, 캐패시터 네트워크는 차동 신호에서 싱글 엔디드 신호(single-ended signal)로의 변환과 함께 공통 모드 전압을 제거한다.
먼저, 도28에 도시한 바와 같이, 샘플 기간에서 스위치 SW51, SW52 및 SW55는 턴 온되고, 스위치 SW53 및 SW54는 턴 오프되어, 커플링 캐패시터(플라잉 캐패시터) C50의 양단을 각각 신호선 SL0 및 SL1에 접속한다. 이 때, CMOS 인버터 IN50의 입력 노드는 이것의 입력 및 출력을 접속함으로써 프리챠지된다.
다음에, 도29에 도시한 바와 같이, 판정 기간에서, 스위치 SW51, SW52 및 SW55는 턴 오프되고, 스위치 SW53 및 SW54는 턴 온되어, 결과적으로 캐패시터 C50의 양단은 신호선 SL0 및 SL1으로부터 접속되지 않고, 한단은 인버터 IN50의 입력에 접속되고, 다른 단은 기준 전압 Vref에 접속된다.
이렇게 하여, 제5 실시예에서, 공통 모드 전압의 제거 뿐만 아니라 차동 형태에서 싱글 엔디드 형태로의 신호의 변환이 캐패시터 네트워크에서 실행되기 때문에, 수신기의 초단은 고속, 고감도 인버터 IN50만을 사용하여 구성될 수 있다.
도 30은 본 발명의 제2 모드에 따른 제6 실시예로서의 수신기(샘플 기간)을 도시하는 회로도이고, 도 31은 본 발명의 제2 모드에 따른 제6 실시예로서의 수신기(판정 기간)을 도시하는 회로도이다. 제6 실시예는 각 신호선용으로 전체 2개의 인버터가 수신기의 초단으로서 사용되는 것이 전술한 제5 실시예와 다른 점이다.
먼저, 도30에 도시한 바와 같이, 샘플 기간에서 스위치 SW61, SW62, SW65 및 SW66는 턴 온되고, 스위치 SW63 및 SW64는 턴 오프되어,커플링 캐패시터(플라잉 캐패시터) C60의 양단을 각각 신호선 SL0 및 SL1에 접속한다. 이 때, CMOS 인버터 IN61 및 IN62의 입력 노드는 함께 각각의 입력 및 출력을 접속함으로써 프리챠지된다.
다음에, 도31에 도시한 바와 같이, 판정 기간에서, 스위치 SW61, SW62, SW65 및 SW66는 턴 오프되고, 스위치 SW63 및 SW64는 턴 온되어, 결과적으로 캐패시터 C60의 양단은 신호선 SL0 및 SL1으로부터 접속되지 않고, 대신에 각각 인버터 IN61 및 IN62의 입력 노드에 접속된다.
여기에서,제6 실시예에 도시한 바와 같은 인버터의 배치는 통상적으로 차동 증폭기로서 동작하는 것이 아니라 공통 모드 전압이 캐패시터 네트워크에 의해 미리 제거되기 때문에 전체로서는 차동 증폭기로서 동작한다. 높은 회로 대칭성으로 인해, 제6 실시예는 전원 변동에 강해 동작이 안정된다는 이점이 있다.
도 32는 본 발명의 제2 모드에 따른 제7 실시예로서의 수신기(샘플 기간)을 도시하는 회로도이고, 도 33은 본 발명의 제2 모드에 따른 제7 실시예로서의 수신기(판정 기간)을 도시하는 회로도이다. 제7 실시예에서, 공통 모드 전압 제거 비는 도 30 및 31의 상술한 제6 실시예에서 도시한 인버터 IN61 및 IN62의 출력 측에 공통 모드 피드백 회로(2600)을 설치함으로써 증가된다. 샘플 및 판정 기간에서 수신기에서의 스위치 동작은 제6 실시예에서와 동일하다.
도 34는 도32 및 33에 도시한 제7 실시예에서의 공통 모드 피드백 회로(2600)의 한 예를 도시하는 회로도이다.
도 34에 도시한 바와 같이, 공통 모드 피드백 회로(2600)는 PMOS 트랜지스터(2601 및 2602), NMOS 트랜지스터(2603 내지 2608) 및 인버터 IN601 및 IN602를 포함한다. 공통 모드 피드백 회로(2600)는 인버터 쌍 IN61, IN62의 출력에서 공통 모드 전압을 검출하고, 공통 모드 전압과 기준 전압 Vref(예를 들면 Vdd/2) 사이의 차가 제로이도록 정 전류를 피드백한다.
이렇게 하여, 제7 실시예에 따라, 공통 모드 제거 능력이 높아질 뿐만 아니라 초단 인버터 IN61, IN62의 우수한 출력 대칭성으로 인해 동작이 안정해질 수 있다.
도 35는 본 발명의 제2 모드에 따른 제8 실시예로서의 수신기(샘플 기간)을 도시하는 회로도이고, 도 36은 본 발명의 제2 모드에 따른 제8 실시예로서의 수신기(판정 기간)을 도시하는 회로도이다. 제8 실시예에서, 2개의 플라잉 캐패시터 C71 및 C72는 설치되고, 프리챠지 기간에 2개의 캐패시터 C71 및 C72는 신호선 SL0과 SL1 사이에 병렬로 접속되고, 판정 기간에 2개의 캐패시터 C71 및 C72는 래치 회로(2040)의 입력 노드에 직렬로 접속된다.
특히, 도 35에 도시한 바와 같이, 샘플 기간(프리챠지 기간)에서 스위치 SW71 내지 SW74는 턴 온되고, 스위치 SW75 내지 SW78는 턴 오프되어, 신호선 SL0 및 SL1 사이에 병렬로 2개의 캐패시터 C71 및 C72를 접속한다.
다음에, 도 36에 도시한 바와 같이, 판정 기간에 스위치 SW71 내지 SW74는 턴 오프되고, 스위치 SW75 내지 SW78은 턴 온되어, 2개의 캐패시터 C71 및 C72를 래치 회로(2040)의 입력 노드에 직렬로 접속한다. 이 배치에 대해, 제8 실시예는 공통 모드 전압을 제거할 뿐만 아니라 래치 회로(2040)의 출력에서 발생된 신호 전압을 2배로 할 수 있어, 감도가 높은 수신기를 구성할 수 있다.
상술한 바와 같이, 본 발명의 제2 모드의 제1 내지 제8 실시예에 따라, 공통 모드 전압의 제거, 차동 형태에서 싱글 엔디드 형태로의 신호의 변환, 신호 전압의 증폭 등은 트랜스포머를 사용하는 경우에서와 같이 수동 소자만을 사용하여 달성될 수 있고, 또 트랜스포머의 경우와 달리, 다수의 소자는 CMOS 회로 내에 집적화될 수 있다. 따라서, 공통 모드 노이즈 내성이 높은 수신기는 외부 부품을 사용하지 않고 구성될 수 있다.
상술한 바와 같이, 본 발명에 따라 트랜시버 회로는 신호 전송 시스템을 평 가하여 분석하며 수신/전송 파라메터를 최적화하고, 수신기의 감도를 증가시키도록 설치될 수 있다. 또, 본 발명에 따라 큰 공통 모드 전압을 제거할 수 있는 수신기를 설치할 수 있다.
도1 및 2를 참조하여 상술한 바와 같이, 종래의 차동 증폭기는 고속으로 송신된 차동 신호를 수신하는데 사용된 경우에, 부호간 간섭으로 인해 신호 데이타 "0"과 "1" 사이를 정확히 판별할 수 없기 때문에 오판정을 일으킬 위험이 있다.
이 문제점을 풀기 위한 기술로서 PRD(Partial Response Detection)를 사용하는 것이 제안되었다.
도 37은 종래 기술의 수신기의 한 예를 개략적으로 도시하는 블럭 회로도이고, 도 38은 도 37의 수신기에 관련된 문제점을 설명하는 도면이다.
도 37에 도시한 바와 같이, 수신기는 캐패시터 네트워크 및 판정 회로(래치 : 4020)를 포함한다. 캐패시터 네트워크는 스위치(4010 내지 4015) 및 캐패시터(4016 내지 4019)로 구성되고, 수신기(4103)의 한 입력(신호 :V+)은 캐패시터(4016), 및 스위치(4010) 및 캐패시터(4017)의 직렬 접속을 통해 래치(4020)의 한 입력에 접속되고, 유사하게 수신기의 다른 입력 V-은 캐패시터(4019), 및 스위치(4013) 및 캐패시터(4018)의 직렬 접속을 통해 래치(4020)의 다른 입력에 접속된다.
기준 전압(Vref)은 스위치(4011)을 통해 스위치(4010)과 캐패시터(4017) 사이의 노드에 인가되고, 또 스위치(4012)를 통해 스위치(4013)과 캐패시터(4018) 사이의 노드에 인가되며, 프리챠지 전압 Vpr은 스위치(4014 및 4015) 각각을 통해 래 치(4020)의 입력에 인가된다. 캐패시터 네트워크(4010 내지 4019)는 차동 신호에서 얻어진 부호간 간섭 성분을 추정하고 신호 비트 판정용 동작을 교호로 행하여 데이타를 판정하는 동작을 실행한다.
특히, 부호간 간섭 성분 추정 동작에서, 도 38의 클럭 CLK의 하강 타이밍(falling timing : tf)에서 스위치(4011, 4012, 4014 및 4015)는 턴 온되고, 스위치(4010 및 4013)은 턴 오프되어, 이전 비트 타임에서 전압을 캐패시터에 축적한다. 한편, 신호 판정 동작은 도 38의 클럭 CLK의 상승 타이밍(tr)에서 스위치(4011, 4012, 4014 및 4015)를 턴 오프시키고, 스위치(4010 및 4013)을 턴 온시키며, 현재 비트 타임에서 비트를 판정할 때 이전 비트 타임에서 캐패시터에 축적된 전압값 부분을 신호값으로부터 감산함으로써, 즉 입력선을 판정 회로에 접속하는 커플링 캐패시터(4016 및 4019)와 병렬로 캐패시터(4017 및 4018)을 접속함으로써 실행되고, 이전 비트의 신호 전압은 축적된다. PRD를 사용하는 수신기에 의해, 부호간 간섭 영향을 감소시킴으로써 신호 데이타를 정확히 판정한다. 수신기는 도 37에 도시한 구성에 한정되지 않고, 다양한 다른 구성이 사용될 수 있다.
그러나, 상술한 PRD를 사용하는 수신기에 대해, 부호간 간섭의 감산은 이전 비트의 신호값이 축적된 타이밍보다 타이밍 1 비트 타임 T 후에서만 정확히 달성될 수 있고, 그 시간 후, 래치(4020 : 판정 회로)의 신호값은 신호 전압의 변화에 따라 변화한다. 즉, 판정 회로는 타이밍이 정확하고 최대로 높은 속도로 동작해야 하고, 판정 회로의 동작 타이밍에 대한 마진은 작아짐을 의미한다.
다음에, 본 발명의 제3 모드에 따른 다양한 실시예는 도 39 내지 도 51을 참 조하여 설명한다.
도 39는 본 발명에 따른 수신기의 원리 구성을 도시하는 블럭 회로도이고, 도 40은 도 39의 수신기의 동작을 설명하는 타이밍도이다. 도 39에서, 참조 번호(1 및 2)는 입력선이고, 참조 번호(3-1 내지 3-n)은 샘플/홀드 회로이며, 참조 번호(4-1 내지 4-n)는 판정 회로(래치)이다. 여기에서, 입력선은 보상선(2개 선)일 필요는 없고, 싱글-엔디드 입력선(1개 선)이 사용될 수 있다.
본 발명의 제3 모드에서의 수신기 회로는 캐패시터 및 스위치를 포함하는 샘플/홀드 회로(3-1 내지 3-n)를 이용하지만, 다양한 형태의 샘플/홀드 회로가 이용될 수 있다. 후술하는 실시예는 신호선 V+ 및 V-으로부터의 전압이 트랜지스터 스위치를 통해 캐패시터에 각각 접속되는 형태를 예로서 취하여 설명한다.
먼저, 트랜지스터 스위치가 클럭 φ의 하이 레벨 "H" 기간 동안 도통한다고 가정한다. 도통 기간 동안, 캐패시터는 신호 전압에 의해 충전된다. 스위치의 온 저항 및 샘플 캐패시턴스의 합이 클럭 φ의 하이 레벨 "H" 기간의 길이 ts 보다 충분히 작은 경우, 샘플 캐패시터의 전압은 신호 전압을 거의 충실하게 허용한다.
다음에, 스위치가 턴 오프될 때, 샘플 캐패시터의 전압은 스위치가 턴 오프되는 시점에서 순간적으로 신호값으로 유지된다. 유지 신호의 유효 기간을 Th로 정의하면, Ts와 Th의 합은 클럭φ(φk)의 기간 Tp와 동일하다.
여기에서, 복수의 샘플/홀드 회로(3-1 내지 3-n)이 다상 클럭 φ1 내지 φn 에서 동작될 때, 동작 클럭은 2개의 연속적으로 동작하는 샘플/홀드 회로(3-k와 3-(k+)) 사이에서 비트 타임 T만큼 시간적으로 어긋난다. 그러므로, 각 샘플/홀드 회 로의 출력 유효 기간 Th가 비트 타임 T보다 더 긴 경우, 오버랩 기간 Top는 다음 유효 기간으로 오버랩하는 1 유효 기간을 갖는 인접하는 샘플/홀드 회로(3-k 와 3-(k+1)) 사이에서 발생한다. 이 오버랩 기간 동안, 2개의 샘플/홀드 회로(3-k 및 3-(k+1))의 출력은 일정하여 유지되어, 이 기간와 동일한 타이밍 마진을 허용한다.
따라서, 다상 클럭을 사용하여, 본 발명의 제3 모드에 따른 수신기는 각 샘플/홀드 회로의 클럭 기간 Tp을 증가시키고, 샘플 기간 Ts을 감소시키므로, 오버랩 기간 Top를 길게 하고, 판정 회로의 동작의 시간을 상당히 길게 한다. 즉, 판정 회로의 동작용 타이밍 마진은 증가될 수 있다. 또, 본 발명에 따른 PRD를 사용하는 수신기에서, 다음 샘플/홀드 회로의 유효 출력 기간을 오버랩시키기 위해 1개의 샘플/홀드 회로의 유효 출력 기간을 허용함으로써, 판정 회로의 동작 시간이 더 길게 되어, 타이밍 마진을 증가시키므로 고속 동작을 달성한다.
도 41은 본 발명에 따른 수신기의 제1 실시예를 도시하는 블럭 회로도이고, 도 42는 도 41의 수신기의 동작을 설명하는 타이밍도이다. 도 41에서, 참조 번호(4001 및 4002)는 신호선이고, 참조 번호(4031 및 4032)는 샘플/홀드 회로이며, 참조 번호(4041 및 4042)는 판정 회로(래치)이다.
도 41에 도시한 바와 같이, 제1 실시예의 수신기는 2개의 샘플/홀드 회로(4031 및 4032) 및 2개의 판정 회로(4041 및 4042)를 포함한다. 샘플/홀드 회로(4031 및 4032) 각각은 캐패시터(4311 및 4312 또는 4321 및 4322) 및 스위치(4313 및 4314 또는 4323 및 4324)를 포함하고, 신호선(4001 및 4002) 상에 송신된 신호는 각각의 스위치(4313 및 4314 또는 4323 및 4324)를 통해 캐패시터(4311 및 4312 또는 4321 및 4322)로 입력된다.
스위치(4313 및 4314)는 클럭 φ1에 의해 동작하고, 클럭 φ1의 하이 레벨 H 기간 동안은 온되고, 다른 기간 동안은 오프된다. 유사하게, 스위치(4323 및 4324)는 클럭 φ2에 의해 동작하고, 클럭 φ2의 하이 레벨 H 기간 동안은 온되고, 다른 기간 동안은 오프된다. 따라서, 2개의 샘플/홀드 회로(4031 및 4032)는 각각 클럭 φ1 및 φ2에 의해 동작하고, 도42에 도시한 바와 같이 동일 기간 2T를 갖지만 다른 클럭의 로우 레벨 기간으로 오버랩되는 1 클럭의 로우 레벨 L 기간 Top에 의해 시간(T : T는 비트 타임)만큼 서로 어긋난다. 도 42에서, 참조 부호 S는 샘플링 타이밍이고, 참조 부호 D는 검출(판정) 타이밍이며, 참조 부호 Ts는 클럭 φ1의 하이 레벨 H 기간이고, 참조 부호 Th는 유지 신호의 유효 기간이다.
판정 회로(4041 및 4042)는 재생 래치 회로이다. 재생 래치 회로(4041 및 4042) 각각은 후술하는 바와 같이 2개의 입력 트랜지스터 쌍를 포함한다.
도 43은 도 41의 수신기에서의 각 래치의 한 구성 예를 도시하는 회로도이다.
도 43에 도시한 바와 같이, 판정 회로(4041(4042))는 P-채널 MOS 트랜지스터(4401 내지 4404), N-채널 MOS 트랜지스터(4405 내지 4412) 및 NAND 게이트(4413 및 4414)를 포함하고, 트랜지스터(4405 및 4406)는 신호 V+ 및 V-를 수신하는 제1 트랜지스터 쌍를 구성하고, 트랜지스터(4407 및 4408)는 신호 Vo+ 및 Vo-를 수신하는 제2 트랜지스터 쌍를 구성한다. 여기에서, 트랜지스터(4405 및 4406)의 게이트 폭 2W 및 트랜지스터(4411)의 게이트 폭 2Wt는 트랜지스터(4407 및 4408)의 게이트폭 W 및 트랜지스터(4412)의 게이트 폭 Wt의 2배로 선택된다. 판정 회로(4041)에서, 예를 들면 선행단에서 한 샘플/홀드 회로(4031)의 출력 V+ 및 V-는 제1 트랜지스터 쌍의 트랜지스터(4405 및 4406)의 게이트에 공급되고, 다른 샘플/홀드 회로(4032)의 출력 Vo+ 및 Vo-는 제1 트랜지스터 쌍의 극성과 반대인 제2 트랜지스터 쌍의 트랜지스터(4407 및 4408)의 게이트에 공급된다. 여기에서, 트랜지스터(4407, 4408 및 4412)의 게이트 폭에 대한 트랜지스터(4405, 4406 및 4411)의 폭 비율은 2 : 1로 한정되지 않고, 직전 비트 타임에서의 신호 Vo+, Vo-가 현재 비트 타임에서의 신호 V+, V-인 영향을 고려하여 변할 수 있다.
상기 배치에 의해, 판정 회로(4041)는 직전 비트 타임에서의 신호 Vo+, Vo-의 50 %를 현재 비트 타임에서의 신호 V+, V-를로부터 감산함으로써 얻어진 값에 기초하여 판정된다.
판정 회로(4042)는 비트 타임 T만큼 지연된 위상을 갖지만 판정 회로(4041)과 동일한 동작을 실행한다.
제1 실시예에서, 2개의 샘플/홀드 회로(4031 및 4032)의 출력이 일정하게 유지되는 기간 동안 판정 회로(4041 및 4042)가 판정 동작을 행하기 때문에, 판정 타이밍이 오버랩 기간 Top 만큼 어긋나면, 판정 결과에 영향을 미치지 않아, 종래 기술 회로와 비교한 고속 동작용 큰 마진이 제공된다.
도 44는 도 41의 수신기에서의 샘플/홀드 회로(4031, 4032)의 변형 예를 도시하는 회로도이다.
도 44에서 도시한 바와 같이, 이 변형 예에서의 샘플/홀드 회로(4030)은 캐 패시터(홀드 캐패시터 : 4301 및 4302) 및 스위치(4303 내지 4308)를 포함한다. 샘플 기간 동안, 스위치(4303, 4306, 4307 및 4308)는 온되고, 스위치(4304 및 4305)는 오프되므로, 홀드 캐패시터(4301 및 4302)는 한 측에서 신호선(4001 및 4002)에 접속되고 다른 측에서 판정 회로(4040)의 입력에 접속되며, 판정 회로(4040)의 입력 단은 프리챠지 전압 Vpr으로 충전된다. 한편, 홀드 기간 동안, 스위치(4303, 4306, 4307 및 4308)은 오프되고, 스위치(4304 및 4305)는 온되므로, 홀드 캐패시터(4301 및 4302) 각각의 한 측은 각각 신호선(4001 또는 4002)으로부터 접속되지 않고 대신에 기준 전위 Vref에 접속된다.
일반적으로, 샘플/홀드 회로에서, 트랜지스터를 스위칭 오프하는 채널 전하는 홀드 캐패시터로 흘러 에러를 발생하지만, 여기에 도시한 변형 예의 경우에서 전하가 일정하고 신호 진폭과 관계없기 때문에, 차동 신호가 사용되는 동안, 하나는 다른 것에 의해 오프셋되고, 출력은 영향을 받지 않는 이점이 있다.
도 45는 본 발명에 따른 수신기의 제2 실시예를 도시하는 회로도이고, 도 46은 도 45의 수신기의 동작을 설명하는 타이밍도이다. 도 45에서, 참조 번호(3-1 내지 3-4)는 샘플/홀드 회로이고, 참조 번호(4-1 내지 4-4)는 판정 회로(래치)이다.
도 45에 도시한 바와 같이, 제2 실시예는 4개의 샘플/홀드 회로(3-1 내지 3-4) 및 4개의 판정 회로(4-1 내지 4-4)를 포함하고, 신호(클럭 : φ1 내지 φ4)는 공급되어 각각의 샘플/홀드 회로(3-1 내지 3-4)를 구동한다. 여기에서, 샘플/홀드 회로(3-1 내지 3-4)의 구동 신호 φ1 내지 φ4는 도 46에 도시한 바와 같이 4 비트 타임 4T와 동일한 기간 Tp를 갖는 4 위상 클럭이고, 판정 회로(4-1 내지 4-4)의 래 치 타이밍을 제어하는 래치 신호 LAT1 내지 LAT4는 신호 φ1 내지 φ4에 관련한 약간의 지연이 발생된다. 각 클럭 φ(φ1 내지 φ4)의 하이 레벨 H 기간 Ts는 2 비트 타임 2T이고, 유지 신호의 유효 기간 Th도 2 비트 타임 2T와 동일이다. 1 비트 타임 T의 오버랩 기간 Top은 인접하는 위상을 동작하는 2개의 샘플/홀드 회로 사이(예를 들면, 샘플/홀드 회로(3-1 및 3-2) 사이)에서 다음 출력 유효 기간을 오버랩하는 한개의 출력 유효 기간에 발생하므로, 비트 타임 T와 동일한 타이밍 마진은 판정 회로(래치 : 4-1 내지 4-4)의 각각의 동작용으로 제공될 수 있다. 특히, 제2 실시예에서, 각 판정 회로의 동작용 타이밍 마진이 충분히 커, 비트 타임 T과 동일한 타임을 허용하기 때문에, 판정 회로는, 예를 들면 약 10 Ggb/s의 초고속 신호 전송 경우라도 충분한 마진으로 동작될 수 있다.
도 47은 본 발명에 따른 수신기의 제3 실시예의 주요부(판정 회로)를 도시하는 회로도이다.
도 47에 도시한 바와 같이, 제3 실시예의 판정 회로는 래치(4420), P-채널 MOS 트랜지스터(4421 및 4422) 및 N-채널 MOS 트랜지스터(4423 내지 4428)을 포함하고, 선행 단에서 샘플/홀드 회로의 출력 전압 V+, V- 및 Vo+, Vo-는 전압-전류 변환 기능을 각각 갖는 차동 트랜스컨덕터에 접속된다. 각 차동 트랜스컨덕터는 정 전류와 같은 테일 전류를 갖는 차동 쌍(4423 및 4424 또는 4425 및 4426)을 사용하고, 이들 차동 쌍는 각각 P-채널 트랜지스터(4421 및 4422)로부터 형성된 부하 소자에 접속된다. 즉, 제3 실시예에서, 샘플/홀드 회로의 출력의 가중 합은 판정 회로단에서의 전류 합 형태로 발생되고, 판정은 이 값이 된다. 이렇게 하여, 직접 접 속된 래치 구성과 비교한 제3 실시예는 가중 합을 발생하여 우수한 선형성을 제공하고 높은 정확성을 갖는 판정을 달성한다.
여기에서, 트랜지스터(4423 및 4424)의 게이트 폭 2W 및 트랜지스터(4427)의 게이트 폭 2Wt는, 예를 들면 트랜지스터(4425 및 4426)의 게이트 폭 W 및 트랜지스터(4428)의 게이트 폭 Wt의 2배로 선택되고, 판정은 직접적으로 선행 비트 타임에서 신호 Vo+, Vo-의 50 %를 현재 비트 타임에서의 신호 V+, V-로부터 감산과 그 감산의 결과를 가중함으로써 얻어진 값으로 행해진다. 상술한 바와 같이, 트랜지스터(4425, 4426 및 4428)의 게이트 폭에 대한 트랜지스터(4423, 4424 및 4427)의 게이트 폭 비율은 2 : 1로 한정되지 않고, 직접적으로 선행 비트 타임에서의 신호가 현재 비트 타임에서의 신호인 영향을 고려하여 변화될 수 있다.
도 48은 본 발명에 따른 수신기의 제4 실시예를 도시하는 회로도로, 단지 1개의 샘플/홀드 회로(3-n) 및 1개의 판정 회로(4-n)가 여기에 도시되어 있다.
도 48에 도시한 바와 같이, 샘플/홀드 회로(3-n)은 캐패시터(4331 및 4332) 및 스위치(4335 내지 4342)를 포함하고, 2개의 홀드 캐패시터(4331 및 4332)의 접속은 차례로 n차 및 n-1차 제어 신호 φn 및 φn-1에 의해 제어된 스위치(4335 내지 4342)에 의해 제어된다. 판정 회로(4-n)는 캐패시터(4333), 인버터(4334) 및 스위치(4343 및 4344)를 포함한다. 여기에서, 참조 부호 φop는 제어 신호 /φn-1 및 /φn의 오버랩 기간 동안 출력되는 신호이고, 참조 부호 /φop는 레벨이 신호 φop에 관련하여 반전되는 신호이다.
제4 실시예의 수신기에서, 판정 기간에서, 현재 비트 타임에서 신호 전압을 유지하는 캐패시터(4332)는 과거 비트 타임에서 신호 전압을 유지하는 캐패시터(4331)과 직렬로 접속되고, 다른 커플링 캐패시터(4333)에 병렬로 접속된다. 결과적으로, 래치의 신호값 입력은 현재 비트 타임에서의 신호값에서 WWx(과거 비트 타임에서의 신호값)를 뺀것과 같다. 여기에서, 캐패시터(4331)의 값이 C1로 표시되고, 캐패시터(4332)의 값이 C2로 표시되며, 캐패시터(4333)의 값이 C3로 표시될 때, WW는 병렬로 접속된 캐패시터(4331 및 4333)의 캐패시턴스 비율, 즉 WW = C1/(C1 + C3)로 결정된다. 제4 실시예에서, 가중 합이 캐패시터(4331 내지 4333)의 캐패시턴스 비율 C1, C2, C3에 의해 결정되기 때문에, 선형성이 높아지는 효과를 가질 수 있다.
도 49는 본 발명에 따른 수신기의 제5 실시예를 도시하는 회로도이다. 도 49에서, 참조 번호(4031 및 4032)는, 예를 들면 도 41을 참조하여 설명된 제1 실시예에서와 동일한 구성인 샘플/홀드 회로이고, 참조 번호(4430)는 래치(판정 회로)이며, 참조 번호(4431 내지 4434)는 N-채널 MOS 트랜지스터이고, 참조 번호(4435 및 4436)는 스위치이다.
도 49에 도시한 바와 같이, 제5 실시예에서 판정 기간에, 샘플/홀드 회로에서의 캐패시터(도 41에 도시한 캐패시터(4311, 4312, 4321 및 4322))는 게이트가 정 전위로 바이어스되는 N-채널 MOS 트랜지스터(4431 내지 4434)의 소스에 접속(소위 게이트 접지 형식)된다. 트랜지스터(4431 내지 4434)가 정 전류 모드에서 동작하기 때문에, 홀드 캐패시터(4311, 4312, 4321, 4322)로부터 소스로의 전하 흐름은 정 전류로 드레인측 노드를 방전하고, 방전된 전하량과 동일 양의 전하 변화는 드 레인측에서 발생한다. 이것은 현재 타임 비트에서의 신호 전하 및 1 비트 타임 이전의 신호 전하의 가중 합에 대응하는 전하의 변화는 드레인측에서 발생함을 의미한다. 이 동작 모드는 소위 전하 전달 증폭기(charge transfer amplifier)의 동작 원리와 동일하다.
제5 실시예에 따라. 신호의 가중 합 및 신호 증폭은 동일 시간에 발생한다. 또, 전하 전달용으로 사용된 각 트랜지스터의 게이트-소스 전압이 임계 전압 Vth에 가깝게 자연적으로 바이어스되기 때문에, 트랜지스터의 Vth의 변화는 Vth의 변화에 영향을 받지 않는 고감도 증폭을 달성하도록 보상된다. 따라서, 제5 실시예에 따라, 고감도의 수신기는 쉽게 달성될 수 있다.
도 50은 본 발명에 따른 수신기의 제6 실시예의 주요부(판정 회로)를 도시하는 회로도이다.
도 50에 도시한 바와 같이, 제6 실시예의 판정 회로는 래치(4440), P-채널 MOS 트랜지스터(4441 및 4442) 및 N-채널 MOS 트랜지스터(4443 내지 4445, 4446-1 내지 4446-n, 4447-1 내지 4447-n, 4448-1 내지 4448-n 및 4449-1 내지 4449-n)를 포함한다.
도 47에 도시한 제3 실시예의 판정 회로와 다른 제6 실시예의 판정 회로에서, 1 비트 타임 전의 신호를 전류로 변환하는 트랜스컨덕터는 복수의 트랜스컨덕터(4446-1, 4447-1, 4448-1 및 4449-n 내지 4446-n, 4447-n, 4448-n 및 4449-n)의 병렬 접속으로 구성되고, 이것의 테일 전류를 스위칭함으로써 각각 동작하는 트랜스컨덕터의 수는 가중 제어 코드를 사용하여 제어될 수 있다. 동일 가중 제어 코드 는 모든 판정 회로에 적용된다.
제6 실시예에서는, 예를 들면 PRD의 등화 파라메터를 제어할 수 있고, 전송로의 품질을 정합하는 등화 파라메터는 선택될 수 있다. 등화 파라메터는 트랜스컨덕터를 사용하는 구성에서 뿐만 아니라 제4 또는 제5 실시예에서와 같은 용량 결합 또는 전하 전달을 사용하는 구성에서도 유사하게 조정될 수 있다.
도 51은 본 발명에 따른 제7 실시예의 주요부(판정 회로)를 도시하는 회로도이다.
도 51에 도시한 바와 같이, 제7 실시예의 판정 회로는 래치(4450), P-채널 MOS 트랜지스터(4451 및 4452), N- 채널 MOS 트랜지스터(4453 내지 4459) 및 전류 출력 D/A 변환기(4460)을 포함한다
도 47에 도시한 제3 실시예의 판정 회로와 달리 제7 실시예의 판정 회로에서, 샘플 신호를 전류로 변환하는 트랜스컨덕터의 테일 전류는 가중 합을 조정하기 위해, 예를 들면 6 비트의 전류 출력 D/A 컨버터(446)에 의해 제어된다.
제7 실시예에 따라, 가중 합이 D/A 컨버터의 분해능과 같은 정확성으로 제어될 수 있기 때문에, 제어 분해능이 증가하고, 결과적으로 최적 등화가 달성될 수 있으므로, 고감도를 갖는 수신기가 달성될 수 있다.
상술한 바와 같이 본 발명에 따라, 타이밍 마진이 PRD 수신기의 판정 회로의 동작을 위해 증가될 수 있기 때문에, 수신기는 높은 정확성 및 고속 신호 전송이 가능해지도록 구성될 수 있다.
다음에, 본 발명의 제4 모드를 설명하기 전에 종래 기술에 해당하는 제4 모 드 및 종래 기술에 관련된 문제점에 대해 먼저 설명한다.
도 52는 종래 기술의 신호 전송 시스템의 한 예를 개략적으로 도시하는 회로도이다. 도 52에서, 참조 번호(801 및 803)는 트랜시버 회로이고, 참조 번호(802)는 신호 전송로(케이블)이다.
도52에 도시한 바와 같이, 종래 기술의 신호 전송 시스템은 트랜시버 회로(801 및 803) 및 이 트랜시버 회로 사이에 접속하는 신호 전송로(802)를 포함한다. 트랜시버 회로(801)은 한 측의 보드 상 또는 하우징(예를 들면, 서버) 내에 장착되고, 트랜시버 회로(803)은 다른 측에서 보드 상 또는 하우징(예를 들면, 주 기억 장치) 내에 정착된다. 여기에서, 이 신호 전송 시스템이 1개의 LSI 칩이 제공된 회로 블럭 사이의 신호 전송용으로 사용될 때, 예를 들면 트랜시버 회로(801 및 803)은 다른 회로 블럭에 포함되어 있다. 신호선(821, 822 및 824, 823)이 보상 신호선으로서 여기에 도시되지만, 소위 싱글-엔디드 신호선 구성이 사용될 수 있다.
각각의 트랜시버 회로(801, 803)은 드라이버(811, 831) 및 수신기(812, 832)를 포함한다. 트랜시버 회로(801)의 드라이버(811)는 신호선(보상 신호선 : 821 및 822)을 통해 트랜시버 회로(803)의 수신기(832)에 접속되고, 트랜시버 회로(803)의 드라이버(831)은 보상 신호선(823 및 824)를 통해 트랜시버 회로(801)의 수신기(812)에 접속된다.
최근에, LSI 칩 사이 또는 보드나 하우징 사이의 데이타 전송량은 급속히 증가하고, 이들 증가하는 데이타량을 처리하기 위해서는 단자(핀) 당 신호 전송 속도를 증가시키는 것이 필요하다. 예를 들면 핀 수의 증가로 인한 패키지 비용의 증가 를 피하기 위해 신호 전송 속도를 증가시킨다. 결과적으로, 최근에 LSI 사이 등의 신호 전송 속도는 1 Gbps를 초과하게 되고, 미래에는(지금으로부터 3년 내지 8년 후) 4Gbps 내지 10 Gbps 정도의 매우 높은 값이 될 수 있다.
그러나, 1 Gbps를 초과하는 이러한 고속 신호 전송에서, 예를 들면 서버와 주 기억 장치 사이의 신호 전송에서, 신호 전송로 당 대역은 전송로의 표피 효과로 인한 고주파수 성분 손실, 및 기생 인덕턴스 및 캐패시턴스 등으로 인한 고 주파수 성분 반사와 같은 요소에 의해 제한된다. 신호 전송 대역의 제한은, 예를 들면 심선이 큰 케이블을 사용함으로써 완화될 수 있지만, 대용량 신호(데이타) 전송이 달성되는 경우, 예를 들면 많은 신호선을 병렬로 묶음으로써, 케이블 다발의 직경에 대한 제한 때문에 케이블 직경이 제한된다.
즉, 대용량 신호 전송이 도 52에 도시한 바와 같은 종래 기술의 신호 전송 시스템으로 달성될 경우, 핀 및 신호선이 많아질 뿐만 아니라 신호 전송로의 최대 길이도 각 신호선의 두께의 제한 등으로 인해 제한된다.
쌍방향 전송 기술은 신호선의 수를 감소시킬 수 있는 신호 전송 방법으로 종래 기술에 공지되어 있다. 이 쌍방향 신호 전송 기술을 사용함으로써 정확한 신호 전송(판정)을 달성하는 신호 전송 시스템의 예는 1997년 8월 21-23일에 M. Haycock 등에 의해 Hot Interconnects Symposium V, pp 149-156의 "A 2.5 Gb/s Bidirectional Signaling Technology"에 제안되어 있다. 도 53은 종래 기술의 신호 전송 시스템의 다른 예를 개략적으로 도시하는 회로도이고, M. Haycock 등에 의해 제안된 신호 전송 시스템은 여기에 상세히 도시되어 있다.
도 53에서, 참조 번호(901 및 903)는 트랜시버 회로이고, 참조 번호(902)는 신호 전송로(케이블)이다. 도 53에 도시한 바와 같이, 종래 기술의 신호 전송 시스템은 트랜시버 회로(901 및 903) 및 이 트랜시버 회로 사이에 접속하는 신호 전송로(902)를 포함한다.
각 트랜시버 회로(901, 903)은 드라이버(정전압 드라이버 : 911, 931), 수신기(차동 증폭기 : 912, 932), 셀렉터(913, 933) 및 2개의 기준 전압(1/4- Vdd 및 3/4-Vdd)을 발생하는 복수의 저항 쌍 R1/R2를 포함한다. 드라이버(911 및 931)은 쌍방향 신호 전송용 신호선(921)을 통해 접속된다. 신호선(기준 전압선 : 922 및 923) 양단에는 저항 분할된 소정의 전압(예를 들면, 기준 전압선(922)에는 1/4-Vdd이고, 기준 전압선(923)에서는 3/4-Vdd임)이 공급되고, 2개의 기준 전압 1/4-Vdd 및 3/4-Vdd은 각 셀렉터(933)에 공급된다.
도 53에 도시한 신호 전송 시스템에서, 한 측에서 트랜시버 회로(901)의 드라이버(911)이 로우 레벨 "L"(Vss : 0 볼트)를 출력할 때, 1/4-Vdd의 기준 전압은 셀렉터(913)에 의해 선택되어 수신기(차동 증폭기 : 912)에 인가된다. 수신기(912)는 1/4-Vdd의 기준 전압에 대해 다른 측의 트랜시버 회로(903)으로부터의 신호선(921)을 통해 공급된 드라이버(931)의 출력을 판정한다. 특히, 한 측의 드라이버(911)의 출력이 로우 "L"일 때, 다른 측의 드라이버(931)의 출력도 로우 "L"인 경우, 논리적으로 신호선(921)의 전압(수신기(912)의 입력 전압)은 로우 "L"(Vss : 0 볼트)이고, 한편 다른 측의 드라이버(931)의 출력이 하이 "H" (Vdd)인 경우 논리적으로 신호선(921)의 전압은 1/2-Vdd이다. 이렇게 하여, 도 53의 신호 전송 시스템에서, 드라이버(911)의 출력이 로우 "L"일 때, 수신기(912)의 입력은 0 내지 1/2-Vdd의 범위 내에서 변하므로, 이것을 1/4-Vdd의 중간 기준 전압과 비교함으로써(차등적으로 증폭함으로써) 다른 측의 드라이버(931)(다른 측의 트랜시버 회로(903))로부터의 신호 레벨은 정확하게 정해진다.
또, 한 측의 트랜시버 회로의 드라이버(911)가 하이 레벨 "H"(Vdd)를 출력할 때, 3/4-Vdd의 기준 전압은 셀렉터(913)에 의해 선택되어, 수신기(912)에 인가된다. 수신기(912)는 3/4 - Vdd의 기준 전압에 대해 다른쪽의 트랜시버 회로(903)로부터의 신호선(921)을 통해 공급된 드라이버(931)의 출력을 판정한다. 특히, 한 측의 드라이버(911)의 출력이 하이 "H"일 때, 다른 측의 드라이버(931)의 출력이 로우 "L"인 경우, 논리적으로 신호선(921)의 전압은 1/2 - Vdd이고, 한편, 다른 측의 드라이버(931)의 출력도 하이 "H"(Vdd)인 경우, 논리적으로 신호선(921)의 전압은 Vdd이다. 이렇게 하여, 도 53의 신호 전송 시스템에서, 드라이버(911)의 출력이 하이 "H"일 때, 수신기(912)의 입력은 1/2 - Vdd 내지 Vdd 범위 내에서 변하므로, 이것을 3/4 - Vdd의 중간 기준 전압과 비교함으로써, 다른 측의 드라이버(931)로부터의 신호 레벨은 정확히 정해진다.
그러나, 상기 종래 기술의 쌍방향 신호 전송 시스템에서, 예를 들면 다른 쪽의 트랜시버 회로(903)의 드라이버(931)의 출력 신호의 판정은 드라이버(931)의 출력 신호에 의해 기인된 전압 변화가 수신기(912)의 입력에 나타나 선택된 기준 전압에 대한 차 전압이 충분히 크게 되어, 즉 신호 레벨이 정해진 후까지 한 측의 트랜시버 회로(903)의 수신기(912)에 행할 수 없다. 또, 종래 기술의 쌍방향 신호 전 송 시스템에서, 수신된 신호는 송신된 신호에 대해 위상이 실제로 어긋나지 않아야 하고(동기화는 송신 신호와 수신 신호 사이에서 유지되어야만 함), 이 억제는 신호선(배선)의 최대 길이에 심각한 제한(예를 들면, 10 Gbps의 경우에서 약 10 cm 정도까지)을 강요한다.
도 54 내지 70을 참조하여, 본 발명의 제4 모드의 다양한 실시예를 후술한다.
도 54는 본 발명에 따른 트랜시버 회로의 원리 구성을 도시하는 블럭 회로도이다. 도 54에서, 참조 번호(1 및 3)는 트랜시버 회로이고, 참조 번호(2)는 신호 전송로(케이블)이다. 도 54에 도시한 바와 같이, 본 발명의 제4 모드에 따른 신호 전송 시스템은 트랜시버 회로(1 및 3) 및 이 트랜시버 회로 사이에 접속하는 신호 전송로(2)를 포함한다.
트랜시버 회로(1, 3) 각각은 드라이버(11, 31), 수신기(12, 32) 및 보상 전압 발생 회로(13, 33)을 포함한다. 도 54 및 후술하는 실시예를 도시하는 다른 도면에서, 신호 전송은 보상 신호선(21 및 22)에서 실행될 때를 도시하고 있지만,신호 전송이 소위 싱글-엔디드 신호선을 사용하여 달성될 수 있음을 알 수 있다.
도 54에서 알 수 있는 바와 같이, 본 발명의 제4 모드에 따른 트랜시버 회로(신호 전송 시스템 및 신호 전송 방법)에서, 쌍방향 전송은 신호 전송로의 효율을 증가시키기 위해 적용된다. 즉, 한 측의 트랜시버 회로(1)의 드라이버(11)의 보상 신호 출력 V+ 및 V-은 동일 측의 트랜시버 회로(1)의 수신기(12)의 입력에 접속되고, 신호선(2(21, 22))을 통해 다른 측의 트랜시버 회로(3)의 드라이버(31)의 보상 신호 출력에도 접속된다.
일반적으로, 1대1 선호 전송에서, 신호는 동시에 한쪽 방향으로만 송신될 수 있고, 단일 전송로(신호 전송선)을 사용하여 양 방향으로 신호를 송신할 때, 전송은 드라이버와 수신기 사이를 전환함으로써 달성된다. 쌍방향 신호 전송이 드라이버와 수신기를 전환하지 않고 가능한 경우, 전송로 당 신호 전송 비율은 증가될 수 있다. 이것은 신호 전송로가 본질적으로 한쪽 방향으로 신호를 전달함과 동시에 반대 방향으로 다른 신호를 전달할 수 있는 특성을 갖기 때문이다. 한쪽 방향으로 송신하는 신호 및 반대 방향으로 송신하는 신호를 분리하는 수단이 전송로의 양단에 제공될 경우, 신호는 단일 전송로에서 동시에 양 방향으로 송신될 수 있고, 전송로 당 전송 비율은 사전에 가능한 전송 비율과 비교하여 2배가 될 수 있다.
본 발명에서, 전송로의 한 측(예를 들면, 트랜시버 회로(1))이 고려될 때, 수신기(12)의 신호 V+, V- 입력은 한 측의 드라이버(11)에 의해 기인된 전압 상에 오버랩된, 반대 측의 드라이버(31)로부터 송신된 신호를 구성한다. 이 관점에서, 본 발명의 제4 모드에 따른 트랜시버 회로(예를 들면, 트랜시버 회로(1))에서, 보상 전압 발생 회로(13)은 동일 측의 드라이버(11)에 의해 기인된 전압(간섭 전압)에 대응하는 오프셋 전압 Voff+, Voff-을 발생하고, 이 전압을 수신기(11)에 공급한 다음, 신호가 동시에 양 방향으로 송신될 때라도 신호(반대 측의 드라이버(31)로부터 송신된)가 정확하게 수신(판별)되도록 드라이버(11)에 의해 기인된 간섭 전압을 수신된 파형으로부터 제거한다.
특히, 한 측의 트랜시버 회로(1)에서, 예를 들면 동일 측의 드라이버(11)이 송신되는 신호 Vin가 공지되어 있기 때문에, 보상 전압 발생 회로(13 : 기본적으로 드라이버와 동일 구성)는 드라이버(11)의 출력에 관련된 간섭 전압(오프셋 전압 Voff+, Voff-을 발생하고, 수신된 파형 V+, V-으로부터의 간섭 전압 Voff+, Voff-를 제거함으로써, 수신기(12)는 반대 측의 트랜시버 회로(3)의 드라이버(31)의 출력을 정확히 판정할 수 있다. 반대 측의 트랜시버 회로(3)에서의 수신기(32)의 신호 판정도 같은 방법으로 행할 수 있다.
또, 도 53에 도시한 종래 기술의 쌍방향 신호 전송과 달리 본 발명에서, 수신 신호와 송신 신호 사이의 임의의 위상 어긋남이 존재할 경우, 정확한 신호 판정이 행해질 수 있다. 이것은 신호 수신이 후술한 바와 같이 신호 판정 타이밍에서 정확한 보상 오프셋 전압을 발생하는 회로를 사용함으로써 어떤 타이밍에서도 실행될 수 있다.
이렇게 하여, 본 발명에 따라, 송신 신호와 수신 신호 사이의 위상 관계는 임의의 값을 취하도록 허용되고, 이 위상값은 시간과 함께 변동하도록 허용되어, 신호 전송로 길이의 제한이 없고, 수신 신호를 송신 신호에 완전히 동기시킬 필요가 없다는 이점을 제공한다.
도 55는 본 발명의 제4 모드에 따른 제1 실시예로서의 트랜시버 회로의 드라이버를 도시하는 회로도이고, 여기에 도시된 드라이버는 도 54에 도시된 트랜시버 회로(1(3))의 드라이버(11(31))에 해당한다. 도 55에서, 드라이버(11)의 신호 입력도 보상 신호 Vin+ 및 Vin-로서 도시되어 있다. 도 55에서, 참조 번호(111 및 112)는 인버터이고, 참조 번호(113 및 115)는 P-채널 MOS 트랜지스터(PMOS 트랜지스터) 이며, 참조 번호(114 및 116)는 N-채널 MOS 트랜지스터(NMOS 트랜지스터)이다.
제1 실시예의 드라이버에서, 출력단은 푸쉬-풀 인버터 단(push-pull inverter stage)으로 구성되어 있다. 즉, 정 논리 입력 신호 Vin+는 인버터(111)을 통해 푸쉬-풀 인버터(PMOS 트랜지스터(113) 및 NMOS 트랜지스터(114)로 구성됨)로 공급되어, 신호 전송로(21)로 송신되고, 부 논리 입력 신호 Vin-는 인버터(112)를 통해 푸쉬-풀 인버터(PMOS 트랜지스터(115) 및 NMOS 트랜지스터(116)로 구성됨)에 공급되어 신호 전송로(22)로 송신된다.
한 측의 트랜시버 회로(1)의 드라이버(11)로부터 정 논리 출력 신호를 전달하는 신호선(21)은 다른 측의 트랜시버 회로(3)의 드라이버(31)의 정 논리 출력에 접속되고, 유사하게 드라이버(11)로부터 부 논리 출력 신호를 전달하는 신호선(22)는 드라이버(31)의 부 논리 출력에 접속된다. 또, 한 측의 트랜시버 회로(1)에서, 드라이버(11)의 출력(신호선(21 및 22))은 수신기(12)의 입력에 접속되고, 다른 측의 트랜시버 회로(3)에서, 드라이버(31)의 출력(신호선(21 및 22))는 수신기(32)의 입력에 접속된다. 특히, 드라이버(11)은, 예를 들면 1.25 Gbps의 데이타 전송 비율로 NRZ(Non-Return to Zero) 신호를 신호선에 송신한다.
도 56은 본 발명의 제4 모드에 따른 제2 실시예로서의 트랜시버 회로의 수신기를 도시하는 회로도로, 여기에 도시된 수신기는 도 54에 도시된 트랜시버 회로(1(3))의 수신기(12(32))에 해당한다. 도 56에서, 참조 번호(121 및 122)는 PMOS 트랜지스터이고, 참조 번호(123 내지 128)은 NMOS 트랜지스터이며, 참조 번호(120 및 129)는 NAND 게이트이다. 또, 참조 부호 Vcn는 NMOS 트랜지스터(124 및 127)의 게이트에 인가된 바이어스 전압을 표시한다.
도 56에 도시한 바와 같이, 수신기(12)는 2개의 차동 증폭기 회로로 구성되고, 정상 입력 신호 Vin+, Vin-에 추가하여 보상 전압 발생 회로(13)로부터의 오프셋 전압 Voff+, Voff-을 입력으로서 얻는다. 즉, 수신기(12)에서, 오프셋 전압 Voff+, Voff-은 장상 입력 신호 Vin+, Vin-로부터 감산되고, 신호가 하이 레벨 "H" 신호 1인지 로우 레벨 "L" 신호 0인지의 판정은 교차 결합된 NAND 게이트 쌍(120 및 129)로 구성된 재생 래치를 사용하여 행해진다.
따라서, 수신기(12)는 수신기 입력으로부터 드라이버(11)의 출력 신호에 관련된 간섭 전압(오프셋 전압)을 제거하고, 다른 측의 트랜시버 회로(3)로부터의 신호선(21 및 22)를 통해 공급된 드라이버(31)의 출력 신호를 정확히 수신(판별)한다. 보상 전압 발생 회로(13)의 회로 구성은, 예를 들면 드라이버(11)의 회로 구성과 동일하다. 드라이버(11), 수신기(12) 및 보상 전압 발생 회로(13)을 포함하는 트랜시버 회로(1)과 동일한 회로는 신호선(21 및 22)의 반대 측에 제공된다.
상기 실시예는 모든 신호 전송이 차동 신호(보상 신호)를 사용하여 실행되는 경우를 예로서 취함으로써 설명되었지만, 본 발명은 소위 싱글-엔디드 신호 전송에 적용될 수도 있다.
상술한 바와 같이, 반대 측의 드라이버(31)로부터의 신호 입력 효과를 포함하지 않는 드라이버(11)에 기초한 전압만이 보상 전압 발생 회로(13 : 드라이버와 동일 구성을 갖는 복사 드라이버(replica driver))의 출력(오프셋 전압 Voff+, Voff-)에 나타나므로, 오프셋 전압 Voff+, Voff-을 입력 신호 Vin+, Vin-로부터 감 산함으로써, 쌍방향 전송의 신호 수신이 가능해진다.
예를 들면, 도 59를 참조하여 후술하는 제5 실시예에서와 같이 드라이버가 복수의 드라이버 유닛(예를 들면, 4, 8 또는 16개 드라이버 유닛)으로 구성될 경우, 복사 드라이버는 드라이버를 구성하는 드라이버 유닛 중 하나와 동일한 구성을 사용하여 구성될 수 있다.
도 57은 본 발명의 제4 모드에 따른 제3 실시예로서의 트랜시버 회로의 드라이버(11(31))를 도시하는 회로도이다. 도 57에 도시한 제3 실시예의 드라이버는 도 55에 미리 도시한 드라이버와 달리, PMOS 트랜지스터(117) 및 NMOS 트랜지스터(118)은 최종단 인버터(113, 114 및 115, 116)와 각각 정 전류를 구동하는 고 전압 공급선 및 저 전압 공급선 Vdd 및 Vss 사이에 설치되고, 중간 전압 1/2- Vdd으로 된 저항(종단 저항: 임피던스 제공 수단 : 23 및 24)는 드라이버 출력(신호선 : 21 및 22)에 설치된다. 여기에서, 참조 부호 Vcp 및 Vcn는 PMOS 트랜지스터(117) 및 NMOS 트랜지스터(118) 각각의 게이트에 인가된 바이어스 전압을 표시한다.
제3 실시예의 드라이버는 드라이버의 출력 임피던스가 독립적으로 일정한 출력단을 유지하도록(출력이 하이 레벨 "H" 인지 로우 레벨 "L"인지에 관계없이, 또는 출력이 로우-하이 이동 기간 또는 하이-로우 이동 기간인지에 관계없이)구성되어 있고, 특히 최종단은 정 전류 드라이버(정전류 인버터)로 구성되어 있으며, 이것의 출력은 일정한 출력 임피던스를 유지하도록 병렬 종단 저항(23 및 24)에 종단된다. 여기에서, 저항(23 및 24)의 저항값은 신호선(21 및 22)의 특정한 임피던스 를 정합하도록 선택된다.
이렇게 하여, 제3 실시예에 따라, 한 측의 드라이버(11)이 다른 측(반대 측)의 드라이버(31)로부터 송신된 신호에 대해 종단 저항으로서 작용하기 때문에, 신호 반사에 의한 파형 혼란은 억제되어 고속 신호 전송이 달성된다.
도 58은 본 발명의 제4 모드에 따른 제4 실시예로서의 트랜시버 회로의 드라이버(11(31))을 도시하는 회로도이다. 도 58에 도시한 제4 실시예의 드라이버는 도 57의 드라이버와 다른데, 캐패시터(1111 및 1112) 및 캐패시터(1121 및 1122)는 드라이버로부터 출력되는 신호의 첨예함을 조절하기 위해 각각의 최종단 인버터의 입력에 설치되어, 비트 타임 T과 거의 같은(동등) 상승 시간(순간 타임)을 형성한다. 여기에서, 캐패시터(1111 및 1121)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성하는 MOS 캐패시터이고, 캐패시터(1112 및 1122)는 2개의 NMOS 트랜지스터로 구성되는 MOS 캐패시터이다. 드라이버로부터의 송신 신호 출력의 순간 타임은 비트 타임 T의 50 % 정도로 설정될 수 있다.
이렇게 하여, 제4 실시예의 드라이버에서, 드라이버 출력의 상승 시간은 정 논리를 출력하는 최종단 인버터(113, 114)의 입력, 및 고전압 공급선 및 저 전압 공급선 Vdd 및 Vss 사이에 캐패시터(1111 및 1112)를 설치하고, 부 논리를 출력하는 최종단 인버터(115, 116)의 입력 및 고전압 공급선 및 저 전압 공급선(Vdd 및 Vss) 사이에 캐패시터(1121 및 1122)를 설치함으로써 길어진다.
이 이유는 드라이버의 출력 신호가 급격히 상승하면(드라이버 출력의 상승 시간이 짧다), 수신 신호의 판정 기간은 상승(또는 하강) 기간으로 오버랩되어, 보 상 프로세스에서 드라이버 기인 전압을 제거할 때의 실질적인 에러를 수반한다. 즉, 보상 전압 발생 회로(13)에 의해 발생된 보상 전압과 실제 드라이버 전압 사이의 스큐(skew)가 있으면, [스큐] x [전압 변화률]과 동등한 에러(시간의 어긋남으로 인한 에러 전압)가 발생하고, 에러 전압은 드라이버 출력의 변화률이 큰 기간(상승 또는 하강 기간) 동안 증가한다. 이것에 대해, 제4 실시예에 따르면, 드라이버 출력의 상승 시간이 증가되기 때문에, 드라이버 기인 전압의 변화률은 감소하여, 스큐로 인한 에러 전압을 감소시키므로 수신기(12)에 의해 정확한 신호 판정이 가능하게 된다.
도 59는 본 발명의 제4 모드에 따른 제5 실시예로서의 트랜시버 회로의 드라이버(11(31))을 도시하는 회로도이다. 도 59에서, 참조 번호(101)는 제1 드라이버 유닛 어레이이고, 참조 번호(102)는 제2 드라이버 유닛 어레이이다. 캐패시터가 드라이버 출력의 첨예함(sharpness)을 조정하는데 사용될 때, 전술한 제4 실시예에서와 같이 회로 구성은 간단해질 수 있지만, 용량값을 정확히 설정하는 것은 어렵다. 이 점에서, 제5 실시예에서, 드라이버 출력은 드라이버 유닛 어레이를 사용하여 적절하게 조정된다(순간 특성은 조정된다).
즉, 도 59에 도시한 바와 같이, 제5 실시예의 드라이버는 병렬로 접속된 복수의 정전류 드라이버 유닛(1011 내지 101n)으로 구성되는 제1 드라이버 유닛 어레이(101) 및 병렬로 접속된 복수의 정전류 드라이버 유닛으로 구성되는 제2 드라이버 유닛 어레이(102)를 포함하고, 이 구성에서 각 드라이버 유닛 어레이에서 동작되는 드라이버 유닛의 수는 비트 타임 T과 거의 동일한 상승 시간(또는 하강 시간, 즉 순간 시간)을 형성하게 위해 시간 경과로서 조정된다. 제2 드라이버 유닛 어레이(120)는 제1 드라이버 유닛 어레이(101)과 구성이 동일하고, 제1 및 제2 드라이버 유닛 어레이 각각의 출력은 각각의 신호선(21 및 22)에 접속된다.
제1 드라이버 유닛 어레이(101)는, 예를 들면 (n-1)번째 데이타 D(n-1)가 공급되고, 제2 드라이버 유닛 어레이(102)는, 예를 들면 n번째 데이타 D(n)가 공급된다. 특히, 드라이버(11)는 2개의 드라이버 유닛 어레이(101 및 102)로 구성되고, 예를 들면 1 비트전의 데이타는 제1 드라이버 유닛 어레이(101)에 입력되고, 현재 비트 데이타는 제2 드라이버 유닛 어레이(102)에 공급된다. 이 경우, 다음 비트 데이타는 제1 드라이버 유닛 어레이(101)에 공급된다.
도 60은 도 59에 도시한 드라이버의 동작을 설명하기 위한 도면이다. 도 60의 그래프에서, 전류를 출력하는 드라이버 유닛의 수는 세로 좌표를 따라 표시되고, 시간은 가로 좌표에 따라 표시된다. 도 60은 드라이버 유닛 어레이(101 및 102)가 각각 4개의 정전류 드라이버로 구성되는 경우를 가정하지만, 각각의 어레이를 구성하는 드라이버 유닛의 수는 원하는 대로 변화됨이 평가될 수 있다.
도 60에 도시한 바와 같이, 제1 드라이버 유닛 어레이(101)의 능동 드라이버 유닛의 수는 시간 과거와 함께 4에서 0으로 순차 감소하고, 제2 드라이버 유닛 어레이(102)의 능동 드라이버 유닛의 수는 시간 경과와 함께 0에서 4로 순차 증가하며, 여기에서 제1과 제2 드라이버 유닛 어레이 사이에서 전류를 출력하는 드라이버 유닛의 총 수가 4개가 되도록 제어된다. 따라서, 데이타 D(n-1)의 파형의 하강 부분은 제1 드라이버 유닛 어레이(101)에 의해 덜 가파르게 형성되고, 데이타 D(n) 파형의 상승 부분은 제2 드라이버 유닛 어레이(102)에 의해 덜 가파르게 형성된다.
도 61은 도 59에 도시된 드라이버를 사용하는 프리드라이버의 한 예를 도시하는 블럭 회로도이고, 도 62는 도 61에 도시하는 프리드라이버의 멀티플렉서의 한 예를 도시하는 회로도이다. 도 61 및 62는 4 비트(N =4)의 병렬 데이타를 처리하는 프리드라이버의 예를 도시하고, 4 비트의 차동 데이타(보상 신호) D0, /DO; D1, /D1; D2, /D2; 및 D3, /D3 중 정 논리 신호 D0, D1, D2 및 D3를 처리하는 회로가 여기에 도시되어 있다.
도 61에 도시한 바와 같이, 프리드라이버(400)는, 예를 들면 4 비트 병렬 데이타 D0, D1, D2 및 D3를 래치하는 복수의 래치 회로(411 내지 416) 및 소정의 클럭에서 각각의 래치 회로의 출력을 획득하고 획득된 데이타를 출력하는 멀티플렉서(401 내지 404)를 포함한다. 특히, 데이타 D0 내지 D3은, 예를 들면 클럭 CK44의 상승 엣지에 의해 데이타를 래치하는 래치 회로(411 내지 414)에 공급되고, 래치 회로(413 및 414)의 출력은 클럭 CK24의 상승 엣지에 의해 각각 래치 회로(415 및 416)로 래치된 후, 래치 회로(411, 412, 415 및 416)의 출력은 멀티플렉서(401)에 공급된다.
멀티플렉서(401)는 스위칭 동작이 소정의 클럭에 의해 제어되는 복수의 트랜스퍼 게이트(411 내지 418)를 포함하고, 예를 들면 래치 회로(411)의 출력 D0은 클럭 CK11에 의해 제어된 트랜스터 게이트(411) 및 클럭 /CK21(/f2)에 의해 제어된 트랜스퍼 게이트(415)를 통해 인버터(정전류 구동 인버터 : 419)에 공급된다. 유사하게, 래치 회로(412)의 출력 D1은 클럭 CK21(f2)에 의해 제어된 트랜스퍼 게이트(412), 및 클럭 /CL31(/f3)에 의해 제어된 트랜스퍼 게이트(416)를 통해 인버터(419)에 공급된다.
멀티플렉서(401 및 404) 각각에서, 다른 트랜스퍼 게이트(411 내지 418)은 다른 클럭에 의해 제어된다. 또, 도 62에서, 부 논리 데이타 /D0 내지 /D3을 처리하고, 정 논리 데이타 D0 내지 D3를 처리하는 구성과 동일한 프리드라이버부(410)의 출력은 인버터(419')에 공급되고, 보상(차동) 신호 DD1 및 /DD1은 인버터(419 및 419')로부터 각각 출력된다. 멀티플렉서(401 내지 404, DD0, /DD0; DD1, /DD1; DD2, /DD2 및 DD3, /DD3)의 출력 신호는 각 드라이버 유닛(1011 내지 101n)에 공급된 출력 DD 및 /DD(D(n-1))에 결합된다.
도 63a 및 63b는 도 61에 도시한 프리드라이버에 적용된 다상 클럭을 설명하는 도면이다. 도 63a는 다상 클럭(4n상 클럭 : CK11 내지 CK14; CK21 내지 CK24; CK31 내지 CK34; 및 CK41 내지 CK44)을 프리드라이버(400)에 공급하는 다상 클럭 발생 회로의 블럭도이고, 도 63b는 다상 클럭(4n상 클럭)의 타이밍 파형을 도시하는 도면이다.
이렇게 하여, 제5 실시예에서, 각 드라이버 유닛(101)의 복수의 드라이버 유닛(1011, 1012, ..., 101n)은, 예를 들면 다상 클럭 CK1, /CK1, CK2, /CK2, ..., ckn, /ckn에 의해 제어된 프리드라이버에 의해 구동되고, 드라이버단의 전류는 순차 전환된다. 여기에서, 프리드라이버(400 : 드라이버 유닛(1011 내지 101n) 각각의)는, 예를 들면 클럭 사이클이 비트 타임 T의 2배로 설정되는 4n상 클럭 CK11 내지 CK14; CK21 내지 CK24; CK31 내지 CK34; 및 CK41 내지 CK44에 의해 제어되고, 드라이버 단의 전류는 순차 전환된다.
도 64는 본 발명의 제4 모드에 따른 제6 실시예로서의 트랜시버 회로의 드라이버(11(31))를 도시하는 회로도이다. 도 64에서, 참조 번호(1031 내지 103n)는 정전류 드라이버 유닛이고, 참조 번호(1032 내지 103n)는 지연단이다. 도 64에서, 데이타 D(n)는 보상 신호로서가 아니라 소위 싱글-엔디드 신호로서 도시되어 있음에 주지해야 한다.
도 64에 도시한 바와 같이, 제6 실시예에서, 드라이버 출력의 상승(또는 하강) 시간은 직접 및 직렬로 접속된 인버터 체인에 의해 충족된 지연단(1032, ..., 103n)을 통해 데이타 D(n)를 연속적으로 지연시키고, 지연된 데이타를 복수의 정전류 드라이버 유닛(1031, 1032, ..., 103n)에 공급함으로써 증가된다.
캐패시터를 사용하여 상승(하강) 시간을 정의하는 제5 실시예에 비해 제5 및 제6 실시예에 따라, 상승(하강) 시간은 더 높은 정확성으로 제어될 수 있고, 큰 용량이 필요없기 때문에 회로의 점유 면적은 감소될 수 있다.
도 65는 본 발명의 제4 모드에 따른 제7 실시예로서의 트랜시버 회로의 보상 전압 발생 회로(13(33))를 도시하는 회로도이다.
도 65에 도시한 바와 같이, 보상 전압 발생 회로(13)는 기본적으로 도 57에 도시한 정전류 드라이버(11)와 유사한 복사 드라이버로 구성되어 있다. 제7 실시예의 보상 전압 발생 회로(13)는 드라이버(주 드라이버 : 11)의 신호에 대응하는 신호(보상 전압 : Voff+ 및 Voff-)를 출력할 뿐만 아니라, 제어 신호 Vcont 및 /Vcont를 사용하여 PMOS 트랜지스터(139) 및 NMOS 트랜지스터(140)을 사용하여 출 력 신호를 증가시키거나 감소시킬 수 있도록 구성되어 있다. 또, 제7 실시예에서, 복수의 캐패시터 및 스위치로 구성되는 캐패시터 스위치부(141 및 142)는 출력(보상 전압 Voff+, Voff-)의 상승 시간이 캐패시터를 전환함으로써 조정될 수 있도록 보상 전압 발생 회로의 각각의 출력에 설치된다. 여기에서, 예를 들면 전력 투입 초기 설정시, 캐패시터 스위치부(141 및 142)에서 캐패시터 전환을 자동적으로 행하도록 있도록 구성될 수 있다.
복사 드라이버(보상 전압 발생 회로 : 13)는, 예를 들면 전력 소모를 감소하기 위해 메인 드라이버(11)에 사용된 것보다 작은 트랜지스터를 사용하여 구성될 수 있지만, 이 경우에 구동 능력, 출력 부하 용량 등의 차이에 의해, 에러(어긋남)은 드라이버(11)의 출력에 관련된 간섭 전압을 보상하기 위해 발생된 보상 전압(오프셋 전압 Voff+, Voff-)에서 발생된다. 이것을 처리하기 위해, 제7 실시예의 보상 전압 발생 회로는 캐패시터 스위치(141 및 142)를 사용하여 보상 전압의 상승 시간을 조정하므로, 보상 전압의 정확성을 증가시키고, 수신기(12(32))의 신호 수신 감도를 증가시킨다.
도 66은 본 발명의 제4 모드에 따른 제8 실시예로서의 트랜시버 회로의 보상 전압 발생 회로(33(13))를 개략적으로 도시하는 블럭 회로도이다. 도 66에서, 참조 번호(330)는 위상 데이타 참조부이고, 참조 번호(3311 내지 3314)는 D/A 컨버터(보상 전압 발생기)이며, 참조 번호(3321 내지 3324)는 스위치이다. 편의상, 한 측의 보상 전압 발생 회로(33)은 도 66(및 도 67 및 68)에 도시되지만, 한 측의 보상 전압 발생 회로(13)는 여기에 도시한 것과 동일함을 알 수 있다.
도 66에 도시한 바와 같이, 제8 실시예의 보상 전압 발생 회로는, 예를 들면 4개의 보상 전압 발생기(D/A 컨버터 : 3311 내지 3314)를 포함한다. 2 비트의 출력 시퀀스가 [0,0]일 때(즉, 드라이버(11)의 현재 출력 데이타가 로우 레벨 "L"이고, 선행 출력 데이타도 로우 레벨 "L"일 때), 제1 보상 전압 발생기(3311)는 스위치(3321)에 의해 선택되고; 2 비트의 출력 시퀀스가 [0,1]일 때(즉, 드라이버(11)의 현재 출력 데이타가 로우 레벨 "L"이고, 선행 출력 데이타가 하이 레벨 "H"일 때) 제2 보상 전압 발생기(3312)는 스위치(3322)에 의해 선택되며; 2 비트의 출력 시퀀스가 [1,0]일 때(즉, 드라이버(11)의 현재 출력 데이타가 하이 레벨 "H"이고, 선행 출력 데이타가 로우 레벨 "L"일 때) 제3 보상 전압 발생기(3313)는 스위치(3323)에 의해 선택되고; 2 비트의 출력 시퀀스가 [1,1]일 때(즉, 드라이버(11)의 현재 출력 데이타가 하이 레벨 "H"이고, 선행 출력 데이타도 하이 레벨 "H"일 때) 제4 보상 전압 발생기(3314)는 스위치(3324)에 의해 선택된다.
예를 들면 RAM(Random Access Memory)로 구성된 위상 데이타 참조부(330)는 수신기(32)의 신호 판정 타이밍(수신 클럭의 위상)을 표시하는 수신기 위상 코드(예를 들면, 6 비트 신호)를 수신하고, 수신기 위상 코드에 대응하는 데이타를 구동하는 보상 전압 발생기(D/A 컨버터 : 3311 내지 3314)에 공급한다. 위상 데이타 참조부(330)용으로 사용된 RAM은 각 수신기 위상 코드에 대응하는 데이타가, 예를 들면 동작을 위해 전력 투입 초기 설정에서 기록된다.
일반적으로, 송신 클럭 및 수신 클럭 사이의 차는 수정 진동자의 주파수 편차 정도이고, 2개의 클럭 사이의 위상 차는 사이클에서 사이클까지 천천히 변화한 다. 이것은 4개의 보상 전압 발생기(3311 내지 3314)는 저 주파수에서만 동작할 필요가 있다는 것을 의미한다. 그 다음, 현재 데이타에 이은 2 비트 송신 데이타 [0,0], [0,1], [1,0] 또는 [1,1]의 값에 의존하여, 4개의 보상 전압 발생기(3311 내지 3314) 중 대응하는 보상 전압 발생기는 선택되어, 필요한 보상 전압(오프셋 전압 : Voff+, Voff-)이 얻어진다. 보상 전압은 수신기(32)에 공급되고, 드라이버(11)의 출력에 관련된 간섭 전압을 제거하는데 사용되며, 결과적으로 수신기(32)는 반대측의 드라이버(11)로부터 송신된 신호를 정확히 판별할 수 있다. 여기에서, 드라이버 출력 시퀀스의 비트 수는 직전에 선행하는 비트의 출력 레벨에 관련하여 현재 비트의 출력 레벨을 충분히 고려하는 전제에 기초해 2개로 설정하지만, 드라이버 출력 시퀀스의 비트 수는 보상 전압 발생기의 수 등이 증가되는 경우를 통해, 예를 들면 3 이상으로 증가될 수 있다.
이렇게 하여, 제8 실시예에 따라, 보상 전압은 복사 드라이버를 고속으로 동작하지 않고 더 높은 정확성이 발생될 수 있다.
도 67은 본 발명의 제4 모드에 따른 제9 실시예로서의 트랜시버 회로의 보상 전압 발생 회로를 도시하는 블럭 회로도로, 상술한 제8 실시예의 초기 설정시 위상 데이타 참조부(RAM : 330)의 기록 동작에 대응하는 처리를 설명한다.
도 67에 도시한 제9 실시예에서, 실제 신호 수신 전에, 예를 들면 전력 투입 초기 설정 동안, 한 측의 드라이버(11)의 출력은 제로 레벨(출력 전류는 0임)로 설정되고, 테스트 패턴은 다른 측의 드라이버(31)로부터 송신된다. 그 다음, 보상 전압(오프셋 전압)은 특정 수신 클럭의 위상에 대해 증가되거나 감소되어, 수신기(32)의 판정이 0에서 1까지 또는 1에서 0까지 변화하는 경계의 보상 전압을 결정하고, 최종값은 보상 전압 발생 회로(33)의 RAM에 기록된다. 이 초기 설정은 보드 상에 장착된 칩을 갖는 각 트랜시버 회로용으로 실행되어, 각 트랜시버 회로용으로 필요한 보상 전압의 기록이 달성된다.
여기에서, 시간 분해능은, 예를 들면 1 비트 타임을 64 분할하고, 보상 전압 분해능은, 예를 들면 6 비트 데이타로 정해진다. 그 다음, 이들 데이타는 모두 2개의 연속하는 비트, 즉 2 비트 출력 시퀀스 [0,0], [0,1], [1,0] 및 [1,1]용으로 얻어져 RAM(130)에 기록된다. 시간 및 보상 전압 분해능은 필요에 따라 변화될 수 있고, 또한 드라이버 출력 시퀀스의 비트 수는 2개 대신에 3개로 설정될 수 있다.
이렇게 하여, 제9 실시예에 따라, 드라이버 구동 능력의 변동, 부하값 등과 같은 모든 요소를 넣은 정확한 오프셋 보상(보상 전압의 발생)은 달성될 수 있고, 고감도 신호 수신이 가능해진다.
도 68은 본 발명의 제4 모드에 따른 제10 실시예로서의 트랜시버 회로(3)를 개략적으로 도시하는 블럭 회로도이다.
제10 실시예에서, 도 66에 도시한 제8 실시예에서의 보상 전압 발생기(D/A 컨버터 : 3311 내지 3314)의 출력은 직접적으로 스위치(3321 내지 3324) 등의 간섭없이 4개의 드라이버(321 내지 324)에 각각 결합되고, 드라이버(321 내지 324) 중 한 드라이버의 출력은 2 비트 출력 시퀀스(데이타 시퀀스)에 따라 선택된다. 즉, 데이타 시퀀스 [0,0]용 보상 전압 발생기(3311)의 출력은 드라이버(321)로 직접적으로 공급되고, 유사하게 데이타 시퀀스 [0,1], [1,0] 및 [1,1]용 보상 전압 발생 기(3312, 3313 및 3314)의 출력은 데이타 시퀀스 [0,1], [1,0] 및 [1,1] 각각의 드라이버(322, 324 및 324)로 공급되며, 드라이버(31)에 의해 실제로 출력된 데이타 시퀀스에 대응하는 드라이버의 출력은 출력용으로 셀렉터(320)에 의해 선택된다. 여기에서, 4개의 드라이버(321 내지 324)는 대응하는 보상 전압 발생기(3311 내지 3314)로부터 보상 전압을 수신함과 동시에, 반대 측의 드라이버(11)로부터 수신된 신호의 판정 동작을 행한다. 데이타 시퀀스(드라이버 출력 시퀀스)의 비트 수는 2개 대신에 3개로 설정될 수 있어, 처리 정확성을 증가시키고, 이 경우를 통해 보상 전압 발생기 및 드라이버의 수는 증가된다.
이렇게 하여, 제10 실시예에 따라, 각 드라이버에 공급된 보상 전압(오프셋 전압)이 저 주파수로 변화하기 때문에, 기생 용량으로 인한 에러는 발생하기 어렵고, 보다 높은 정확성 신호 수신(신호 판정)이 달성될 수 있다.
도 69는 본 발명의 제4 모드에 따른 제11 실시예로서의 트랜시버 회로의 수신기를 도시하는 회로도이다.
도 69에 도시한 바와 같이, 제11 실시예는 수신기용 PRD(Partial Response Detection)를 사용하고, 신호 판정은 캐패시터 네트워크 및 판정 회로(래치 : 1200)을 사용하여 부호간 간섭을 판단함으로써 행해진다. 여기에서, 도 56에 도시한 드라이버는 판정 회로(1200)용으로 사용될 수 있다. 래치 신호 LAT는 도 56의 드라이버의 동작을 제어하는 신호이고, 예를 들면 PMOS 트랜지스터는 고전압 공급선 Vdd과 트랜지스터(121 및 122) 사이에 각각 삽입될 수 있고, 래치 신호 LAT는 PMOS 트랜지스터의 게이트에 인가될 수 있다.
캐패시터 네트워크는 스위치(1201 내지 1206, 1211 내지 1213 및 1221 내지 1223) 및 캐패시터(1207, 1208, 1214 내지 1216 및 1224 내지 1226)를 포함한다. 종래의 PRD 회로와 비교하여, 캐패시터 네트워크는 추가로 스위치(1211 내지 1213 및 1221 내지 1223) 및 캐패시터(1214 내지 1216 및 1224 내지 1226)으로 구성되는 파라메터 조정 회로를 포함하고, 스위치(1211 내지 1213 및 1221 내지 1223)을 사용하여 캐패시터(1214 내지 1216 및 1224 내지 1226)의 접속을 제어함으로써 등화 파라메터를 조정한다.
제11 실시예의 수신기에서 등화 파라메터를 결정하기 위해,테스트 패턴은 반대 측의 드라이버(31)로부터 송출되고, 수신기(12)용 보상 전압 Voff+, Voff-(: 래치(1200)용 보상 전압)은 증가되거나 감소되어 판정 회로의 출력이 로우 레벨 "L"에서 하이 레벨 "H"까지 변화하는 시점을 구한다. 이 때, 동일 측의 드라이버(11)의 출력 전류는 제로로 유지된다. 이렇게 하여, 보상되는 부호간 간섭값은 얻어지고, 최적 등화 파라메터는 제어 프로세서에 의해 결정된다(즉, 스위치(1211 내지 1213 및 1221 내지 1223)의 온/오프 상태는 제어됨). 스위치(1211 내지 1213 및 1221 내지 1223) 및 캐패시터(1214 내지 1216 및 1224 내지 1226)은 판정 회로(1200)의 각 입력용으로 3개 제공되는 것이 도시되어 있지만, 이 수는 원한다면 변화될 수 있고, 각 개별 캐패시터의 값도 변화될 수 있다.
이렇게 하여, 제11 실시예에 따라, 신호선(신호 전송로)의 고주파수 손실로 인한 부호간 간섭이 보상될 수 있기 때문에, 고속 신호 전송이 달성될 수 있다.
도 70은 본 발명의 제4 모드에 따른 제12 실시예로서의 트랜시버 회로의 보 상 전압 발생 회로(13(33))을 도시하는 회로도이다.
도 70에 도시한 바와 같이, 제12 실시예의 보상 전압 발생 회로는, 예를 들면 도 57에 도시한 제3 실시예의 드라이버 및 도 66에 도시한 제8 실시예의 보상 전압 발생 회로의 결합으로 같아진다. 특히, 제12 실시예의 복사 드라이버(1100)는 도 57에 도시한 드라이버에 대응한다. 제12 실시예에서, 복사 드라이버(1100)는, 예를 들면 도 57의 드라이버의 크기(트랜지스터 크기)의 1/8이고, 종단 저항(1101 및 1102)은, 예를 들면 도 57의 종단 저항(23 및 24)의 저항값이 8배가 되도록 선택된다.
또, 제12 실시예의 RAM(위상 데이타 참조부 : 130), D/A 컨버터(보상 전압 발생기 : 1311 내지 1314) 및 셀렉터(132)는 각각 위상 데이타 참조부(330), 보상 전압 발생기(3311 내지 3314) 및 스위치(3321 내지 3324)에 대응한다.
제12 실시예에서, 수신기 위상 코드에 따라 디지탈 신호를 출력 하는 RAM(300), RAM(130)으로부터 공급된 신호를 변환하고 보정 신호(보상 전압을 보정하는 전압)를 출력하는 D/A 컨버터(1311 내지 1314) 및 D/A 컨버터(1311 내지 1314) 중 한 D/A 컨버터 출력을 선택하는 셀렉터(132)를 사용함으로써, 보정은 보상 전압 Voff+, Voff-에 적용되어 수신기의 판정 타이밍에서 보상 전압의 정확성을 더 높인다. 도 70에 도시한 회로에서, D/A 컨버터(1311 내지 1314) 각각은, 예를 들면 현재 비트에 이은 2 비트 출력 시퀀스 00, 01, 10 또는 11에 따라 보정 신호(보정 전압)을 발생하고 신호는 보상 전압 인가용으로 셀렉터(132)에 의해 선택된다. 제12 실시예에서, 어느 정도의 정확성을 갖는 보상이 복사 드라이버(1100)에 의해 달성되기 때문에, 보정 회로(RAM(130), D/A 컨버터(1311 내지 1314) 등)는 2 비트 정도의 간단한 회로로 구성될 수 있다. 이렇게 하여, 단순한 회로 추가에 대해 제12 실시예에 따라, 복사 드라이버에 의해 실행된 보상의 정확성은 더 증가하여, 고감도 신호 수신을 달성한다.
따라서, 본 발명의 제4 모드의 실시예에 따라, 전송로의 대역을 효과적으로 활용할 수 있는 쌍방향 전송이 가능해지고 송신 신호와 수신 신호 사이의 위상 관계가 시간 경과와 함께 변화하기 때문에, 전송로의 길이는 연장될 수 있다.
상술한 바와 같이, 본 발명의 제4 모드에 따라 신호 전송 시스템, 신호 전송 방법 및 트랜시버 회로는 신호 전송로를 더 효과적으로 활용하고 작은 수의 신호선을 사용하여 고속 신호 전송을 정확히 실행하여 최대 신호선 길이를 연장하도록 설치될 수 있다.
본 발명의 많은 다른 실시예는 본 발명의 정신과 범위를 벗어나지 않고 구성될 수 있고, 본 발명은 첨부한 청구항에 한정한 것을 제외하고 명세서에 설명된 특정한 실시예에 한정되지 않는다.
상술한 바와 같이, 본 발명에 따른 트랜시버 회로는 신호 전송 시스템을 평가하여 분석하며 수신/전송 파라메터를 최적화하고, 수신기의 감도를 증가시키도록 설치될 수 있다. 또, 본 발명에 따라 큰 공통 모드 전압을 제거할 수 있는 수신기를 설치할 수 있다.
또, 타이밍 마진이 PRD 수신기의 판정 회로의 동작을 위해 증가될 수 있기 때문에, 수신기는 높은 정확성 및 고속 신호 전송이 가능해지도록 구성될 수 있다.
또, 본 발명의 제4 모드에 따라 신호 전송 시스템, 신호 전송 방법 및 트랜시버 회로는 신호 전송로를 더 효과적으로 활용하고 작은 수의 신호선을 사용하여 고속 신호 전송을 정확히 실행하여 최대 신호선 길이를 연장하도록 설치될 수 있다.

Claims (10)

  1. 입력 신호에 대해 오프셋을 인가하는 오프셋 인가 회로와,
    상기 오프셋이 인가된 입력 신호를 기준 전압과 비교하는 판정 회로-상기 입력 신호의 레벨은 상기 판정 회로로부터 출력된 결과 및 상기 오프셋을 기초로 판정됨-와,
    상기 판정 회로에서의 판정 타이밍을 상기 입력 신호에 대해 상대적으로 시프트시켜서 상기 판정 타이밍을 제어하는 타이밍 제어 회로
    를 포함하는 수신기.
  2. 입력 신호에 대해 오프셋을 인가하는 오프셋 인가 회로와,
    상기 오프셋이 인가된 입력 신호를 기준 전압과 비교하는 판정 회로-상기 입력 신호의 레벨은 상기 판정 회로로부터 출력된 결과 및 상기 오프셋을 기초로 판정됨-를 구비하고,
    상기 오프셋 인가 회로는 정(constant) 전류를 수신기의 입력 단자와 병렬로 설치된 종단 저항에 통과시키는 것인 수신기.
  3. 입력 신호에 대해 오프셋을 인가하는 오프셋 인가 회로와,
    상기 오프셋이 인가된 입력 신호를 기준 전압과 비교하는 판정 회로-상기 입력 신호의 레벨은 상기 판정 회로로부터 출력된 결과 및 상기 오프셋을 기초로 판정됨-를 구비하며,
    상기 오프셋 인가 회로는 복수의 캐패시터와 스위치를 포함하며, 상기 각 캐패시터의 프리챠지 전압을 변화시켜서 상기 오프셋의 레벨을 변화시키는 것인 수신기.
  4. 입력되는 신호를 수신하는 수신기와, 신호를 출력하는 드라이버를 구비하는 트랜시버 회로에 있어서,
    입력 신호에 대해 오프셋을 인가하는 오프셋 인가 회로와,
    상기 오프셋이 인가된 입력 신호를 기준 전압과 비교하는 판정 회로-상기 입력 신호의 레벨은 상기 판정 회로로부터 출력된 결과 및 상기 오프셋을 기초로 판정됨-와,
    상기 판정 회로에서의 판정 타이밍을 상기 입력 신호에 대해 상대적으로 시프트시켜서 상기 판정 타이밍을 제어하는 타이밍 제어 회로
    를 구비하는 트랜시버 회로.
  5. 복수의 신호선과, 상기 신호선에 접속된 캐패시터들 및 상기 캐패시터들의 접속을 제어하는 스위치들을 구비하는 캐패시터 네트워크를 포함하는 수신기에 있어서,
    상기 수신기는,
    상기 복수의 신호선에 존재하는 공통 모드 전압 성분을 포함하는 캐패시터 노드들 중 적어도 하나의 캐패시터 노드를 특정한 전압값으로 유지된 노드에 접속하여 상기 복수의 신호선에 존재하는 공통 모드 전압을 제거하는 공통 모드 전압 제거 회로를 포함하고,
    상기 공통 모드 전압 제거 회로는,
    상기 공통 모드 전압에 대응하는 전압값을 발생시키는 대응 전압 발생 회로를 포함하는 것인 수신기.
  6. 복수의 신호선과, 상기 신호선에 접속된 캐패시터들 및 상기 캐패시터들의 접속을 제어하는 스위치들을 구비하는 캐패시터 네트워크를 포함하는 수신기에 있어서,
    상기 수신기는,
    상기 복수의 신호선에 존재하는 공통 모드 전압 성분을 포함하는 캐패시터 노드들 중 적어도 하나의 캐패시터 노드를 특정한 전압값으로 프리챠지된 노드에 접속하여 상기 복수의 신호선에 존재하는 공통 모드 전압을 제거하는 공통 모드 전압 제거 회로를 포함하고,
    상기 공통 모드 전압 제거 회로는,
    상기 공통 모드 전압에 대응하는 전압값을 발생시키는 대응 전압 발생 회로를 포함하는 것인 수신기.
  7. 입력 신호가 공급되는 입력선과,
    다상의 주기적 클럭에 의해 상기 입력 신호를 순차 래칭하고 상기 래칭된 입력 신호를 유지하는 복수의 샘플/홀드 회로와,
    상기 샘플/홀드 회로의 출력의 가중 합에 상당하는 신호를 생성하여 상기 입력 신호를 판정하는 판정 회로를 구비하고,
    상기 각 샘플/홀드 회로의 출력 유효 기간은 상기 입력 신호의 1 비트 타임보다도 길게 하며,
    상기 판정 회로는 상기 샘플/홀드 회로의 출력 유효 기간이 상기 샘플/홀드 회로의 전 또는 후에 동작하는 다른 샘플/홀드 회로의 출력 유효 기간을 오버랩하는 기간 중에 생성된 가중 합을 이용하여 동작되는 것인 수신기 회로.
  8. 신호 전송로에 송신 신호를 출력하는 드라이버와,
    상기 신호 전송로로부터 수신 신호를 수신하는 수신기와,
    상기 드라이버에 기인한 간섭 전압을 보상하는데 이용되는 보상 전압을 상기 송신 신호 및 상기 수신 신호 사이의 위상 관계에 따라 상기 드라이버로부터의 상기 송신 신호 출력의 현재 비트 및 이전 비트로 구성되는 데이터 시퀀스에 기초하여 발생시키고, 상기 보상 전압을 상기 수신기에 공급하는 보상 전압 발생 회로를 구비하고,
    상기 보상 전압 발생 회로의 출력 레벨을 상기 송신 신호와 상기 수신 신호와의 위상 관계에 따라 제어하여 쌍방향의 신호 전송이 실행되도록 하는 것인 트랜시버 회로.
  9. 제1 트랜시버 회로와, 제2 트랜시버 회로와, 상기 제1 트랜시버 회로 및 상기 제2 트랜시버 회로를 접속시키는 신호 전송로를 구비하는 신호 전송 시스템에 있어서,
    상기 제1 및 제2 트랜시버 회로 중 적어도 하나의 트랜시버 회로는,
    신호 전송로에 송신 신호를 출력하는 드라이버와,
    상기 신호 전송로로부터 수신 신호를 수신하는 수신기와,
    상기 드라이버에 기인한 간섭 전압을 보상하는데 이용되는 보상 전압을 상기 송신 신호 및 상기 수신 신호 사이의 위상 관계에 따라 상기 드라이버로부터의 상기 송신 신호 출력의 현재 비트 및 이전 비트로 구성되는 데이터 시퀀스에 기초하여 발생시키고,상기 보상 전압을 상기 수신기에 공급하는 보상 전압 발생 회로를 구비하고,
    상기 보상 전압 발생 회로의 출력 레벨을 상기 송신 신호와 상기 수신 신호와의 위상 관계에 따라 제어하여 쌍방향의 신호 전송이 실행되도록 하는 것인 신호 전송 시스템.
  10. 신호 전송로에 송신 신호를 출력하는 드라이버 및 상기 신호 전송로로부터 수신 신호를 수신하는 수신기를 구비하고, 상기 드라이버에 기인한 간섭 전압을 보상하는데 이용되는 보상 전압을 발생하여 상기 수신기에 공급하는 신호 전송 방법에 있어서,
    상기 보상 전압의 레벨을 상기 송신 신호와 상기 수신 신호와의 위상 관계에 따라 제어하여 쌍방향의 신호 전송이 실행되도록 하는 것인 신호 전송 방법.
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