JP2001060854A - 差動伝送回路及びこれを用いるパルス幅可変回路及び可変遅延回路及び半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】差動の伝送系を通過するパルス信号において通
過するパルスのパルス幅を可変可能とする差動伝送回路
の提供、及びこれを用いるパルス幅可変回路及び可変遅
延回路及び半導体試験装置を提供する。 【解決手段】差動ドライバは単一若しくは差動の入力パ
ルス信号Ｐinを受けて正負の差動信号に変換して出力
し、差動レシーバは差動ドライバからの差動信号を正負
の差動の両受信端で受けて、単一若しくは差動の出力パ
ルスＰoutを出力する差動伝送回路において、差動レシ
ーバの正負の両受信端の受信波形である正側受信波形と
負側受信波形の一方若しくは両方の静的電圧レベルを所
定電圧レベルにシフトさせて通過する入力パルス信号Ｐ
inの両受信波形がクロスするクロスポイントのタイミン
グ位置を移動させるクロスポイント可変手段を備える差
動伝送回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、通過パルスのタ
イミングを可変とする差動伝送回路及びこれを用いるパ
ルス幅可変回路及び可変遅延回路及び半導体試験装置に
関する。特に、差動レシーバに入力される正側受信波形
と負側受信波形において静的バイアス電圧のレベルを変
えて両受信波形がクロスするクロスポイントのタイミン
グ位置の可変に関する。

【０００２】

【従来の技術】従来技術について、図６と、図７と、図
９と、図１０と、図１１とを参照して以下に説明する。
図６の、半導体試験装置のコンパレータチャンネルに使
用されている差動伝送回路の具体例を示して以下に説明
する。図６の中で、差動伝送回路はテストヘッドのピン
エレクトロニクス側と装置本体側のフレームプロセッサ
（ＦＰ）内に備える論理比較部（ＤＣ）との間を差動で
伝送する数百チャンネルものコンパレータチャンネルが
あり、この伝送信号に着目して説明する。尚、半導体試
験装置は公知であり技術的に良く知られている為、要部
を除いてシステム全体構成の説明は省略する。

【０００３】図７（ａ）に１チャンネルの差動伝送回路
の概念図を示す。但し、図に示すクロスポイント可変手
段１００は備えていない。本願に係る要部構成要素はピ
ンエレクトロニクス側には差動ドライバＤＲ２と送端回
路とを備え、ＤＣ側には終端回路と差動伝送回路６００
と差動レシーバＲＣＶ２とを備え、両者間を接続する差
動の伝送線路９００とで成る。ここで、差動の伝送線路
９００の線路長は数メートル以上で所定伝送宇インピー
ダンスのシールド付きツイストペア同軸ケーブルとす
る。また、差動伝送回路６００はプリント基板上に実装
されている例とする。尚、差動レシーバＲＣＶ２はＥＣ
Ｌ型の差動レシーバとＣＭＯＳ型の差動レシーバとがあ
り、何れも適用される。また、差動ドライバＤＲ１、Ｄ
Ｒ２についてもＥＣＬ型、ＣＭＯＳ型がある。コンパレ
ータチャンネルは後述の理由で、伝送線路９００のケー
ブルと中継コネクタやボード上のパターン配線を含めた
線路長は全コンパレータチャンネルとも正確な等長配線
とし、且つ所定の伝搬遅延誤差以内としている。

【０００４】ここで、送端回路と終端回路の回路例につ
いて図９、図１０を示して説明する。これら送端回路と
終端回路は伝送信号の前縁エッジと後縁エッジを差動レ
シーバＲＣＶ２の受端においてなるべく忠実に受けらる
為に備える、線路の終端と波形のダンピングとを行うも
のである。一方の図９（ｂ）に示す送端回路は図１１
（ａ）に示すようなＥＣＬ型の差動ドライバＤＲ１に対
応する例で、プルダウン抵抗Ｒ２１，Ｒ２２と伝送線路
Ｌ３にマッチングした直列抵抗Ｒ１１、Ｒ１２とで成
る。他方の図９（ｃ）に示す送端回路は図１１（ｂ）に
示すようなＣＭＯＳ型差動ドライバＤＲ１に対応する例
で、伝送線路Ｌ３にマッチングした直列抵抗Ｒ１１、Ｒ
１２で成る。終端回路としては例えば３形態があり、図
１０（ａ）は抵抗Ｒ３０を両線路間に接続する形態であ
り、図１０（ｂ）は抵抗Ｒ３１、Ｒ３２を直列接続して
両線路間へ接続し、中点にバイパスコンデンサＣ３０を
備える形態であり、図１０（ｃ）は抵抗Ｒ３１、Ｒ３２
を直列接続して両線路間へ接続し、中点にバイパスコン
デンサＣ３０を備えて電源ＶＢＢに接続する形態であ
る。

【０００５】図７（ｂ）に示すタイミング波形図におい
て、ピンエレクトロニクス側から図７Ａの入力信号ＤＨ
１ｐが印加されたとき、ＤＣ側には図７Ｂの出力信号Ｓ
２が出現するものと仮定する。本来であれば、入力信号
ＤＨ１ｐのパルス幅ＰＷ１と、出力信号Ｓ２のパルス幅
ＰＷ２とは同一でなければならない。しかしながら、実
際には伝送上の諸条件に伴って数十ピコ秒から数百ピコ
秒の伝搬変動を生じてくる結果、例えば出力信号Ｓ２の
パルス幅ＰＷ２が変動幅ΔＰＷのパルス幅の変化した信
号として出力される。主な変動要因は２本のケーブルの
伝送線路長の差、伝送媒体の誘電率のばらつきの差、立
ち上がりと立下がりの波形歪み、伝送信号の反射歪み、
差動ドライバや差動レシーバの素子ばらつき、送端回路
や終端回路の抵抗値のばらつき等が考えられる。尚、入
力信号ＤＨ１ｐに対する出力信号Ｓ２の伝搬遅延時間に
ついては問題とはならない。これは半導体試験装置が備
える公知のタイミングキャリブレーション機能によっ
て、コンパレータチャンネル間のピン間スキューは半導
体試験装置が備える可変遅延手段により補正することが
可能だからである。

【０００６】何れにしても、半導体試験装置のコンパレ
ータチャンネルにおいては上記変動幅ΔＰＷを生じるこ
とは好ましくない。これはあたかもＤＵＴ出力端から出
力される出力信号のパルス幅がパルス幅ＰＷ２であるか
の如く半導体試験装置側が測定判定してしまうからであ
り、結果としてデバイスのタイミング測定精度を低下さ
せる要因となってしまうからである。デバイスのタイミ
ング測定精度は重要な要素である。特に最近の高速デバ
イスに対応する半導体試験装置為においてはより一層の
高精度化が必要となっている。

【０００７】次に、上記変動幅ΔＰＷを補正する従来技
術を説明する。ここで、両差動線路に接続されている送
端回路や終端回路の抵抗値において、一方の抵抗値を変
えると、差動レシーバの受端における両受信波形がクロ
スするクロスポイントのタイミング位置が変えられる。
そこで、従来技術では各コンパレータチャンネル毎に上
記変動幅ΔＰＷを測定し、測定した変動幅ΔＰＷに基づ
き、当該コンパレータチャンネルの変動幅が許容範囲内
となるように、送端回路や終端回路に使用されているチ
ップ抵抗の抵抗値を変更、あるいは当該チップ抵抗に高
抵抗を並列接続する等の半田付け作業で調整対応として
いる。この作業はテストヘッド側のピンエレクトロニク
スと数メートル以上にも及ぶ差動の伝送線路９００のケ
ーブルとＤＣのボードとを接続した状態で測定して抵抗
値変更の調整作業と確認作業とを行う。この作業はシス
テムの電源を頻繁に開閉しボードを脱着して作業を行う
ことになる為、多くの作業時間がかかる難点がある。や
がて上記調整完了後、上記変動幅ΔＰＷは所定の許容範
囲に調整されて、所定の測定性能が確保される。ところ
が、上記所定のタイミング性能が維持されるのは、物理
的条件として、接続相手が上記調整を行ったときの当該
テストヘッドと当該ＤＣボードの場合であり、しかも調
整時の接続条件で接続された対応する物理的接続条件の
時のみ維持される。このことはコンパレータチャンネル
の伝送系に係るメンテナンス等の修理においてボード交
換や部品交換が行われた場合においては物理的条件がか
わってしまう為、当該交換されたコンパレータチャンネ
ルに対して、上述調整確認作業を行う必要性が生じる。
また、経時変化に伴って上記変動幅ΔＰが許容範囲内で
あるかを定期的に検査し、許容範囲を外れたコンパレー
タチャンネルに対しては必要により調整作業を行う必要
がある。

【０００８】

【発明が解決しようとする課題】上述説明したように従
来技術においては、各コンパレータチャンネル毎におい
てコンパレータチャンネルの伝送系に係るメンテナンス
等によって物理的条件が変更された場合には、再度当該
コンパレータチャンネルに対して上記変動幅ΔＰＷを測
定して抵抗値変更の調整作業と確認作業とを行う必要が
ありメンテナンスコストがかかる難点がある。また、テ
ストヘッド全体を互換性のある同一の別のテストヘッド
への交換は上述からして容易には適用できない難点もあ
る。また、半導体試験装置等においては、可変遅延回路
において、電源ノイズや隣接回路や線路からのクロスト
ークによって可変遅延回路を通過する通過遅延パルスに
及ぼすジッタ量の増加が少ない可変遅延回路が要求され
ている。そこで、本発明が解決しようとする課題は、差
動の伝送系を通過するパルス信号において通過するパル
スのパルス幅を可変可能とする差動伝送回路の提供、及
びこれを用いるパルス幅可変回路及び可変遅延回路及び
半導体試験装置を提供することである。

【０００９】

【課題を解決するための手段】第１図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、差動ドライバＤＲ１と差動レシーバＲＣＶ２とを
備え、上記差動ドライバＤＲ１は単一若しくは差動の入
力パルス信号Ｐinを受けて正負の差動信号ＤＲ１ｐ、Ｄ
Ｒ１ｎに変換して出力し、上記差動レシーバＲＣＶ２は
差動ドライバＤＲ１からの差動信号を差動の両受信端で
受けて、単一若しくは差動の出力パルスＰoutを出力す
る差動伝送回路において、差動レシーバＲＣＶ２の正負
の両受信端の受信波形である正側受信波形と負側受信波
形の一方若しくは両方の静的電圧レベルを所定電圧レベ
ルにシフトさせて通過する入力パルス信号Ｐinの両受信
波形がクロスするクロスポイントのタイミング位置を移
動させるクロスポイント可変手段１００を備えることを
特徴とする差動伝送回路である。上記発明によれば、差
動の伝送系を通過するパルス信号において通過するパル
スのパルス幅を可変可能とする差動伝送回路が実現でき
る。

【００１０】第２に、上記課題を解決するために、差動
ドライバＤＲ１と差動レシーバＲＣＶ２と整合回路（マ
ッチング回路）とを備え、上記差動ドライバＤＲ１は単
一若しくは差動の入力パルス信号Ｐinを受けて正負の差
動信号ＤＲ１ｐ、ＤＲ１ｎに変換して出力し、上記整合
回路（例えば送端回路や、送端回路と終端回路）は差動
ドライバＤＲ１の出力端と差動レシーバＲＣＶ２の入力
端間の伝送線路に挿入されて接続されて、前記差動の伝
送線路のインピーダンスに整合して終端させ、上記差動
レシーバＲＣＶ２は差動ドライバＤＲ１からの差動信号
を差動の両受信端で受けて、単一若しくは差動の出力パ
ルスＰoutを出力する差動伝送回路において、差動レシ
ーバＲＣＶ２の正負の両受信端の受信波形である正側受
信波形と負側受信波形の一方若しくは両方の静的電圧レ
ベルを所定電圧レベルにシフトさせて通過する入力パル
ス信号Ｐinの両受信波形がクロスするクロスポイントの
タイミング位置を移動させるクロスポイント可変手段１
００を備えることを特徴とする差動伝送回路がある。

【００１１】第３に、上記課題を解決するために、差動
ドライバＤＲ１と差動レシーバＲＣＶ２と両者間を接続
する２本の差動の伝送線路Ｌ３と整合回路（マッチング
回路）とを備え、上記差動ドライバＤＲ１は単一若しく
は差動の入力パルス信号Ｐinを受けて正負の差動信号Ｄ
Ｒ１ｐ、ＤＲ１ｎに変換して差動の伝送線路Ｌ３の一端
から駆動し、２本の差動の伝送線路Ｌ３は差動ドライバ
ＤＲ１側と差動レシーバＲＣＶ２側を接続する所定線路
インピーダンスの伝送線路（例えば同軸ケーブル、ツイ
ストペアケーブル、マイクロストリップ線路、プリント
基板上の形成線路）であり、上記整合回路（例えば送端
回路や、送端回路と終端回路）は差動の伝送線路Ｌ３の
線路インピーダンスに整合して所定に終端させ、上記差
動レシーバＲＣＶ２は差動の伝送線路Ｌ３からの差動信
号を差動の両受信端で受けて、単一若しくは差動の出力
パルスＰoutを出力する差動伝送回路において、差動レ
シーバＲＣＶ２の正負の両受信端の受信波形である正側
受信波形と負側受信波形の一方若しくは両方の静的電圧
レベルを所定電圧レベルにシフトさせて通過する入力パ
ルス信号Ｐinの両受信波形がクロスするクロスポイント
のタイミング位置を移動させるクロスポイント可変手段
１００を備えることを特徴とする差動伝送回路がある。

【００１２】また、上述差動伝送回路を２段以上直列接
続する構成を備えてクロスポイントのタイミング位置を
移動させる移動量を拡大させることを特徴とする差動伝
送回路がある。

【００１３】また、上述差動伝送回路を適用して未知パ
ルス幅の入力パルス信号Ｐinが通過して出力するパルス
幅を、クロスポイント可変手段１００によって所定パル
ス幅の出力パルスＰoutに変換して出力することを特徴
とするパルス幅可変回路がある。

【００１４】また、上述差動伝送回路を適用して入力パ
ルス信号Ｐinが通過して出力するパルスの前縁エッジ若
しくは後縁エッジを、クロスポイント可変手段１００に
よって所定に遅延変換した遅延パルスの出力パルスＰou
tとして出力することを特徴とする可変遅延回路があ
る。

【００１５】また、クロスポイント可変手段１００は差
動ドライバＤＲ１と差動レシーバＲＣＶ２との間を接続
する２本の線路の少なくとも一方の静的電圧レベルに対
して直流オフセット電圧を付与することを特徴とする上
述差動伝送回路がある。

【００１６】また、クロスポイント可変手段１００は差
動ドライバＤＲ１と差動レシーバＲＣＶ２との間を接続
する２本の線路の少なくとも一方の伝送線路におけるハ
イレベル側とローレベル側のベースライン電圧におい
て、前記ハイ側とロー側の両ベースライン電圧における
少なくとも一方のベースライン電圧に対して直流的に所
定のオフセット電圧を付与して差動レシーバＲＣＶ２の
受信端子へ供給することを特徴とする上述差動伝送回路
がある。

【００１７】また、上記クロスポイント可変手段１００
は上記差動レシーバＲＣＶ２の受端側位置に接続して備
えることを特徴とする上述差動伝送回路がある。

【００１８】また、上記クロスポイント可変手段１００
は上記差動ドライバＤＲ１の送端側位置に接続して備え
ることを特徴とする上述差動伝送回路がある。

【００１９】また、クロスポイント可変手段１００は上
記差動ドライバＤＲ１自身が発生出力する正負の差動信
号ＤＲ１ｐ、ＤＲ１ｎの電圧レベルにおいて、少なくと
も一方の出力電圧レベルに対して所定の直流オフセット
電圧を付与することを特徴とする上述差動伝送回路があ
る。

【００２０】第２図は、本発明に係る解決手段を示して
いる。第４に、上記課題を解決するために、クロスポイ
ント可変手段１００は直列抵抗１９０と可変電圧源１５
０とを備え、上記直列抵抗１９０は伝送線路の特性イン
ピーダンスに対して波形品質に実用的に影響を与えない
程度で所定の高い抵抗値を使用し、その一端は上記２本
の伝送線路Ｌ３の一方に接続し、他端は可変電圧源１５
０の出力端へ接続し、上記可変電圧源１５０は上記直列
抵抗１９０を介して流れる静的電流量を複数点可変、若
しくは段階的に可変する電圧源を供給する可変電圧供給
源であることを特徴とする上述差動伝送回路がある。

【００２１】第５（ａ）図は、本発明に係る解決手段を
示している。第５に、上記課題を解決するために、クロ
スポイント可変手段１００は３ステートバッファＴＧ１
と２ビットのラッチレジスタ１１０と直列抵抗ＲＳ１と
を備え、上記ラッチレジスタ１１０は外部制御装置（例
えば制御ＣＰＵ）から２ビットの設定情報を受けてラッ
チ保持し、このラッチ出力を上記３ステートバッファＴ
Ｇ１の入力端と３ステート出力制御端子とに供給し、上
記３ステートバッファＴＧ１は出力をハイインピーダン
ス状態に制御する３ステート出力制御端子を備え、上記
ラッチレジスタ１１０の出力信号を受けてハイ／ロー／
ハイインピーダンスの３段階の出力状態を発生させて上
記直列抵抗１９０に流れる静的電流量を３段階に可変す
ることを特徴とする上述差動伝送回路がある。

【００２２】第５（ｂ）図は、本発明に係る解決手段を
示している。第６に、上記課題を解決するために、クロ
スポイント可変手段１００は第１と第２の３ステートバ
ッファＴＧ１、ＴＧ２と第１と第２の直列抵抗ＲＳ１、
ＲＳ２と４ビットのラッチレジスタ１１０とを備え、上
記ラッチレジスタ１１０は外部制御装置から４ビットの
設定情報を受けてラッチ保持し、このラッチ出力を上記
３ステートバッファＴＧ１、ＴＧ２の入力端と３ステー
ト出力制御端子とに供給し、第１の３ステートバッファ
ＴＧ１の出力端と上記２本の差動の伝送線路Ｌ３の一方
との間は第１の直列抵抗ＲＳ１を接続し、且つ第１の３
ステートバッファＴＧ１の出力端と第２の３ステートバ
ッファＴＧ２の出力端との間は第２の直列抵抗ＲＳ２を
接続し、上記第１と第２の３ステートバッファＴＧ１は
出力をハイインピーダンス状態に制御する３ステート出
力制御端子を備え、上記ラッチレジスタ１１０の出力信
号を受けてハイ／ロー／ハイインピーダンスの組み合わ
せを用いて５段階の出力状態を発生させて、上記直列抵
抗ＲＳ１に流れる静的電流量を全体で５段階に可変する
ことを特徴とする上述差動伝送回路がある。

【００２３】第５（ｃ）図は、本発明に係る解決手段を
示している。第７に、上記課題を解決するために、クロ
スポイント可変手段１００は４個のバッファＧ１、Ｇ
２、Ｇ３、Ｇ４と４個の直列抵抗ＲＳ１、ＲＳ２、ＲＳ
３、ＲＳ４と４ビットのラッチレジスタ１１０とを備
え、上記ラッチレジスタ１１０は外部制御装置からの４
ビットの設定情報をラッチ保持し、上記４個のバッファ
Ｇ１〜Ｇ４の出力端は各々対応する直列抵抗ＲＳ１〜Ｒ
Ｓ４を直列に接続して上記２本の差動の伝送線路Ｌ３の
一方に接続し、上記４個のバッファＧ１〜Ｇ４は上記ラ
ッチレジスタ１１０の出力信号を受けて対応する４個の
直列抵抗ＲＳ１〜ＲＳ４を介して差動の伝送線路Ｌ３に
流れる静的電流値を全体で１６段階に可変することを特
徴とする上述差動伝送回路がある。

【００２４】第５（ｄ）図は、本発明に係る解決手段を
示している。第８に、上記課題を解決するために、クロ
スポイント可変手段１００はＤＡ変換器１２０とラッチ
レジスタ１１０と直列抵抗ＲＳ１とを備え、上記ラッチ
レジスタ１１０は外部制御装置からの所定ｎビットの設
定情報をラッチ保持し、このラッチ出力をＤＡ変換器１
２０の入力端へ供給し、上記ＤＡ変換器１２０は前記ｎ
ビットの設定情報を受けてＤＡ変換した連続的な可変電
圧を上記直列抵抗ＲＳ１へ供給して、上記直列抵抗ＲＳ
１に流れる静的電流値を連続的に可変することを特徴と
する上述差動伝送回路がある。

【００２５】第１２図は、本発明に係る解決手段を示し
ている。第９に、上記課題を解決するために、クロスポ
イント可変手段１００は上記差動ドライバＤＲ１自身が
発生出力する正負の差動信号ＤＲ１ｐ、ＤＲ１ｎの電圧
レベルにおいて、前記正負の差動信号ＤＲ１ｐ、ＤＲ１
ｎの少なくとも一方に対して適用し、上記差動ドライバ
ＤＲ１の出力端から発生出力するハイレベル側とローレ
ベル側のベースライン電圧において、少なくとも一方の
ベースライン電圧の電圧レベルに対して段階的若しくは
連続的に所定のオフセット電圧を付与して発生出力する
電圧レベルシフト手段５００を備えることを特徴とする
上述差動伝送回路がある。

【００２６】第１３図は、本発明に係る解決手段を示し
ている。第１０に、上記課題を解決するために、ＥＣＬ
型の差動ドライバＤＲ１における電圧レベルシフト手段
５００は直列抵抗１９０と可変電圧源１５０とを備え、
上記直列抵抗１９０の一端は当該差動ドライバＤＲ１の
出力段に備えるオープンエミッタ動作のトランジスタＱ
４のベース端に接続し、他端は上記可変電圧源１５０の
出力端へ接続し、上記可変電圧源１５０はＥＣＬ回路が
能動状態の範囲内で段階的若しくは連続的な所定電圧を
上記直列抵抗１９０の一端から供給して、当該トランジ
スタＱ４のベース端の電圧レベルを変えることで、当該
差動ドライバＤＲ１の出力端から出力される電圧レベル
に対して所定のオフセット電圧を付与することを特徴と
する上述差動伝送回路がある。

【００２７】第１４図は、本発明に係る解決手段を示し
ている。第１１に、上記課題を解決するために、ＭＯＳ
型の差動ドライバＤＲ１は２個のコンプリメンタリ（co
mplementary）バッファＱ２１、Ｑ２２と第１のハイ側
ＦＥＴトランジスタＱ１１とロー側ＦＥＴトランジスタ
Ｑ１２とを備え、第１のハイ側ＦＥＴトランジスタＱ１
１は所定のバイアス電圧Ｖｂ＋をゲート入力端に受けて
当該ＭＯＳ型の差動ドライバＤＲ１がバッファして出力
するハイ側出力レベルを規定する所定の電圧を両コンプ
リメンタリバッファＱ２１、Ｑ２２に接続して供給し、
ロー側ＦＥＴトランジスタＱ１２は所定のバイアス電圧
Ｖｂ−をゲート入力端に受けて当該ＭＯＳ型の差動ドラ
イバＤＲ１がバッファして出力するロー側出力レベルを
規定する所定の電圧を両コンプリメンタリバッファＱ２
１、Ｑ２２に接続して供給し、前記２個のコンプリメン
タリバッファＱ２１、Ｑ２２は差動の入力信号Ｓ１ｐ、
Ｓ１ｎを受けて、各々上記で規定された出力振幅でバッ
ファし、正負の差動信号ＤＲ１ｐ、ＤＲ１ｎとして出力
し、上記要素を備えるＭＯＳ型の差動ドライバＤＲ１に
対する電圧レベルシフト手段５００は第２のハイ側ＦＥ
ＴトランジスタＱ１１と可変電圧源１５０とを備え、上
記第２のハイ側ＦＥＴトランジスタＱ１１は可変電圧源
１５０が発生する可変電圧ＶＱ１をゲート入力端に受け
て一方のコンプリメンタリバッファＱ２１が出力端から
出力するハイ側出力レベルを規定する電圧を可変とし、
上記可変電圧源１５０は所定の可変電圧ＶＱ１を発生し
て第２のハイ側ＦＥＴトランジスタＱ１１のゲート入力
端に供給して、上記差動ドライバＤＲ１の出力端から出
力される正負の差動信号ＤＲ１ｐ、ＤＲ１ｎの一方に対
して所定のオフセット電圧を付与することを特徴とする
上述差動伝送回路がある。

【００２８】また、上記クロスポイント可変手段１００
を差動の伝送線路Ｌ３の正側と負側の両方の線路に対し
て適用することを特徴とする上述差動伝送回路がある。

【００２９】また、差動ドライバＤＲ１と差動レシーバ
ＲＣＶ２とを備える差動伝送回路において、上記クロス
ポイント可変手段１００を適用して、未知パルス幅若し
くは既知パルス幅の入力パルス信号Ｐinのパルス幅を段
階的若しくは連続的に可変制御することを特徴とするパ
ルス幅可変回路がある。

【００３０】また、差動ドライバＤＲ１と差動レシーバ
ＲＣＶ２とを備える差動伝送回路において、上記クロス
ポイント可変手段１００を適用して、入力パルス信号Ｐ
inの前縁エッジ若しくは後縁のエッジの伝搬遅延時間を
段階的若しくは連続的に可変制御することを特徴とする
可変遅延回路がある。

【００３１】また、半導体試験装置で使用される差動ド
ライバＤＲ１と差動レシーバＲＣＶ２とを備える差動伝
送回路の中で、所定の差動の伝送線路を対象として、上
記クロスポイント可変手段１００を適用して、通過する
入力パルス信号Ｐinのパルス幅若しくは前縁エッジ若し
くは後縁エッジを所定に可変制御することを特徴とする
半導体試験装置がある。

【００３２】また、半導体試験装置で使用される差動ド
ライバＤＲ１と差動レシーバＲＣＶ２とを備える差動伝
送回路の中で、所定の差動の伝送線路を対象として、上
記クロスポイント可変手段１００を備えた差動伝送回路
を直列に挿入して備えて、通過する入力パルス信号Ｐin
のパルス幅若しくは前縁エッジ若しくは後縁エッジを所
定に可変制御することを特徴とする半導体試験装置があ
る。

【００３３】第７図は、本発明に係る解決手段を示して
いる。第１２に、上記課題を解決するために、差動伝送
回路は半導体試験装置のテストヘッドのピンエレクトロ
ニクス側と、装置本体側のフレームプロセッサ（ＦＰ）
内に備えるタイミングを判定する論理比較部（ＤＣ）と
の間に接続され、被試験デバイスから出力される出力信
号が差動伝送回路を通過し、上記差動伝送回路を備える
半導体試験装置において、上述差動伝送回路を直列に挿
入して備えて、論理比較部（ＤＣ）側で受けるときのＤ
ＵＴから出力される未知パルス幅の入力パルス信号Ｐin
のパルス幅を上記クロスポイント可変手段１００により
所定に可変制御することを特徴とする半導体試験装置が
ある。

【００３４】第１３に、上記課題を解決するために、差
動伝送回路は半導体試験装置のテストヘッドのピンエレ
クトロニクス側と、装置本体側のフレームプロセッサ
（ＦＰ）内に備えるタイミングを判定する論理比較部
（ＤＣ）との間に接続され、被試験デバイスから出力さ
れる出力信号が差動伝送回路を通過し、上記差動伝送回
路を備える半導体試験装置において、上述の差動ドライ
バが発生出力する電圧レベルに対して所定のオフセット
電圧を付与して発生出力する電圧レベルシフト手段５０
０を備える差動伝送回路を適用して、論理比較部（Ｄ
Ｃ）側で受けるときのＤＵＴから出力される未知パルス
幅の入力パルス信号Ｐinのパルス幅を所定に可変制御す
ることを特徴とする半導体試験装置がある。

【００３５】第１５図は、本発明に係る解決手段を示し
ている。第１４に、上記課題を解決するために、半導体
試験装置に所定チャンネル数の波形発生部を備え、前記
１チャンネルの波形発生部ＦＣにおいてパターン発生器
からのパターンデータとタイミング発生器からの基準の
タイミングクロックとを受けて、所定波形に整形した波
形データＦＤを生成し、ピンエレクトロニクスのドライ
バを介してＤＵＴへ供給し、上記波形発生部ＦＣの内部
には前記波形データＦＤの前縁エッジを決めるセットパ
ルス生成部と後縁エッジを決めるリセットパルス生成部
とを備え、前記パルス生成部の各々には通過パルスを所
定に可変遅延するデジタル遅延部とアナログ可変遅延手
段８００とを備え、前記アナログ可変遅延手段８００が
少なくとも基準クロックＴｃｌｋ１未満の遅延量の動的
可変を担当するとき、当該アナログ可変遅延手段８００
の可変遅延量の一部若しくは全ての可変遅延に対して上
述差動伝送回路を適用して通過するパルスを所定に可変
遅延することを特徴とする半導体試験装置がある。

【００３６】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００３７】本発明について、図１と、図２と、図３
と、図４と、図５と、図７と、図８と、図１１と、図１
２と、図１３と、図１４と、図１５とを参照して以下に
説明する。尚、従来構成に対応する要素は同一符号を付
し、また、重複する部位の説明は省略する。

【００３８】先ず、図１に本発明の差動伝送回路の概念
構成図を示す。この場合は差動レシーバＲＣＶ２の受端
における一方の負入力端にクロスポイント可変手段１０
０を備える構成例である。クロスポイント可変手段１０
０の一例の内部等価回路を図２に示す。これは図５
（ａ）の回路に該当する。クロスポイント可変手段１０
０は直列抵抗１９０と可変電圧源１５０とを備える。
尚、差動伝送回路のドライバ側とレシーバ側との間の距
離は短距離、例えば数ｃｍ未満の場合と仮定する。つま
り、パルス幅を可変とする専用の差動伝送回路を備え、
これを通常の差動伝送回路に対して、直列に挿入して構
成する形態とする。この為、図２に示す終端回路は所望
により削除した構成でも実用可能な場合がある。

【００３９】直列抵抗１９０は、伝送線路の特性インピ
ーダンスに対して波形品質に実用的に影響を与えない程
度の高い抵抗値を使用する。例えば伝送線路Ｌ３のイン
ピーダンスが５０Ωの場合は例えば５００Ω以上の抵抗
を使用する。直列抵抗１９０の一端は２本の伝送線路Ｌ
３の一方に接続され、他端は可変電圧源１５０に接続さ
れている。可変電圧源１５０は、上記直列抵抗１９０を
介して流れる静的電流量を複数点段階的に可変する電圧
を供給する電圧源である。図２に示す等価回路の場合は
３段階に変える単純な場合である。

【００４０】ここで、クロスポイント可変手段１００の
具体的な構成例を複数種類示す。図５（ａ）の構成例は
３段階に可変する場合であって、３ステートバッファＴ
Ｇ１と２ビットのラッチレジスタ１１０と直列抵抗ＲＳ
１とで成る。ここでは直列抵抗ＲＳ１が図２の直列抵抗
１９０に相当する。ラッチレジスタ１１０は制御ＣＰＵ
等から２ビットの設定情報を受けてラッチ保持するレジ
スタであり、このラッチ出力を３ステートバッファＴＧ
１の入力端と３ステート出力制御端子とに供給する。３
ステートバッファＴＧ１は出力をハイインピーダンス状
態に制御する３ステート型のバッファであり、上記ラッ
チレジスタ１１０の出力信号を受けてハイ／ロー／ハイ
インピーダンスの３段階の出力状態を出力する。

【００４１】尚、３ステートバッファＴＧ１が出力する
ハイレベルは０Ｖ、ローレベルは−２．５Ｖとなる電源
電圧を供給する場合と仮定する。また、ハイインピーダ
ンスはオープン状態とする。また、直列抵抗１９０の値
を５００Ωと仮定する。一方、送端回路は図９（ｂ）が
接続されている場合とし、Ｒ１１、Ｒ１２の抵抗値は５
０Ωと仮定し、終端回路は図１０（ｃ）が接続されてい
る場合とし、Ｒ３１の抵抗値は５０Ωと仮定し、他端に
接続されているＶＢＢは−１．３Ｖと仮定する。一方、
差動ドライバＤＲ１出力端のハイレベルのときの出力電
圧はＥＣＬ回路で定まり、例えば−０．９Ｖであり、ロ
ーレベルのときの出力電圧は例えば−１．７Ｖである。

【００４２】上記数値例の場合における電圧値Ｖ２の変
化量ΔＶ２の概略計算をしてみる。第１に３ステートバ
ッファＴＧ１がハイインピーダンスの場合は無接続状態
と同じであり、ΔＶ２の変化量はゼロである。尚、差動
ドライバＤＲ１がハイレベルのときの電圧値Ｖ２は−
０．９Ｖが抵抗Ｒ１２とＲ３１に分圧されるので−１．
１Ｖであり、差動ドライバＤＲ１がローレベルのときの
電圧値Ｖ２も−１．７Ｖが同様に分圧されて−１．５Ｖ
である。従って、差動レシーバＲＣＶ２の受端における
振幅は±４００ｍＶである。第２に、差動ドライバＤＲ
１がハイレベルのときの電圧値Ｖ２において、３ステー
トバッファＴＧ１がハイレベルの０Ｖ出力時は直列抵抗
１９０から流れる電流により電圧値Ｖ２が約−１．０４
８Ｖに上昇するから、その変化量ΔＶ２は＋５２ｍＶと
なる。これは差動レシーバＲＣＶ２の振幅±４００ｍＶ
に対して約１３％のオフセット電圧（静的電圧レベル）
を変化できたことを示してる。次に、３ステートバッフ
ァＴＧ１がローレベルの−２．５Ｖ出力時は電圧値Ｖ２
が約−１．１９Ｖに下降するから、その変化量ΔＶ２は
−０．０９０Ｖとなる。これは差動レシーバＲＣＶ２の
振幅±４００ｍＶに対して約２２％オフセット電圧を変
化できたことを示してる。このように、可変電圧源１５
０の電圧を変えることでオフセット電圧を所望にシフト
することができる。上記のことから、図５（ａ）の回路
構成により一方の差動レシーバＲＣＶ２のオフセット電
圧を３段階に変えることが判る。例えば、図４に示すパ
ルス幅の可変範囲ΔＰＷを±１００ピコ秒としたとき、
所望条件に設計すすることで、図４Ａに示す３ポイント
の何れかにパルス幅を可変して出力できることとなる。

【００４３】上述と同様にして、図５（ｂ）の２個の３
ステートバッファＴＧ１、ＴＧ２と直列抵抗ＲＳ１、Ｒ
Ｓ２とによる構成の場合は５段階（図５Ｂ参照）に変え
ることができる。また、図５（ｃ）の４個のバッファＧ
１〜Ｇ４と対応する直列抵抗ＲＳ１〜ＲＳ４とによる構
成の場合は１６段階（図５Ｃ参照）に変えることができ
る。更に、図５（ｄ）のＤＡ変換器１２０と直列抵抗Ｒ
Ｓ１とによる構成の場合は２のｎ乗の分解能でほぼ連続
的（図５Ｄ参照）に変えることができる。尚、図５（ａ
〜ｃ）については数ナノ秒程度の高速な切替制御が可能
である為、高速に切替て使用する回路に適用できる。更
に、図５（ａ〜ｃ）の回路は差動レシーバＲＣＶ２と共
に１つのＬＳＩ内に集積して組み込むことができる為、
実用的に適用できる利点が得られる。

【００４４】次に、図３のタイミング図は図５（ａ）の
回路構成によるハイ／ロー／ハイインピーダンスの３段
階のオフセット付与したときの波形と出力信号Ｓ２との
関係を示している。図３（ａ）はハイインピーダンス制
御状態の場合であり、無接続状態と同じとする。図３
（ｂ）はローレベル制御状態の場合である。図３（ｃ）
はハイレベル制御状態の場合である。先ず、図３（ａ）
の出力信号Ｓ２と、そのパルス幅Ｔ１を基準としたと
き、図３（ｂ）ではオフセット電圧Ｖｂｓだけ低下した
電圧値Ｖ２が差動レシーバＲＣＶ２の負入力端に与えら
れる結果、前縁のクロスポイントはＴ２ｆ時間前方位置
に移動し、後縁のクロスポイントはＴ２ｒ時間後方位置
に移動する。この結果、出力信号Ｓ２のパルス幅Ｔ２は
前縁と後縁の両方が広がった広パルス幅が出力されるこ
ととなる。一方、図３（ｃ）ではオフセット電圧Ｖｂｓ
だけ上昇した電圧値Ｖ２が差動レシーバＲＣＶ２の負入
力端に与えられる結果、前縁のクロスポイントはＴ３ｆ
時間後方位置に移動し、後縁のクロスポイントはＴ３ｒ
時間前方位置に移動する。この結果、出力信号Ｓ２のパ
ルス幅Ｔ３は前縁と後縁の両方が狭まった狭パルス幅が
出力されることとなる。このように、オフセット電圧を
変えることで出力されるパルス幅を変えることが判る。
尚、過度なオフセット電圧を付与するとエッジの傾きが
緩やかな波形部位位置でクロスポイントとなる。この位
置では差動伝送回路と言えどもジッタが増えてくるの
で、実用的にはハイ／ローの振幅の例えば約５０％以内
の範囲でオフセット電圧を付与することが好ましい。こ
こで、振幅全体における中央部分の５０％が適用可能な
場合と仮定したときのパルス幅可変範囲を例示する。受
端におけるエッジの遷移時間が４００ピコ秒で直線的な
スルーレート波形と仮定したとき、５０％区間の２００
ピコ秒が可変幅となる。即ち、上下のベースラインの１
／２の電圧点（半値点）の位置でクロスポイントすると
きを基準タイミング点とすると±１００ピコ秒が可変幅
となる。これに対して付与するオフセット電圧は半値点
の位置に対して±２５％の電圧を静的にステップ的に可
変、あるいは連続的に可変することで未知の通過パルス
のパルス幅に対してほぼ±１００ピコ秒可変とすること
ができる。

【００４５】ところで、未知の通過パルスの前縁に着目
したとき、上述からして前縁エッジを可変とすることが
できる。あるいは未知の通過パルスの後縁に着目したと
き、この後縁エッジを可変とすることができる。従っ
て、１つの差動伝送回路を用いて、例えば±１００ピコ
秒以下の微小遅延量の可変遅延回路を構成することがで
きる。また、図８に示すように、差動伝送回路を多段接
続する構成とすることで所望時間のパルス幅の可変、あ
るいは所望の遅延量の可変遅延回路を構成することがで
きる。尚、図８（ａ）はクロスポイント可変手段１００
を各差動伝送回路で個別に備える構成例である。図８
（ｂ）は可変電圧源１５０を共有する場合であり、例え
ばＤＡ変換器を使用して連続的な可変電圧を各直列抵抗
１９０へ供給する構成例である。尚、入力信号及び出力
信号は単一信号、差動信号の何れでもよい。

【００４６】上述発明構成によれば、差動レシーバの受
端の入力波形の一方に対してオフセット電圧を付与する
手段を備えることにより、当該差動レシーバから出力さ
れる出力信号Ｓ２に対して所望のパルス幅を変更するこ
とができる利点が得られる。更に、本発明では差動伝送
回路方式によるパルス幅可変手段、あるいは可変遅延手
段であるからして、差動伝送回路上の利点であるコモン
モードノイズが容易に除去されるので、上記したクロス
トークノイズや電源ノイズの影響が受けにくいという大
きな利点を備えている。このことは、特に図８に示す多
段接続構成としたり、高密度に集積化するＬＳＩ化にお
いても、隣接回路の影響を受けにくいことからジッタの
発生が少ない。従って本発明は低ジッタであるという優
れた利点を備えている。これは特に、ジッタの発生を押
さえることが求められる半導体試験装置においては優れ
た利点となり、高精度なタイミングで測定が実施できる
利点が得られる。

【００４７】上述では図２に示す差動の伝送線路Ｌ３に
クロスポイント可変手段１００を接続してオフセット電
圧を付与する形態例であったが、次に、差動ドライバの
内部回路に対して電圧レベルシフト手段を備えて差動ド
ライバから出力する正負の差動信号ＤＲ１ｐ、ＤＲ１ｎ
の一方に対してオフセット電圧を付与する手段について
説明する。図１２は差動ドライバ内へ電圧レベルシフト
手段５００を備える概念図である。図１３はＥＣＬ型の
差動ドライバＤＲ１に対して電圧レベルシフト手段５０
０を備える具体例である。図１３において、差動の入力
信号Ｓ１ｐ、Ｓ１ｎは対応する差動増幅とするトランジ
スタＱ１、Ｑ２のベース入力端に各々供給され、そのコ
レクタには負荷抵抗Ｒ１、Ｒ２が各々接続されている。
そしてオープンエミッタ動作のトランジスタＱ３、Ｑ４
は上記負荷抵抗Ｒ１、Ｒ２の電圧信号Ｑ１ｓ、Ｑ２ｓを
受けて電流バッファして差動ドライバＤＲ１の出力端か
ら正負の差動信号ＤＲ１ｐ、ＤＲ１ｎとして出力する。

【００４８】電圧レベルシフト手段５００は、直列抵抗
１９０と、上述とほぼ同様の可変電圧源１５０とを備え
ていて、等価的には一方のトランジスタＱ１に対する可
変負荷抵抗を実現する。この出力端は一方のトランジス
タＱ１の負荷抵抗Ｒ１に接続されている。尚、当然なが
ら、可変範囲は上述したように付与されるオフセット電
圧が例えば５０％程度に制限され、またトランジスタＱ
１が非飽和状態となる可変範囲条件内での可変負荷抵抗
とする必要がある。電圧レベルシフト手段５００には利
点がある。即ち、差動の伝送線路Ｌ３の伝送インピーダ
ンスに影響を与えない為、差動の伝送線路Ｌ３が長い場
合においても実用的に適用できる大きな利点がある。例
えば、図７の構成例において数メートルにも及ぶ差動の
伝送線路９００が接続されているピンエレクトロニクス
側の差動ドライバＤＲ２に対して上記電圧レベルシフト
手段５００を適用すれば、差動伝送回路６００を削除し
た構成とすることも可能である。これからして、新たに
パルス幅を可変制御する専用の差動伝送回路を直列に挿
入して備える必要性がなくなる利点も得られ、安価であ
る。

【００４９】次に、図１４に示す、ＭＯＳ型の差動ドラ
イバＤＲ１に対して電圧レベルシフト手段５００を備え
る構成例を説明する。従来のＭＯＳ型の差動ドライバＤ
Ｒ１の構成要素は、２個のコンプリメンタリバッファＱ
２１、Ｑ２２と、ハイ側ＦＥＴトランジスタＱ１１と、
ロー側ＦＥＴトランジスタＱ１２とを備えている。本発
明ではこれに対して、電圧レベルシフト手段５００を追
加して備える。電圧レベルシフト手段５００は可変電圧
源１５０とハイ側ＦＥＴトランジスタＱ１３とで成る。
ハイ側ＦＥＴトランジスタＱ１１は、所定の固定したバ
イアス電圧Ｖｂ＋により一方のコンプリメンタリバッフ
ァＱ２２側がバッファして出力するハイ側出力レベルを
従来と同様に所定電圧で出力する。一方、追加したハイ
側ＦＥＴトランジスタＱ１３は、可変電圧源１５０の出
力信号ＶＱ１がゲート入力端に与えられている為、他方
のコンプリメンタリバッファＱ２１側がバッファして出
力するハイ側出力レベルを所望の可変電圧で出力するこ
とができる。可変電圧源１５０は、任意可変の電圧信号
を上記ハイ側ＦＥＴトランジスタＱ１３ゲート入力端に
供給するものであり、図５（ｃ）、図５（ｄ）のクロス
ポイント可変手段１００が適用できる。この結果、ＭＯ
Ｓ型の差動ドライバＤＲ１の場合の電圧レベルシフト手
段５００についても、上述同様の利点が得られる。

【００５０】尚、本発明の実現手段は、上述実施の形態
に限るものではない。例えば、上述では差動の伝送線路
Ｌ３の一方の対して適用する具体例で示したが、所望に
より正側と負側の両方の線路に対して適用する構成とし
ても良い。また、上述では入力信号が差動の入力信号に
対して適用する具体例で示したが、所望により、単一信
号を受けて、一旦差動信号に変換し、その後に上述した
クロスポイント可変手段を備える差動伝送回路を通過さ
せ、その後に単一信号で出力する形態で適用しても良
い。また、上述では差動レシーバＲＣＶ２の受端側にク
ロスポイント可変手段１００を備える具体例で説明して
いるが、所望により、差動ドライバＤＲ１の送端側に対
してクロスポイント可変手段１００を備える接続構成と
しても良い。あるいは、差動ドライバＤＲ１側と差動レ
シーバＲＣＶ２側の両方に適用する構成としても良い。

【００５１】また、上述ではコンパレータチャンネルに
対して適用した具体例で説明したが、所望により、他の
差動の伝送線路や単一信号に対しても適用可能である。
例えば、図１５に示すように、半導体試験装置の波形発
生部ＦＣへ図８の差動伝送回路を多段接続した可変遅延
回路を適用する応用例がある。これはパターン発生器か
らのパターンデータとタイミング発生器からの基準のタ
イミングクロックとを受けて、所定波形に整形した前縁
エッジと後縁エッジを規定するフリップ・フロップ７０
へ供給するセットパルスＳＰ１０とリセットパルスＲＰ
１１の遅延パルスの発生において、デジタル遅延部とア
ナログ可変遅延手段８００におけるアナログ可変遅延手
段８００に対して、タイミングデータ発生部からのＭビ
ットの動的な遅延情報ＨＲ１を順次受けて、対応する入
力パルスＳ６を所定に可変遅延して出力する部位に適用
しても良い。尚、図１５の動作については特願平１０ー
１０７６６１号に開示されている。また、上述図２の説
明ではＥＣＬの差動ドライバによる具体的説明であった
が、図１１（ｂ）に示すようなＣＭＯＳ型差動ドライバ
ＤＲ１に対しても同様にして適用できる。

【００５２】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、クロスポイント可変手段を具備する構成とした
ことにより、差動伝送回路を通過するパルスのパルス幅
を所望に変更することができる。また、通過パルスの前
縁に着目したとき、前縁エッジを任意可変とする可変遅
延回路が実現できる。また、通過パルスの後縁に着目し
たとき、この後縁エッジを任意可変とする可変遅延回路
が実現できる。更に、本発明では差動伝送回路方式によ
るパルス幅可変手段、あるいは可変遅延手段であるから
して、差動伝送回路上の利点であるコモンモードノイズ
が容易に除去されるので、隣接線路からのクロストーク
ノイズや電源ノイズの影響が受けにくいことから低ジッ
タのパルス幅可変、低ジッタの可変遅延回路が実現でき
るという大きな利点が得られる。このことは、特に多段
接続構成としたときや、高密度に集積化するＬＳＩ化の
ときに有利な利点である。これは特に、ジッタの発生を
押さえることが求められる半導体試験装置においては優
れた利点となり、高精度なタイミングで測定が実施でき
る利点が得られる。また、半導体試験装置のコンパレー
タチャンネルの伝送系において、ＤＵＴから出力される
パルスを数メートル以上もの長いケーブルで差動伝送し
た伝送信号を論理比較部ＤＣで受けるときにパルス幅が
変動することを、半導体試験装置が備えるキャリブレー
ション機能により随時精度良く補正することができる。
この結果、コンパレータスキュー誤差が容易に解消され
る利点が得られる。この結果、経時的変動誤差について
も解消される利点が得られる。また、コンパレータスキ
ューが高精度となることは、試験装置の測定性能を示す
総合タイミング精度が向上されることとなり、一段と高
性能の半導体試験装置が実現できる優れた利点も得られ
ることとなる。従って本発明の技術的効果は大であり、
産業上の経済効果も大である。また、半導体試験装置の
コンパレータチャンネルの伝送系に適用することは、メ
ンテナンス等の修理によるボード交換や部品交換が行わ
れた場合でも、半導体試験装置が備えるキャリブレーシ
ョン機能によりソフト的に更新できる結果、従来のよう
に差動回路の抵抗値の物理的な変更作業が解消される利
点が得られる。

【図面の簡単な説明】

【図１】本発明の、クロスポイント可変手段を備える差
動伝送回路。

【図２】本発明の、クロスポイント可変手段の内部等価
回路例。

【図３】本発明の、３段階のオフセット電圧を付与した
ときの差動レシーバの受端の入力波形と出力信号との関
係を説明する図。

【図４】±１００ピコ秒の可変区間における各クロスポ
イント可変手段の種類による分解能を説明する図。

【図５】本発明の、クロスポイント可変手段の具体構成
例。

【図６】半導体試験装置のコンパレータチャンネルに使
用されている差動伝送回路の具体例。

【図７】本発明の、１チャンネルのコンパレータチャン
ネルに対してクロスポイント可変手段を備える差動伝送
回路を適用した具体例と、パルス幅の変動を説明するタ
イミング図。

【図８】本発明の、差動伝送回路を多段接続する構成
例。

【図９】従来の、差動の伝送回路と、送端回路の具体
例。

【図１０】終端回路の具体例。

【図１１】ＥＣＬ型とＭＯＳ型の差動ドライバの内部原
理回路例。

【図１２】本発明の、差動ドライバ側に対して電圧レベ
ルシフト手段を備える概念図。

【図１３】本発明の、ＥＣＬ型の差動ドライバに対して
電圧レベルシフト手段を備える構成例。

【図１４】本発明の、ＭＯＳ型の差動ドライバに対して
電圧レベルシフト手段を備える構成例。

【図１５】本発明の、半導体試験装置の波形発生部のア
ナログ遅延部へ図８の差動伝送回路を多段接続した可変
遅延回路適用する応用例。

【符号の説明】

ＤＲ１，ＤＲ２ 差動ドライバ ＲＣＶ２ 差動レシーバ Ｌ３，９００ 差動の伝送線路 １００ クロスポイント可変手段 １１０ ラッチレジスタ １２０ ＤＡ変換器 １５０ 可変電圧源 ５００ 電圧レベルシフト手段 ６００ 差動伝送回路 ＤＵＴ 被試験デバイス

Claims (27)

【特許請求の範囲】
1. 【請求項１】 差動ドライバと差動レシーバとを備え、 上記差動ドライバは単一若しくは差動の入力パルス信号
   Ｐinを受けて正負の差動信号に変換して出力し、 上記差動レシーバは該差動ドライバからの差動信号を差
   動の両受信端で受けて、単一若しくは差動の出力パルス
   Ｐoutを出力する差動伝送回路において、 該差動レシーバの正負の両受信端の受信波形である正側
   受信波形と負側受信波形の一方若しくは両方の静的電圧
   レベルを所定電圧レベルにシフトさせて通過する入力パ
   ルス信号Ｐinの両受信波形がクロスするクロスポイント
   のタイミング位置を移動させるクロスポイント可変手段
   を備えることを特徴とする差動伝送回路。
2. 【請求項２】 差動ドライバと差動レシーバと整合回路
   とを備え、 上記差動ドライバは単一若しくは差動の入力パルス信号
   Ｐinを受けて正負の差動信号に変換して出力し、 上記整合回路は該差動ドライバの出力端と該差動レシー
   バの入力端間の伝送線路に挿入されて接続されて、前記
   差動の伝送線路のインピーダンスに整合して終端させ、 上記差動レシーバは該差動ドライバからの差動信号を差
   動の両受信端で受けて、単一若しくは差動の出力パルス
   Ｐoutを出力する差動伝送回路において、 該差動レシーバの正負の両受信端の受信波形である正側
   受信波形と負側受信波形の一方若しくは両方の静的電圧
   レベルを所定電圧レベルにシフトさせて通過する入力パ
   ルス信号Ｐinの両受信波形がクロスするクロスポイント
   のタイミング位置を移動させるクロスポイント可変手段
   を備えることを特徴とする差動伝送回路。
3. 【請求項３】 差動ドライバと差動レシーバと両者間を
   接続する２本の差動の伝送線路と整合回路とを備え、 上記差動ドライバは単一若しくは差動の入力パルス信号
   Ｐinを受けて正負の差動信号に変換して該差動の伝送線
   路の一端から駆動し、 ２本の差動の伝送線路は該差動ドライバ側と該差動レシ
   ーバ側を接続する所定線路インピーダンスの伝送線路で
   あり、 上記整合回路は該差動の伝送線路の線路インピーダンス
   に整合して所定に終端させ、 上記差動レシーバは該差動の伝送線路からの差動信号を
   差動の両受信端で受けて、単一若しくは差動の出力パル
   スＰoutを出力する差動伝送回路において、 該差動レシーバの正負の両受信端の受信波形である正側
   受信波形と負側受信波形の一方若しくは両方の静的電圧
   レベルを所定電圧レベルにシフトさせて通過する入力パ
   ルス信号Ｐinの両受信波形がクロスするクロスポイント
   のタイミング位置を移動させるクロスポイント可変手段
   を備えることを特徴とする差動伝送回路。
4. 【請求項４】 請求項１乃至３記載の差動伝送回路を２
   段以上直列接続する構成を備えることを特徴とする差動
   伝送回路。
5. 【請求項５】 請求項１乃至４記載の差動伝送回路を適
   用して未知パルス幅の入力パルス信号Ｐinが通過して出
   力するパルス幅を、クロスポイント可変手段によって所
   定パルス幅に変換して出力することを特徴とするパルス
   幅可変回路。
6. 【請求項６】 請求項１乃至４記載の差動伝送回路を適
   用して入力パルス信号Ｐinが通過して出力するパルスの
   前縁エッジ若しくは後縁エッジを、クロスポイント可変
   手段によって所定に遅延変換した遅延パルスとして出力
   することを特徴とする可変遅延回路。
7. 【請求項７】 クロスポイント可変手段は差動ドライバ
   と差動レシーバとの間を接続する２本の線路の少なくと
   も一方の静的電圧レベルに対して直流オフセット電圧を
   付与することを特徴とする請求項１乃至３記載の差動伝
   送回路。
8. 【請求項８】 クロスポイント可変手段は差動ドライバ
   と差動レシーバとの間を接続する２本の線路の少なくと
   も一方の伝送線路におけるハイレベル側とローレベル側
   のベースライン電圧において、前記両ベースライン電圧
   における少なくとも一方のベースライン電圧に対して直
   流的に所定のオフセット電圧を付与して差動レシーバの
   受信端子へ供給することを特徴とする請求項１乃至３記
   載の差動伝送回路。
9. 【請求項９】 上記クロスポイント可変手段は該差動レ
   シーバの受端側位置に接続して備えることを特徴とする
   請求項７又は８記載の差動伝送回路。
10. 【請求項１０】 上記クロスポイント可変手段は該差動
    ドライバの送端側位置に接続して備えることを特徴とす
    る請求項７又は８記載の差動伝送回路。
11. 【請求項１１】 クロスポイント可変手段は該差動ドラ
    イバ自身が発生出力する正負の差動信号の電圧レベルに
    おいて、少なくとも一方の出力電圧レベルに対して所定
    の直流オフセット電圧を付与することを特徴とする請求
    項１乃至３記載の差動伝送回路。
12. 【請求項１２】 クロスポイント可変手段は直列抵抗と
    可変電圧源とを備え、 上記直列抵抗は伝送線路の特性インピーダンスに対して
    所定の高い抵抗値を使用し、その一端は該２本の伝送線
    路の一方に接続し、他端は該可変電圧源の出力端へ接続
    し、 上記可変電圧源は該直列抵抗を介して流れる静的電流量
    を複数点可変、若しくは段階的に可変する電圧源を供給
    する可変電圧供給源であることを特徴とする請求項１乃
    至３記載の差動伝送回路。
13. 【請求項１３】 クロスポイント可変手段は３ステート
    バッファと２ビットのラッチレジスタと直列抵抗とを備
    え、 上記ラッチレジスタは外部制御装置から２ビットの設定
    情報を受けてラッチ保持し、 上記３ステートバッファは出力をハイインピーダンス状
    態に制御する３ステート出力制御端子を備え、該ラッチ
    レジスタの出力信号を受けてハイ／ロー／ハイインピー
    ダンスの３段階の出力状態を発生させて該直列抵抗に流
    れる静的電流量を３段階に可変することを特徴とする請
    求項１乃至３記載の差動伝送回路。
14. 【請求項１４】 クロスポイント可変手段は第１と第２
    の３ステートバッファと第１と第２の直列抵抗と４ビッ
    トのラッチレジスタとを備え、 上記ラッチレジスタは外部制御装置から４ビットの設定
    情報を受けてラッチ保持し、 第１の３ステートバッファの出力端と上記２本の差動の
    伝送線路の一方との間は第１の直列抵抗を接続し、且つ
    第１の３ステートバッファの出力端と第２の３ステート
    バッファの出力端との間は第２の直列抵抗を接続し、 上記第１と第２の３ステートバッファは出力をハイイン
    ピーダンス状態に制御する３ステート出力制御端子を備
    え、該ラッチレジスタの出力信号を受けてハイ／ロー／
    ハイインピーダンスの組み合わせを用いて５段階の出力
    状態を発生させて、該直列抵抗に流れる静的電流量を全
    体で５段階に可変することを特徴とする請求項１乃至３
    記載の差動伝送回路。
15. 【請求項１５】 クロスポイント可変手段は４個のバッ
    ファと４個の直列抵抗と４ビットのラッチレジスタとを
    備え、 上記ラッチレジスタは外部制御装置からの４ビットの設
    定情報をラッチ保持し、 上記４個のバッファの出力端は各々対応する直列抵抗を
    直列に接続して上記２本の差動の伝送線路の一方に接続
    し、 上記４個のバッファは該ラッチレジスタの出力信号を受
    けて対応する４個の直列抵抗を介して差動の伝送線路に
    流れる静的電流値を全体で１６段階に可変することを特
    徴とする請求項１乃至３記載の差動伝送回路。
16. 【請求項１６】 クロスポイント可変手段はＤＡ変換器
    とラッチレジスタと直列抵抗とを備え、 上記ラッチレジスタは外部制御装置からの所定ｎビット
    の設定情報をラッチ保持し、このラッチ出力を該ＤＡ変
    換器の入力端へ供給し、 上記ＤＡ変換器は該ｎビットの設定情報を受けてＤＡ変
    換した連続的な可変電圧を該直列抵抗へ供給して、該直
    列抵抗に流れる静的電流値を連続的に可変することを特
    徴とする請求項１乃至３記載の差動伝送回路。
17. 【請求項１７】 クロスポイント可変手段は該差動ドラ
    イバ自身が発生出力する正負の差動信号の電圧レベルに
    おいて、 該正負の差動信号の少なくとも一方に対して適用し、 該差動ドライバの出力端から発生出力するハイレベル側
    とローレベル側のベースライン電圧において、少なくと
    も一方のベースライン電圧の電圧レベルに対して段階的
    若しくは連続的に所定のオフセット電圧を付与して発生
    出力する電圧レベルシフト手段を備えることを特徴とす
    る請求項１乃至３記載の差動伝送回路。
18. 【請求項１８】 ＥＣＬ型の差動ドライバにおける電圧
    レベルシフト手段は直列抵抗と可変電圧源とを備え、 上記直列抵抗の一端は当該差動ドライバの出力段に備え
    るオープンエミッタ動作のトランジスタのベース端に接
    続し、他端は該可変電圧源の出力端へ接続し、 上記可変電圧源はＥＣＬ回路が能動状態の範囲内で段階
    的若しくは連続的な所定電圧を該直列抵抗の一端から供
    給して、当該トランジスタのベース端の電圧レベルを変
    えることで、当該差動ドライバの出力端から出力される
    電圧レベルに対して所定のオフセット電圧を付与するこ
    とを特徴とする請求項１７記載の差動伝送回路。
19. 【請求項１９】 ＭＯＳ型の差動ドライバは２個のコン
    プリメンタリバッファと第１のハイ側ＦＥＴトランジス
    タとロー側ＦＥＴトランジスタとを備え、 第１のハイ側ＦＥＴトランジスタは所定のバイアス電圧
    をゲート入力端に受けて当該ＭＯＳ型の差動ドライバが
    バッファして出力するハイ側出力レベルを規定する所定
    の電圧を両コンプリメンタリバッファに接続して供給
    し、 ロー側ＦＥＴトランジスタは所定のバイアス電圧をゲー
    ト入力端に受けて当該ＭＯＳ型の差動ドライバがバッフ
    ァして出力するロー側出力レベルを規定する所定の電圧
    を両コンプリメンタリバッファに接続して供給し、 該２個のコンプリメンタリバッファは差動の入力信号を
    受けて、各々上記で規定された出力振幅でバッファし、
    正負の差動信号として出力し、 上記要素を備えるＭＯＳ型の差動ドライバに対する電圧
    レベルシフト手段は第２のハイ側ＦＥＴトランジスタと
    可変電圧源とを備え、 上記第２のハイ側ＦＥＴトランジスタは可変電圧源が発
    生する可変電圧をゲート入力端に受けて一方のコンプリ
    メンタリバッファが出力端から出力するハイ側出力レベ
    ルを規定する電圧を可変とし、 上記可変電圧源は所定の可変電圧を発生して第２のハイ
    側ＦＥＴトランジスタのゲート入力端に供給して、該差
    動ドライバの出力端から出力される正負の差動信号の一
    方に対して所定のオフセット電圧を付与することを特徴
    とする請求項１７記載の差動伝送回路。
20. 【請求項２０】 上記クロスポイント可変手段を差動の
    伝送線路の正側と負側の両方の線路に対して適用するこ
    とを特徴とする請求項１乃至３記載の差動伝送回路。
21. 【請求項２１】 差動ドライバと差動レシーバとを備え
    る差動伝送回路において、上記クロスポイント可変手段
    を適用して、未知パルス幅若しくは既知パルス幅の入力
    パルス信号Ｐinのパルス幅を段階的若しくは連続的に可
    変制御することを特徴とするパルス幅可変回路。
22. 【請求項２２】 差動ドライバと差動レシーバとを備え
    る差動伝送回路において、上記クロスポイント可変手段
    を適用して、入力パルス信号Ｐinの前縁エッジ若しくは
    後縁のエッジの伝搬遅延時間を段階的若しくは連続的に
    可変制御することを特徴とする可変遅延回路。
23. 【請求項２３】 半導体試験装置で使用される差動ドラ
    イバと差動レシーバとを備える差動伝送回路の中で、所
    定の差動の伝送線路を対象として、上記クロスポイント
    可変手段を適用して、通過する入力パルス信号Ｐinのパ
    ルス幅若しくは前縁エッジ若しくは後縁エッジを所定に
    可変制御することを特徴とする半導体試験装置。
24. 【請求項２４】 半導体試験装置で使用される差動ドラ
    イバと差動レシーバとを備える差動伝送回路の中で、所
    定の差動の伝送線路を対象として、上記クロスポイント
    可変手段を備えた差動伝送回路を直列に挿入して備え
    て、通過する入力パルス信号Ｐinのパルス幅若しくは前
    縁エッジ若しくは後縁エッジを所定に可変制御すること
    を特徴とする半導体試験装置。
25. 【請求項２５】 差動伝送回路は半導体試験装置のテス
    トヘッドのピンエレクトロニクス側と、装置本体側のタ
    イミングを判定する論理比較部（ＤＣ）との間に接続さ
    れ、被試験デバイス（ＤＵＴ）から出力される出力信号
    が該差動伝送回路を通過し、上記差動伝送回路を備える
    半導体試験装置において、 請求項１乃至３記載の差動伝送回路を直列に挿入して備
    えて、論理比較部（ＤＣ）側で受けるときのＤＵＴから
    出力される未知パルス幅の入力パルス信号Ｐinのパルス
    幅を上記クロスポイント可変手段により所定に可変制御
    することを特徴とする半導体試験装置。
26. 【請求項２６】 差動伝送回路は半導体試験装置のテス
    トヘッドのピンエレクトロニクス側と、装置本体側のタ
    イミングを判定する論理比較部（ＤＣ）との間に接続さ
    れ、被試験デバイス（ＤＵＴ）から出力される出力信号
    が該差動伝送回路を通過し、上記差動伝送回路を備える
    半導体試験装置において、 請求項１７記載の差動伝送回路を適用して、論理比較部
    （ＤＣ）側で受けるときのＤＵＴから出力される未知パ
    ルス幅の入力パルス信号Ｐinのパルス幅を所定に可変制
    御することを特徴とする半導体試験装置。
27. 【請求項２７】 半導体試験装置に所定チャンネル数の
    波形発生部を備え、前記１チャンネルの波形発生部ＦＣ
    においてパターン発生器からのパターンデータとタイミ
    ング発生器からの基準のタイミングクロックとを受け
    て、所定波形に整形した波形データＦＤを生成し、ピン
    エレクトロニクスのドライバを介してＤＵＴへ供給し、 該波形発生部ＦＣの内部には前記波形データＦＤの前縁
    エッジを決めるセットパルス生成部と後縁エッジを決め
    るリセットパルス生成部とを備え、前記パルス生成部の
    各々には通過パルスを所定に可変遅延するデジタル遅延
    部とアナログ可変遅延手段とを備え、前記アナログ可変
    遅延手段が少なくとも基準クロック未満の遅延量の動的
    可変を担当するとき、 当該アナログ可変遅延手段の可変遅延量の一部若しくは
    全ての可変遅延に対して請求項４記載の差動伝送回路を
    適用することを特徴とする半導体試験装置。