JP2002156422A - 半導体試験装置 - Google Patents
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Abstract
(57)【要約】
【課題】ＬＳＩ化に適した回路構成で、入力されるパル
ス信号を受けて所定のパルス幅に微調整が可能なパルス
幅補正装置を備える半導体試験装置を提供する。 【解決手段】パルス幅補正装置はコンプリメンタリ構成
の出力段とし、この出力端から出力するパルス信号の立
ち上がり側のスルーレートを、立下がり側とは独立して
調整できる立ち上がり側スルーレート調整手段を具備
し、パルス幅補正装置の出力端から出力するパルス信号
の立下がり側スルーレートを、立ち上がり側とは独立し
て調整できる立下がり側スルーレート調整手段をパルス
幅補正装置に具備する半導体試験装置。
ス信号を受けて所定のパルス幅に微調整が可能なパルス
幅補正装置を備える半導体試験装置を提供する。 【解決手段】パルス幅補正装置はコンプリメンタリ構成
の出力段とし、この出力端から出力するパルス信号の立
ち上がり側のスルーレートを、立下がり側とは独立して
調整できる立ち上がり側スルーレート調整手段を具備
し、パルス幅補正装置の出力端から出力するパルス信号
の立下がり側スルーレートを、立ち上がり側とは独立し
て調整できる立下がり側スルーレート調整手段をパルス
幅補正装置に具備する半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、入力されるパル
ス信号を受けて所定のパルス幅に微調整が可能なパルス
幅補正装置を備える半導体試験装置に関する。特に、Ｌ
ＳＩ化に適した回路構成でパルス幅を微調整可能とする
パルス幅補正装置を備える半導体試験装置に関する。
ス信号を受けて所定のパルス幅に微調整が可能なパルス
幅補正装置を備える半導体試験装置に関する。特に、Ｌ
ＳＩ化に適した回路構成でパルス幅を微調整可能とする
パルス幅補正装置を備える半導体試験装置に関する。
【０００２】
【従来の技術】図１は半導体試験装置の概念構成図であ
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロ
ニクスＰＥと、差動の伝送線路９００と、論理比較器Ｄ
Ｃとを備える。前記ピンエレクトロニクスＰＥには、ド
ライバＤＲやコンパレータＣＰ、その他を備える。ここ
で、半導体試験装置は公知であり技術的に良く知られて
いる為、本願に係る要部を除き、その他の信号や構成要
素、及びその詳細説明については省略する。
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロ
ニクスＰＥと、差動の伝送線路９００と、論理比較器Ｄ
Ｃとを備える。前記ピンエレクトロニクスＰＥには、ド
ライバＤＲやコンパレータＣＰ、その他を備える。ここ
で、半導体試験装置は公知であり技術的に良く知られて
いる為、本願に係る要部を除き、その他の信号や構成要
素、及びその詳細説明については省略する。
【０００３】図２（ａ）はＤＵＴから出力される応答信
号のタイミングを判定する１系統の配線系を示す要部構
成図である。この配線系の信号のタイミングを１０ピコ
秒前後の測定精度で測定する必要性がある。実際の半導
体試験装置では同様の配線系が、例えば千チャンネル以
上備える。更に、１コンパレータチャンネル毎に、コン
パレータＣＰでハイ側論理信号Ｄhiとロー側論理信号Ｄ
lowの２系統に変換されるので、更に２倍の配線系を備
えることになる。図２（ｂ）はパルス幅の変動を説明す
るタイミング図である。
号のタイミングを判定する１系統の配線系を示す要部構
成図である。この配線系の信号のタイミングを１０ピコ
秒前後の測定精度で測定する必要性がある。実際の半導
体試験装置では同様の配線系が、例えば千チャンネル以
上備える。更に、１コンパレータチャンネル毎に、コン
パレータＣＰでハイ側論理信号Ｄhiとロー側論理信号Ｄ
lowの２系統に変換されるので、更に２倍の配線系を備
えることになる。図２（ｂ）はパルス幅の変動を説明す
るタイミング図である。
【０００４】先ず、図２（ａ）において、ＤＵＴから出
力される応答信号をピンエレクトロニクス側のコンパレ
ータＣＰで論理信号に変換した一方のハイ側論理信号Ｄ
hiを、ＥＣＬ等の差動のドライバＤＲ２と、差動の伝送
線路９００と、差動のレシーバＲＣＶ３、ＲＣＶ４とを
介して、タイミングを判定するフリップ・フロップＦＦ
６が受けて、ストローブ信号ＳＴＢ１に基づいてラッチ
して出力する。このラッチ信号ＦＦ６ｓが、図１に示す
対応する期待値ＥＸＰと所定に比較されてＤＵＴのタイ
ミングの判定が行なわれる。ここで、フリップ・フロッ
プＦＦ６のラッチ形態としては、Ｇ入力端がハイレベル
の期間はＤ入力端の信号をＱ出力端へ出力し、Ｇ入力端
がローレベルとなった瞬間以後は直前のＱ出力状態を保
持する形態のフリップ・フロップである。
力される応答信号をピンエレクトロニクス側のコンパレ
ータＣＰで論理信号に変換した一方のハイ側論理信号Ｄ
hiを、ＥＣＬ等の差動のドライバＤＲ２と、差動の伝送
線路９００と、差動のレシーバＲＣＶ３、ＲＣＶ４とを
介して、タイミングを判定するフリップ・フロップＦＦ
６が受けて、ストローブ信号ＳＴＢ１に基づいてラッチ
して出力する。このラッチ信号ＦＦ６ｓが、図１に示す
対応する期待値ＥＸＰと所定に比較されてＤＵＴのタイ
ミングの判定が行なわれる。ここで、フリップ・フロッ
プＦＦ６のラッチ形態としては、Ｇ入力端がハイレベル
の期間はＤ入力端の信号をＱ出力端へ出力し、Ｇ入力端
がローレベルとなった瞬間以後は直前のＱ出力状態を保
持する形態のフリップ・フロップである。
【０００５】ところで、図２（ｂ）に示すように、ＤＵ
Ｔから出力されるハイ側論理信号Ｄhiのパルス幅ＰＷ１
と、これを受けてフリップ・フロップＦＦ６でラッチ出
力するラッチ信号ＦＦ６ｓのパルス幅ＰＷ３との両パル
ス幅の関係に着目してみると、各種要因に伴って、例え
ば数十ピコ秒とわずかではあるが異なってくる場合があ
る。ここで前記各種要因としては、第１に伝搬する両差
動信号の伝搬遅延量が、通過するＩＣの特性ばらつきで
異なっていたり、線路長が異なっていたりする結果、レ
シーバＲＣＶ４の出力信号ＲＣＶ４ｓのパルス幅が数十
ピコ秒とわずかではあるが異なってくる場合がある（図
２Ｆ参照）。更に第２に、フリップ・フロップＦＦ６の
ラッチ特性のばらつきに伴って、前縁と後縁のラッチタ
イミングが、わずかに異なってラッチ出力される（図２
Ｇ参照）。
Ｔから出力されるハイ側論理信号Ｄhiのパルス幅ＰＷ１
と、これを受けてフリップ・フロップＦＦ６でラッチ出
力するラッチ信号ＦＦ６ｓのパルス幅ＰＷ３との両パル
ス幅の関係に着目してみると、各種要因に伴って、例え
ば数十ピコ秒とわずかではあるが異なってくる場合があ
る。ここで前記各種要因としては、第１に伝搬する両差
動信号の伝搬遅延量が、通過するＩＣの特性ばらつきで
異なっていたり、線路長が異なっていたりする結果、レ
シーバＲＣＶ４の出力信号ＲＣＶ４ｓのパルス幅が数十
ピコ秒とわずかではあるが異なってくる場合がある（図
２Ｆ参照）。更に第２に、フリップ・フロップＦＦ６の
ラッチ特性のばらつきに伴って、前縁と後縁のラッチタ
イミングが、わずかに異なってラッチ出力される（図２
Ｇ参照）。
【０００６】一方、半導体試験装置はキャリブレーショ
ン機能を備えていて、伝送系の遅延ばらつきや温度変化
に伴う変動は補正することが可能である。この為、例え
ば図２Ｄ点のパルス幅の前縁を基準とすることができ
る。しかしながら、パルス幅の後縁は補正することがで
きない。この結果、パルス幅の補正が無い場合には、Ｄ
ＵＴから出力される応答信号に対応するパルス幅として
測定出来なくなり、これが測定誤差となってしまう。
ン機能を備えていて、伝送系の遅延ばらつきや温度変化
に伴う変動は補正することが可能である。この為、例え
ば図２Ｄ点のパルス幅の前縁を基準とすることができ
る。しかしながら、パルス幅の後縁は補正することがで
きない。この結果、パルス幅の補正が無い場合には、Ｄ
ＵＴから出力される応答信号に対応するパルス幅として
測定出来なくなり、これが測定誤差となってしまう。
【０００７】バイアス調整部１００は、フリップ・フロ
ップＦＦ６がラッチ出力するラッチ信号ＦＦ６ｓが、Ｄ
ＵＴから出力される応答信号のパルス幅と近似する程度
に補正するものであって、一構成例として、バイアス抵
抗１０２と、トライステートバッファ１０４と、レジス
タ１０６とを備える。バイアス抵抗１０２は、一端が差
動のレシーバＲＣＶ４の負入力端に接続され、他端がト
ライステートバッファ１０４に接続されている。これに
よれば、差動のレシーバＲＣＶ４の負入力端のバイアス
電圧が、バイアス抵抗１０２と、送端回路側に直列に挿
入されている直列抵抗（図示なし）とによって、負入力
端を３つの静的な電圧レベルを変更することができる。
ップＦＦ６がラッチ出力するラッチ信号ＦＦ６ｓが、Ｄ
ＵＴから出力される応答信号のパルス幅と近似する程度
に補正するものであって、一構成例として、バイアス抵
抗１０２と、トライステートバッファ１０４と、レジス
タ１０６とを備える。バイアス抵抗１０２は、一端が差
動のレシーバＲＣＶ４の負入力端に接続され、他端がト
ライステートバッファ１０４に接続されている。これに
よれば、差動のレシーバＲＣＶ４の負入力端のバイアス
電圧が、バイアス抵抗１０２と、送端回路側に直列に挿
入されている直列抵抗（図示なし）とによって、負入力
端を３つの静的な電圧レベルを変更することができる。
【０００８】トライステートバッファ１０４は、３つの
電圧出力状態を発生してバイアス抵抗１０２の他端へ供
給する。即ち、ハイレベル電圧Ｈと、ローレベル電圧Ｌ
と、ハイインピーダンス状態Ｚとを出力する。図２
（ｃ）は、前記バイアス電圧の制御によって差動信号の
交点が変更されてパルス幅が変更（図２Ｈ、Ｊ、Ｋ参
照）される様子を示している。レジスタ１０６は、外部
から設定可能な２ビットのレジスタであって、この設定
条件により、トライステートバッファ１０４の電圧出力
状態を所望に制御する。上記構成のバイアス調整部１０
０によれば、３つの制御状態にパルス幅を制御できる。
例えば−３０ピコ秒、０ピコ秒、＋３０ピコ秒を付与す
ることができる。この結果、実用的にパルス幅を補正可
能となる。
電圧出力状態を発生してバイアス抵抗１０２の他端へ供
給する。即ち、ハイレベル電圧Ｈと、ローレベル電圧Ｌ
と、ハイインピーダンス状態Ｚとを出力する。図２
（ｃ）は、前記バイアス電圧の制御によって差動信号の
交点が変更されてパルス幅が変更（図２Ｈ、Ｊ、Ｋ参
照）される様子を示している。レジスタ１０６は、外部
から設定可能な２ビットのレジスタであって、この設定
条件により、トライステートバッファ１０４の電圧出力
状態を所望に制御する。上記構成のバイアス調整部１０
０によれば、３つの制御状態にパルス幅を制御できる。
例えば−３０ピコ秒、０ピコ秒、＋３０ピコ秒を付与す
ることができる。この結果、実用的にパルス幅を補正可
能となる。
【０００９】
【発明が解決しようとする課題】上述説明したように従
来技術においては、差動のレシーバの両入力端のバイア
ス電圧をアンバランスな状態にすることでパルス幅を変
更可能とする手法である。このことは、差動のレシーバ
が備えるコモンモードノイズを低減する作用が低減し、
また小さな振幅で動作している差動信号である為、アン
バランスに伴って、ジッタが増加してくる可能性もあ
り、これらの点で好ましくない。また、上記コンパレー
タ系の回路を千チャンネル以上備える半導体試験装置に
おいては、ＬＳＩ化して実装するが、差動のレシーバや
送端回路は比較的大きなセル面積を必要とし、消費電力
も多い為、多数チャンネルをＬＳＩに実装する場合には
好ましくない。そこで、本発明が解決しようとする課題
は、ＬＳＩ化に適した回路構成で、入力されるパルス信
号を受けて所定のパルス幅に微調整が可能なパルス幅補
正装置を備える半導体試験装置を提供することである。
また、本発明が解決しようとする課題は、ＬＳＩ化に適
した回路構成で、ＤＵＴから出力される応答信号を受け
てタイミング精度良く測定できるパルス幅補正装置を備
える半導体試験装置を提供することである。
来技術においては、差動のレシーバの両入力端のバイア
ス電圧をアンバランスな状態にすることでパルス幅を変
更可能とする手法である。このことは、差動のレシーバ
が備えるコモンモードノイズを低減する作用が低減し、
また小さな振幅で動作している差動信号である為、アン
バランスに伴って、ジッタが増加してくる可能性もあ
り、これらの点で好ましくない。また、上記コンパレー
タ系の回路を千チャンネル以上備える半導体試験装置に
おいては、ＬＳＩ化して実装するが、差動のレシーバや
送端回路は比較的大きなセル面積を必要とし、消費電力
も多い為、多数チャンネルをＬＳＩに実装する場合には
好ましくない。そこで、本発明が解決しようとする課題
は、ＬＳＩ化に適した回路構成で、入力されるパルス信
号を受けて所定のパルス幅に微調整が可能なパルス幅補
正装置を備える半導体試験装置を提供することである。
また、本発明が解決しようとする課題は、ＬＳＩ化に適
した回路構成で、ＤＵＴから出力される応答信号を受け
てタイミング精度良く測定できるパルス幅補正装置を備
える半導体試験装置を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、入力されるパルス信号を受けて所定のパルス幅に微
調整して出力するパルス幅補正装置を備える半導体試験
装置において、上記パルス幅補正装置はコンプリメンタ
リ（complementary）構成の出力段とし、この出力端か
ら出力するパルス信号の立ち上がり側のスルーレート
を、立下がり側とは独立して調整できる立ち上がり側ス
ルーレート調整手段を具備し、上記パルス幅補正装置の
出力端から出力するパルス信号の立下がり側スルーレー
トを、立ち上がり側とは独立して調整できる立下がり側
スルーレート調整手段を具備し、以上をパルス幅補正装
置に具備して、立ち上がり側と立下がり側のタイミング
を個別に微調整可能とすることを特徴とする半導体試験
装置である。上記発明によれば、ＬＳＩ化に適した回路
構成で、入力されるパルス信号を受けて所定のパルス幅
に微調整が可能なパルス幅補正装置を備える半導体試験
装置が実現できる。
に、入力されるパルス信号を受けて所定のパルス幅に微
調整して出力するパルス幅補正装置を備える半導体試験
装置において、上記パルス幅補正装置はコンプリメンタ
リ（complementary）構成の出力段とし、この出力端か
ら出力するパルス信号の立ち上がり側のスルーレート
を、立下がり側とは独立して調整できる立ち上がり側ス
ルーレート調整手段を具備し、上記パルス幅補正装置の
出力端から出力するパルス信号の立下がり側スルーレー
トを、立ち上がり側とは独立して調整できる立下がり側
スルーレート調整手段を具備し、以上をパルス幅補正装
置に具備して、立ち上がり側と立下がり側のタイミング
を個別に微調整可能とすることを特徴とする半導体試験
装置である。上記発明によれば、ＬＳＩ化に適した回路
構成で、入力されるパルス信号を受けて所定のパルス幅
に微調整が可能なパルス幅補正装置を備える半導体試験
装置が実現できる。
【００１１】上記課題を解決するために、入力されるパ
ルス信号を受けて所定のパルス幅に微調整して出力する
パルス幅補正装置を備える半導体試験装置において、上
記パルス幅補正装置はコンプリメンタリ構成の出力段と
し、この出力端から出力するパルス信号の立ち上がり側
のスルーレートとなるソース電流を、立下がり側のシン
ク電流とは独立して調整できる立ち上がり側スルーレー
ト調整手段を具備し、上記パルス幅補正装置の出力端か
ら出力するパルス信号の立下がり側のスルーレートとな
るシンク電流を、立ち上がり側のソース電流とは独立し
て調整できる立下がり側スルーレート調整手段を具備
し、以上をパルス幅補正装置に具備して、立ち上がり側
と立下がり側のタイミングを個別に微調整可能とするこ
とを特徴とする半導体試験装置がある。
ルス信号を受けて所定のパルス幅に微調整して出力する
パルス幅補正装置を備える半導体試験装置において、上
記パルス幅補正装置はコンプリメンタリ構成の出力段と
し、この出力端から出力するパルス信号の立ち上がり側
のスルーレートとなるソース電流を、立下がり側のシン
ク電流とは独立して調整できる立ち上がり側スルーレー
ト調整手段を具備し、上記パルス幅補正装置の出力端か
ら出力するパルス信号の立下がり側のスルーレートとな
るシンク電流を、立ち上がり側のソース電流とは独立し
て調整できる立下がり側スルーレート調整手段を具備
し、以上をパルス幅補正装置に具備して、立ち上がり側
と立下がり側のタイミングを個別に微調整可能とするこ
とを特徴とする半導体試験装置がある。
【００１２】第４図は、本発明に係る解決手段を示して
いる。上記課題を解決するために、入力されるパルス信
号を受けて所定のパルス幅に微調整して出力するパルス
幅補正装置を備える半導体試験装置において、上記パル
ス幅補正装置の出力段は駆動用Ｐchトランジスタ（Ｐch
ＦＥＴ）Ｑ３２と駆動用Ｎchトランジスタ（ＮchＦＥ
Ｔ）Ｑ３１とによるコンプリメンタリ（complementar
y）構成の出力段を備え、上記駆動用Ｐchトランジスタ
のソース端子と第１電源端（例えばＶｃｃ端）との両端
間に挿入して備えられて、外部からの制御信号に基づい
て前記両端間における等価抵抗値若しくは前記両端間に
流れる電流量を制御して、実質的に上記駆動用Ｐchトラ
ンジスタのドレイン端（即ちパルス幅補正装置の出力
端）から出力されるパルス波形の立ち上がり側のスルー
レートを調整できる立ち上がり側スルーレート調整手段
（例えば第２ＯＮ抵抗可変部２２０）を具備し、上記駆
動用Ｎchトランジスタのソース端子と第２電源端（例え
ばＧＮＤ端）との両端間に挿入して備えられて、外部か
らの制御信号に基づいて前記両端間における等価抵抗値
若しくは前記両端間に流れる電流量を制御して、実質的
に上記駆動用Ｎchトランジスタのドレイン端（即ちパル
ス幅補正装置の出力端）から出力されるパルス波形の立
下がり側のスルーレートを調整できる立下がり側スルー
レート調整手段（例えば第１ＯＮ抵抗可変部２１０）を
具備し、以上をパルス幅補正装置に具備して、立ち上が
り側と立下がり側のタイミングを個別に微調整可能とす
ることを特徴とする半導体試験装置がある。
いる。上記課題を解決するために、入力されるパルス信
号を受けて所定のパルス幅に微調整して出力するパルス
幅補正装置を備える半導体試験装置において、上記パル
ス幅補正装置の出力段は駆動用Ｐchトランジスタ（Ｐch
ＦＥＴ）Ｑ３２と駆動用Ｎchトランジスタ（ＮchＦＥ
Ｔ）Ｑ３１とによるコンプリメンタリ（complementar
y）構成の出力段を備え、上記駆動用Ｐchトランジスタ
のソース端子と第１電源端（例えばＶｃｃ端）との両端
間に挿入して備えられて、外部からの制御信号に基づい
て前記両端間における等価抵抗値若しくは前記両端間に
流れる電流量を制御して、実質的に上記駆動用Ｐchトラ
ンジスタのドレイン端（即ちパルス幅補正装置の出力
端）から出力されるパルス波形の立ち上がり側のスルー
レートを調整できる立ち上がり側スルーレート調整手段
（例えば第２ＯＮ抵抗可変部２２０）を具備し、上記駆
動用Ｎchトランジスタのソース端子と第２電源端（例え
ばＧＮＤ端）との両端間に挿入して備えられて、外部か
らの制御信号に基づいて前記両端間における等価抵抗値
若しくは前記両端間に流れる電流量を制御して、実質的
に上記駆動用Ｎchトランジスタのドレイン端（即ちパル
ス幅補正装置の出力端）から出力されるパルス波形の立
下がり側のスルーレートを調整できる立下がり側スルー
レート調整手段（例えば第１ＯＮ抵抗可変部２１０）を
具備し、以上をパルス幅補正装置に具備して、立ち上が
り側と立下がり側のタイミングを個別に微調整可能とす
ることを特徴とする半導体試験装置がある。
【００１３】第４図は、本発明に係る解決手段を示して
いる。また、上述立ち上がり側スルーレート調整手段の
一態様は、第１ＰchトランジスタＱ２１と第２Ｐchトラ
ンジスタＱ２２と第１レジスタ２２２を備え、上記第１
レジスタ２２２は１ビットのレジスタであって外部から
の制御信号に基づいて出力する出力制御信号を上記第２
ＰchトランジスタＱ２２のゲート入力端へ供給し、上記
第２ＰchトランジスタＱ２２は上記第１レジスタ２２２
からの出力制御信号に基づいてＯＮ／ＯＦＦ制御され、
ＯＮ状態には所定のＯＮ抵抗値状態にされ、上記第１Ｐ
chトランジスタＱ２１は常時ＯＮ状態にゲート入力端が
接続されて所定のＯＮ抵抗値状態にされ、上記第２Ｐch
トランジスタＱ２２と上記第１ＰchトランジスタＱ２１
との並列接続による等価的なＯＮ抵抗値に基づいて、上
記駆動用Ｐchトランジスタのソース端子と第１電源端
（例えばＶｃｃ端）との両端間における等価抵抗値若し
くは前記両端間に流れる電流量を制御する、ことを特徴
とする上述半導体試験装置がある。
いる。また、上述立ち上がり側スルーレート調整手段の
一態様は、第１ＰchトランジスタＱ２１と第２Ｐchトラ
ンジスタＱ２２と第１レジスタ２２２を備え、上記第１
レジスタ２２２は１ビットのレジスタであって外部から
の制御信号に基づいて出力する出力制御信号を上記第２
ＰchトランジスタＱ２２のゲート入力端へ供給し、上記
第２ＰchトランジスタＱ２２は上記第１レジスタ２２２
からの出力制御信号に基づいてＯＮ／ＯＦＦ制御され、
ＯＮ状態には所定のＯＮ抵抗値状態にされ、上記第１Ｐ
chトランジスタＱ２１は常時ＯＮ状態にゲート入力端が
接続されて所定のＯＮ抵抗値状態にされ、上記第２Ｐch
トランジスタＱ２２と上記第１ＰchトランジスタＱ２１
との並列接続による等価的なＯＮ抵抗値に基づいて、上
記駆動用Ｐchトランジスタのソース端子と第１電源端
（例えばＶｃｃ端）との両端間における等価抵抗値若し
くは前記両端間に流れる電流量を制御する、ことを特徴
とする上述半導体試験装置がある。
【００１４】第４図は、本発明に係る解決手段を示して
いる。また、上述立下がり側スルーレート調整手段の一
態様は、第１ＮchトランジスタＱ１１と第２Ｎchトラン
ジスタＱ１２と第２レジスタ２１２を備え、上記第２レ
ジスタ２１２は１ビットのレジスタであって外部からの
制御信号に基づいて出力する出力制御信号を上記第２Ｎ
chトランジスタＱ１２のゲート入力端へ供給し、上記第
２ＮchトランジスタＱ１２は上記第２レジスタ２１２か
らの出力制御信号に基づいてＯＮ／ＯＦＦ制御され、Ｏ
Ｎ状態には所定のＯＮ抵抗値状態にされ、上記第１Ｎch
トランジスタＱ１１は常時ＯＮ状態にゲート入力端が接
続されて所定のＯＮ抵抗値状態にされ、上記第２Ｎchト
ランジスタＱ１２と上記第１ＮchトランジスタＱ１１と
の並列接続による等価的なＯＮ抵抗値に基づいて、上記
駆動用Ｎchトランジスタのソース端子と第２電源端（例
えばＧＮＤ端）との両端間における等価抵抗値若しくは
前記両端間に流れる電流量を制御する、ことを特徴とす
る上述半導体試験装置がある。
いる。また、上述立下がり側スルーレート調整手段の一
態様は、第１ＮchトランジスタＱ１１と第２Ｎchトラン
ジスタＱ１２と第２レジスタ２１２を備え、上記第２レ
ジスタ２１２は１ビットのレジスタであって外部からの
制御信号に基づいて出力する出力制御信号を上記第２Ｎ
chトランジスタＱ１２のゲート入力端へ供給し、上記第
２ＮchトランジスタＱ１２は上記第２レジスタ２１２か
らの出力制御信号に基づいてＯＮ／ＯＦＦ制御され、Ｏ
Ｎ状態には所定のＯＮ抵抗値状態にされ、上記第１Ｎch
トランジスタＱ１１は常時ＯＮ状態にゲート入力端が接
続されて所定のＯＮ抵抗値状態にされ、上記第２Ｎchト
ランジスタＱ１２と上記第１ＮchトランジスタＱ１１と
の並列接続による等価的なＯＮ抵抗値に基づいて、上記
駆動用Ｎchトランジスタのソース端子と第２電源端（例
えばＧＮＤ端）との両端間における等価抵抗値若しくは
前記両端間に流れる電流量を制御する、ことを特徴とす
る上述半導体試験装置がある。
【００１５】第６（ａ）図は、本発明に係る解決手段を
示している。また、上述立ち上がり側スルーレート調整
手段若しくは上記立下がり側スルーレート調整手段の一
態様としては、複数個のＰchトランジスタのドレイン端
とソース端を並列接続して備え、若しくは複数個のＮch
トランジスタ（例えばＱ１２〜Ｑ１３）のドレイン端と
ソース端を並列接続して備え、外部からの複数ビットの
制御信号を個々のトランジスタのゲート入力端に供給し
て個々のトランジスタを個別にＯＮ／ＯＦＦ制御可能と
し、これに基づいて当該トランジスタのソース端子と電
源端（例えばＶｃｃ端、ＧＮＤ端）の間の等価的なＯＮ
抵抗値を段階的に変更して出力する上記パルス信号の立
ち上がり側若しくは立下がり側のスルーレートを調整可
能とする、ことを特徴とする上述半導体試験装置があ
る。
示している。また、上述立ち上がり側スルーレート調整
手段若しくは上記立下がり側スルーレート調整手段の一
態様としては、複数個のＰchトランジスタのドレイン端
とソース端を並列接続して備え、若しくは複数個のＮch
トランジスタ（例えばＱ１２〜Ｑ１３）のドレイン端と
ソース端を並列接続して備え、外部からの複数ビットの
制御信号を個々のトランジスタのゲート入力端に供給し
て個々のトランジスタを個別にＯＮ／ＯＦＦ制御可能と
し、これに基づいて当該トランジスタのソース端子と電
源端（例えばＶｃｃ端、ＧＮＤ端）の間の等価的なＯＮ
抵抗値を段階的に変更して出力する上記パルス信号の立
ち上がり側若しくは立下がり側のスルーレートを調整可
能とする、ことを特徴とする上述半導体試験装置があ
る。
【００１６】第６（ｂ）図は、本発明に係る解決手段を
示している。また、上述第２ＰchトランジスタＱ２２若
しくは上記第２ＮchトランジスタＱ１２のゲート入力端
へ供給する電圧を、外部からの制御信号に基づいてステ
ップ的に複数の電圧値状態を発生させ、これを上記ゲー
ト入力端へ供給して当該トランジスタのＯＮ抵抗値を段
階的に変更可能とする、ことを特徴とする上述半導体試
験装置がある。
示している。また、上述第２ＰchトランジスタＱ２２若
しくは上記第２ＮchトランジスタＱ１２のゲート入力端
へ供給する電圧を、外部からの制御信号に基づいてステ
ップ的に複数の電圧値状態を発生させ、これを上記ゲー
ト入力端へ供給して当該トランジスタのＯＮ抵抗値を段
階的に変更可能とする、ことを特徴とする上述半導体試
験装置がある。
【００１７】また、上述常時ＯＮ状態の上記第１Ｐchト
ランジスタＱ２１若しくは上記第１ＮchトランジスタＱ
１１に代えて、所定抵抗値の固定抵抗を適用する、こと
を特徴とする上述半導体試験装置がある。
ランジスタＱ２１若しくは上記第１ＮchトランジスタＱ
１１に代えて、所定抵抗値の固定抵抗を適用する、こと
を特徴とする上述半導体試験装置がある。
【００１８】また、上述パルス幅補正装置の出力端に接
続して上記パルス信号のスルーレートの傾斜割合を増加
してパルス幅の変化量を大きくできる容量手段（例えば
反転ゲートやＡＮＤゲートやＯＲゲート等の入力容量を
コンデンサとして適用する）を更に備える、ことを特徴
とする上述半導体試験装置がある。
続して上記パルス信号のスルーレートの傾斜割合を増加
してパルス幅の変化量を大きくできる容量手段（例えば
反転ゲートやＡＮＤゲートやＯＲゲート等の入力容量を
コンデンサとして適用する）を更に備える、ことを特徴
とする上述半導体試験装置がある。
【００１９】第３図は、本発明に係る解決手段を示して
いる。また、上述パルス幅補正装置の一態様としては、
被試験デバイス（ＤＵＴ）から出力される応答信号を受
けて所定のタイミングでタイミング比較を行う論理比較
器ＤＣの入力部位に適用して前記応答信号を所定のパル
ス幅に微調整する、ことを特徴とする上述半導体試験装
置がある。
いる。また、上述パルス幅補正装置の一態様としては、
被試験デバイス（ＤＵＴ）から出力される応答信号を受
けて所定のタイミングでタイミング比較を行う論理比較
器ＤＣの入力部位に適用して前記応答信号を所定のパル
ス幅に微調整する、ことを特徴とする上述半導体試験装
置がある。
【００２０】また、上述パルス幅補正装置を大規模集積
回路（ＬＳＩ）に集積して備える、ことを特徴とする上
述半導体試験装置がある。
回路（ＬＳＩ）に集積して備える、ことを特徴とする上
述半導体試験装置がある。
【００２１】尚、本願発明手段は、所望により、上記解
決手段における各要素手段を適宜組み合わせて実用可能
な構成として、本願発明の他の構成手段としても良い。
決手段における各要素手段を適宜組み合わせて実用可能
な構成として、本願発明の他の構成手段としても良い。
【００２２】
【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。
【００２３】本発明について、図３と図４と図５と図６
とを参照して以下に説明する。尚、従来構成に対応する
要素は同一符号を付し、また重複する部位の説明は省略
する。
とを参照して以下に説明する。尚、従来構成に対応する
要素は同一符号を付し、また重複する部位の説明は省略
する。
【００２４】本願に係る要部構成は、図３に示すよう
に、差動のレシーバＲＣＶ３とフリップ・フロップＦＦ
６との間の単一線路間にパルス幅補正部２００を挿入し
て備える構成である。これをＬＳＩに内蔵して備える。
その他は従来と同一である。
に、差動のレシーバＲＣＶ３とフリップ・フロップＦＦ
６との間の単一線路間にパルス幅補正部２００を挿入し
て備える構成である。これをＬＳＩに内蔵して備える。
その他は従来と同一である。
【００２５】次に、パルス幅補正部２００の簡素な内部
構成例を図４に示して説明する。パルス幅補正部２００
の構成要素は、コンプリメンタリ・ドライバ３０と、第
１ＯＮ抵抗可変部２１０と、第２ＯＮ抵抗可変部２２０
とを備える。コンプリメンタリ・ドライバ３０はＣＭＯ
Ｓ接続形態としたＮchドライバ（Ｎchトランジスタ）Ｑ
３１とＰchドライバ（Ｐchトランジスタ）Ｑ３２とを備
える。
構成例を図４に示して説明する。パルス幅補正部２００
の構成要素は、コンプリメンタリ・ドライバ３０と、第
１ＯＮ抵抗可変部２１０と、第２ＯＮ抵抗可変部２２０
とを備える。コンプリメンタリ・ドライバ３０はＣＭＯ
Ｓ接続形態としたＮchドライバ（Ｎchトランジスタ）Ｑ
３１とＰchドライバ（Ｐchトランジスタ）Ｑ３２とを備
える。
【００２６】第１ＯＮ抵抗可変部２１０は、立下がり側
のエッジのタイミングのみを変更可能とするものであ
る。実際には立下がり側のスルーレートを変更してタイ
ミングを遅延変更させている。この要部構成はＮchトラ
ンジスタ（ＮchＦＥＴ）Ｑ１１、Ｑ１２と、レジスタ２
１２とを備える。ここで、両ＮchトランジスタのＯＮ状
態のドレイン端Ｄとソース端Ｓ間における等価抵抗値は
２００Ωと仮定して以下説明する。一方のＮchトランジ
スタＱ１１のゲート入力端ＧはＶｃｃに接続されている
ので常時ＯＮ状態にある。従って、常時２００Ωであ
る。他方のＮchトランジスタＱ１２のゲート入力端Ｇは
レジスタ２１２のＱ出力端に接続されている。従って、
レジスタ２１２の設定条件がローレベルのときにはＯＦ
Ｆ状態であり、ハイレベルのときには２００Ωとなる。
レジスタ２１２は外部から任意に設定制御可能なレジス
タであり、出力ＱがハイレベルのときにＶｃｃ電圧を供
給する。
のエッジのタイミングのみを変更可能とするものであ
る。実際には立下がり側のスルーレートを変更してタイ
ミングを遅延変更させている。この要部構成はＮchトラ
ンジスタ（ＮchＦＥＴ）Ｑ１１、Ｑ１２と、レジスタ２
１２とを備える。ここで、両ＮchトランジスタのＯＮ状
態のドレイン端Ｄとソース端Ｓ間における等価抵抗値は
２００Ωと仮定して以下説明する。一方のＮchトランジ
スタＱ１１のゲート入力端ＧはＶｃｃに接続されている
ので常時ＯＮ状態にある。従って、常時２００Ωであ
る。他方のＮchトランジスタＱ１２のゲート入力端Ｇは
レジスタ２１２のＱ出力端に接続されている。従って、
レジスタ２１２の設定条件がローレベルのときにはＯＦ
Ｆ状態であり、ハイレベルのときには２００Ωとなる。
レジスタ２１２は外部から任意に設定制御可能なレジス
タであり、出力ＱがハイレベルのときにＶｃｃ電圧を供
給する。
【００２７】従って、上記第１ＯＮ抵抗可変部２１０に
よれば、ＮchドライバＱ３１のソース端とアース間の等
価抵抗値は、レジスタ２１２の設定条件がローレベルの
ときは２００Ωであり、ハイレベルのときは２００Ωの
並列となって１００Ωである。つまり、２００Ωか、１
００Ωかの何れかに外部から任意に制御できることとな
る。
よれば、ＮchドライバＱ３１のソース端とアース間の等
価抵抗値は、レジスタ２１２の設定条件がローレベルの
ときは２００Ωであり、ハイレベルのときは２００Ωの
並列となって１００Ωである。つまり、２００Ωか、１
００Ωかの何れかに外部から任意に制御できることとな
る。
【００２８】第２ＯＮ抵抗可変部２２０は、立ち上がり
側のエッジのタイミングのみを変更可能とするものであ
る。実際には立ち上がり側のスルーレートを変更してタ
イミングを遅延変更させている。この要部構成はＰchト
ランジスタ（ＰchＦＥＴ）Ｑ２１、Ｑ２２と、レジスタ
２２２とを備える。これは、上記第１ＯＮ抵抗可変部２
１０に対してコンプリメンタリ構成とした違いのみであ
るからして説明を省略する。従って、第２ＯＮ抵抗可変
部２２０も、２００Ωか、１００Ωかの何れかに外部か
ら任意に制御できることとなる。
側のエッジのタイミングのみを変更可能とするものであ
る。実際には立ち上がり側のスルーレートを変更してタ
イミングを遅延変更させている。この要部構成はＰchト
ランジスタ（ＰchＦＥＴ）Ｑ２１、Ｑ２２と、レジスタ
２２２とを備える。これは、上記第１ＯＮ抵抗可変部２
１０に対してコンプリメンタリ構成とした違いのみであ
るからして説明を省略する。従って、第２ＯＮ抵抗可変
部２２０も、２００Ωか、１００Ωかの何れかに外部か
ら任意に制御できることとなる。
【００２９】上記第１ＯＮ抵抗可変部２１０と、第２Ｏ
Ｎ抵抗可変部２２０とを等価回路で示すと図５（ａ）と
なる。また、コンプリメンタリ・ドライバ３０から出力
される出力信号２００ｓの線路上にはフリップ・フロッ
プＦＦ６の入力端Ｄの入力容量と、ＮchドライバＱ３
１、ＰchドライバＱ３２の両出力端Ｄ自身の出力容量
と、その他が存在する。これら分布容量を合計したもの
を線路容量Ｃｉ６と呼称する。
Ｎ抵抗可変部２２０とを等価回路で示すと図５（ａ）と
なる。また、コンプリメンタリ・ドライバ３０から出力
される出力信号２００ｓの線路上にはフリップ・フロッ
プＦＦ６の入力端Ｄの入力容量と、ＮchドライバＱ３
１、ＰchドライバＱ３２の両出力端Ｄ自身の出力容量
と、その他が存在する。これら分布容量を合計したもの
を線路容量Ｃｉ６と呼称する。
【００３０】図５（ｂ）は、上記に基づいてコンプリメ
ンタリ・ドライバ３０から出力される出力信号２００ｓ
のスルーレート特性を説明するタイミング図である。図
５Ａ点の立下がりスルーレートは、上記第１ＯＮ抵抗可
変部２１０の等価抵抗が２００Ωのときであり、図５Ｂ
点の立下がりスルーレートは、上記第１ＯＮ抵抗可変部
２１０の等価抵抗が１００Ωのときである。これをフリ
ップ・フロップＦＦ６が受けてラッチするので、結果と
して、２点の立下がりのタイミング位置の何れかに設定
変更できることが判る。更に、これは立ち上がり側とは
無関係に独立しているので、立ち上がり側とは独立して
変更できる利点が得られる。
ンタリ・ドライバ３０から出力される出力信号２００ｓ
のスルーレート特性を説明するタイミング図である。図
５Ａ点の立下がりスルーレートは、上記第１ＯＮ抵抗可
変部２１０の等価抵抗が２００Ωのときであり、図５Ｂ
点の立下がりスルーレートは、上記第１ＯＮ抵抗可変部
２１０の等価抵抗が１００Ωのときである。これをフリ
ップ・フロップＦＦ６が受けてラッチするので、結果と
して、２点の立下がりのタイミング位置の何れかに設定
変更できることが判る。更に、これは立ち上がり側とは
無関係に独立しているので、立ち上がり側とは独立して
変更できる利点が得られる。
【００３１】同様にして、図５Ｃ点の立ち上がりスルー
レートは、上記第２ＯＮ抵抗可変部２２０の等価抵抗が
２００Ωのときであり、図５Ｄ点の立ち上がりスルーレ
ートは、上記第２ＯＮ抵抗可変部２２０の等価抵抗が１
００Ωのときである。これをフリップ・フロップＦＦ６
が受けてラッチするので、結果として、２点の立ち上が
りのタイミング位置の何れかに設定変更できることが判
る。更に、これは立下がり側とは無関係に独立している
ので、立下がり側とは独立して変更できる利点が得られ
る。従って、フリップ・フロップＦＦ６の入力端Ｄにお
けるパルス幅が４種類（図５Ｅ参照）に変更できること
となる。このパルス幅変更手段により、最良の状態に設
定して使用することで、ＤＵＴから出力される応答信号
の測定に対して、測定誤差を最小にすることが可能とな
る。しかも、上述パルス幅補正部２００はＬＳＩ内に実
装することに適した回路構成で実現されている。
レートは、上記第２ＯＮ抵抗可変部２２０の等価抵抗が
２００Ωのときであり、図５Ｄ点の立ち上がりスルーレ
ートは、上記第２ＯＮ抵抗可変部２２０の等価抵抗が１
００Ωのときである。これをフリップ・フロップＦＦ６
が受けてラッチするので、結果として、２点の立ち上が
りのタイミング位置の何れかに設定変更できることが判
る。更に、これは立下がり側とは無関係に独立している
ので、立下がり側とは独立して変更できる利点が得られ
る。従って、フリップ・フロップＦＦ６の入力端Ｄにお
けるパルス幅が４種類（図５Ｅ参照）に変更できること
となる。このパルス幅変更手段により、最良の状態に設
定して使用することで、ＤＵＴから出力される応答信号
の測定に対して、測定誤差を最小にすることが可能とな
る。しかも、上述パルス幅補正部２００はＬＳＩ内に実
装することに適した回路構成で実現されている。
【００３２】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、レジスタ２１２による制御ビットが１ビッ
トとした簡素な原理構成で示したが、図６（ａ）に示す
第１ＯＮ抵抗可変部２１０のように、３つのＮchトラン
ジスタＱ１１、Ｑ１２、Ｑ１３を備え、これに対応して
２ビットのレジスタ２１２ｂを備える構成としても良
い。この場合には、より細かくパルス幅を設定変更でき
る。
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、レジスタ２１２による制御ビットが１ビッ
トとした簡素な原理構成で示したが、図６（ａ）に示す
第１ＯＮ抵抗可変部２１０のように、３つのＮchトラン
ジスタＱ１１、Ｑ１２、Ｑ１３を備え、これに対応して
２ビットのレジスタ２１２ｂを備える構成としても良
い。この場合には、より細かくパルス幅を設定変更でき
る。
【００３３】また、図６（ｂ）に示す第１ＯＮ抵抗可変
部２１０のように、２つのＮchトランジスタＱ１１、Ｑ
１２と、抵抗Ｒ１〜Ｒ４と４ビットのレジスタ２１２ｃ
とを備える構成例としても良い。この場合は、Ｎchトラ
ンジスタＱ１２のゲート入力端Ｇに供給するゲート電圧
Ｑ１２ｖをステップ的に変えることで等価的にＯＮ抵抗
値を変えることができる。この場合にも、より細かくパ
ルス幅を設定変更できる。尚、抵抗Ｒ１〜Ｒ４の抵抗値
は２の倍数となる値に相対的に重み付けした抵抗値を使
用することが望ましい。例えば１０Ｋ、２０Ｋ、４０
Ｋ、８０Ｋ、１６０ＫΩを適用する。尚、同一ＬＳＩ内
にＤＡ変換器が形成可能な場合には、ゲート電圧Ｑ１２
ｖをステップ的に変える手段としてＤＡ変換器を適用し
ても良い。
部２１０のように、２つのＮchトランジスタＱ１１、Ｑ
１２と、抵抗Ｒ１〜Ｒ４と４ビットのレジスタ２１２ｃ
とを備える構成例としても良い。この場合は、Ｎchトラ
ンジスタＱ１２のゲート入力端Ｇに供給するゲート電圧
Ｑ１２ｖをステップ的に変えることで等価的にＯＮ抵抗
値を変えることができる。この場合にも、より細かくパ
ルス幅を設定変更できる。尚、抵抗Ｒ１〜Ｒ４の抵抗値
は２の倍数となる値に相対的に重み付けした抵抗値を使
用することが望ましい。例えば１０Ｋ、２０Ｋ、４０
Ｋ、８０Ｋ、１６０ＫΩを適用する。尚、同一ＬＳＩ内
にＤＡ変換器が形成可能な場合には、ゲート電圧Ｑ１２
ｖをステップ的に変える手段としてＤＡ変換器を適用し
ても良い。
【００３４】尚、図６（ａ）、図６（ｂ）及び図４に示
すＮchトランジスタＱ１１や、ＰchトランジスタＱ２１
は、常時ＯＮ状態で使用するからして、所望により、固
定の抵抗に置き換える構成で実現しても良い。
すＮchトランジスタＱ１１や、ＰchトランジスタＱ２１
は、常時ＯＮ状態で使用するからして、所望により、固
定の抵抗に置き換える構成で実現しても良い。
【００３５】また、上述で説明した第１ＯＮ抵抗可変部
２１０や第２ＯＮ抵抗可変部２２０では、等価抵抗を変
更する手段とした説明をしていたが、コンプリメンタリ
・ドライバ３０の出力端からのシンク電流量／ソース電
流量を変更する手段とも言える。従って、コンプリメン
タリ・ドライバ３０の出力端からのシンク電流量／ソー
ス電流量を変更可能な構成手段で実現しても良い。
２１０や第２ＯＮ抵抗可変部２２０では、等価抵抗を変
更する手段とした説明をしていたが、コンプリメンタリ
・ドライバ３０の出力端からのシンク電流量／ソース電
流量を変更する手段とも言える。従って、コンプリメン
タリ・ドライバ３０の出力端からのシンク電流量／ソー
ス電流量を変更可能な構成手段で実現しても良い。
【００３６】また、所望により、図５（ａ）に示す線路
容量Ｃｉ６の容量値を増加する要素を当該線路に接続し
ても良い。例えば、反転ゲートやＡＮＤゲートやＯＲゲ
ート等の入力端を当該線路に接続し、その出力端は解放
状態にすることで等価的に容量を付与できる。これによ
り、相対的にスルーレートが傾斜してくるので、パルス
幅の変化量をより大きくすることができる。
容量Ｃｉ６の容量値を増加する要素を当該線路に接続し
ても良い。例えば、反転ゲートやＡＮＤゲートやＯＲゲ
ート等の入力端を当該線路に接続し、その出力端は解放
状態にすることで等価的に容量を付与できる。これによ
り、相対的にスルーレートが傾斜してくるので、パルス
幅の変化量をより大きくすることができる。
【００３７】
【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、コンプリメンタリ・ドライバの両極とＶｃ
ｃ電源端子とＧＮＤ端子との間に、外部から制御可能な
等価抵抗変更手段若しくはシンク電流／ソース電流変更
手段を挿入して具備する構成としたことにより、ＤＵＴ
から出力される応答信号を受けて、この信号の立下がり
側と立ち上がり側とのタイミングを独立して変更できる
利点が得られる。従って、フリップ・フロップＦＦ６で
ラッチされた結果のラッチ信号は、ＤＵＴから出力され
る応答信号のパルス幅に対応するパルス幅としてタイミ
ング精度良く測定できる大きな利点が得られる。しか
も、ＬＳＩ化に適した回路構成で実現されているので、
ＬＳＩに集積化可能となり、千チャンネル以上備える必
要のある半導体試験装置においては、より安価に構成で
きるからして、特に有効である。従って、本発明の技術
的効果は大であり、産業上の経済効果も大である。
記に記載される効果を奏する。上述説明したように本発
明によれば、コンプリメンタリ・ドライバの両極とＶｃ
ｃ電源端子とＧＮＤ端子との間に、外部から制御可能な
等価抵抗変更手段若しくはシンク電流／ソース電流変更
手段を挿入して具備する構成としたことにより、ＤＵＴ
から出力される応答信号を受けて、この信号の立下がり
側と立ち上がり側とのタイミングを独立して変更できる
利点が得られる。従って、フリップ・フロップＦＦ６で
ラッチされた結果のラッチ信号は、ＤＵＴから出力され
る応答信号のパルス幅に対応するパルス幅としてタイミ
ング精度良く測定できる大きな利点が得られる。しか
も、ＬＳＩ化に適した回路構成で実現されているので、
ＬＳＩに集積化可能となり、千チャンネル以上備える必
要のある半導体試験装置においては、より安価に構成で
きるからして、特に有効である。従って、本発明の技術
的効果は大であり、産業上の経済効果も大である。
【図１】半導体試験装置の概念構成図。
【図２】従来の、ＤＵＴから出力される応答信号のタイ
ミングを判定する１系統の配線系を示す要部構成図と、
パルス幅の変動を説明するタイミング図と、バイアス電
圧の制御によってパルス幅が変更される様子を示す図。
ミングを判定する１系統の配線系を示す要部構成図と、
パルス幅の変動を説明するタイミング図と、バイアス電
圧の制御によってパルス幅が変更される様子を示す図。
【図３】本発明の、ＤＵＴから出力される応答信号のタ
イミングを判定する１系統の配線系を示す要部構成図
イミングを判定する１系統の配線系を示す要部構成図
【図４】本発明の、パルス幅補正部の簡素な内部構成例
【図５】本発明の、パルス幅補正部の等価回路と、コン
プリメンタリ・ドライバから出力される出力信号のスル
ーレート特性を説明するタイミング図。
プリメンタリ・ドライバから出力される出力信号のスル
ーレート特性を説明するタイミング図。
【図６】本発明の、第１ＯＮ抵抗可変部の他の構成例。
Ｒ１〜Ｒ４ 抵抗 ＤＲ２ 差動のドライバ ＲＣＶ３，ＲＣＶ４ 差動のレシーバ ＦＦ６ フリップ・フロップ Ｑ１１，Ｑ１２，Ｑ１３ Ｎchトランジスタ Ｑ２１，Ｑ２２ Ｐchトランジスタ ３０ コンプリメンタリ・ドライバ Ｑ３１ Ｎchドライバ（駆動用Ｎchトランジスタ） Ｑ３２ Ｐchドライバ（駆動用Ｐchトランジスタ） １００ バイアス調整部 １０２ バイアス抵抗 １０４ トライステートバッファ １０６，２１２，２２２，２１２ｂ，２１２ｃ レジス
タ ２００ パルス幅補正部 ２１０ 第１ＯＮ抵抗可変部 ２２０ 第２ＯＮ抵抗可変部 ９００ 差動の伝送線路 ＣＰ コンパレータ ＤＣ 論理比較器 ＤＲ ドライバ ＤＵＴ 被試験デバイス
タ ２００ パルス幅補正部 ２１０ 第１ＯＮ抵抗可変部 ２２０ 第２ＯＮ抵抗可変部 ９００ 差動の伝送線路 ＣＰ コンパレータ ＤＣ 論理比較器 ＤＲ ドライバ ＤＵＴ 被試験デバイス
Claims (11)
- 【請求項１】 入力されるパルス信号を受けて所定のパ
ルス幅に微調整して出力するパルス幅補正装置を備える
半導体試験装置において、 該パルス幅補正装置はコンプリメンタリ構成の出力段と
し、この出力端から出力するパルス信号の立ち上がり側
のスルーレートを、立下がり側とは独立して調整できる
立ち上がり側スルーレート調整手段と、 該パルス幅補正装置の出力端から出力するパルス信号の
立下がり側スルーレートを、立ち上がり側とは独立して
調整できる立下がり側スルーレート調整手段と、 をパルス幅補正装置に具備することを特徴とする半導体
試験装置。 - 【請求項２】 入力されるパルス信号を受けて所定のパ
ルス幅に微調整して出力するパルス幅補正装置を備える
半導体試験装置において、 該パルス幅補正装置はコンプリメンタリ構成の出力段と
し、この出力端から出力するパルス信号の立ち上がり側
のスルーレートとなるソース電流を、立下がり側のシン
ク電流とは独立して調整できる立ち上がり側スルーレー
ト調整手段と、 該パルス幅補正装置の出力端から出力するパルス信号の
立下がり側のスルーレートとなるシンク電流を、立ち上
がり側のソース電流とは独立して調整できる立下がり側
スルーレート調整手段と、 をパルス幅補正装置に具備することを特徴とする半導体
試験装置。 - 【請求項３】 入力されるパルス信号を受けて所定のパ
ルス幅に微調整して出力するパルス幅補正装置を備える
半導体試験装置において、 該パルス幅補正装置の出力段は駆動用Ｐchトランジスタ
と駆動用Ｎchトランジスタとによるコンプリメンタリ構
成の出力段を備え、 該駆動用Ｐchトランジスタのソース端子と第１電源端と
の両端間に挿入して備えられて、外部からの制御信号に
基づいて該両端間における等価抵抗値若しくは該両端間
に流れる電流量を制御して、実質的に該駆動用Ｐchトラ
ンジスタのドレイン端から出力されるパルス波形の立ち
上がり側のスルーレートを調整できる立ち上がり側スル
ーレート調整手段と、 該駆動用Ｎchトランジスタのソース端子と第２電源端と
の両端間に挿入して備えられて、外部からの制御信号に
基づいて該両端間における等価抵抗値若しくは該両端間
に流れる電流量を制御して、実質的に該駆動用Ｎchトラ
ンジスタのドレイン端から出力されるパルス波形の立下
がり側のスルーレートを調整できる立下がり側スルーレ
ート調整手段と、 をパルス幅補正装置に具備することを特徴とする半導体
試験装置。 - 【請求項４】 該立ち上がり側スルーレート調整手段
は、第１Ｐchトランジスタと第２Ｐchトランジスタと第
１レジスタを備え、 該第１レジスタは１ビットのレジスタであって外部から
の制御信号に基づいて出力する出力制御信号を該第２Ｐ
chトランジスタのゲート入力端へ供給し、 該第２Ｐchトランジスタは該第１レジスタからの出力制
御信号に基づいてＯＮ／ＯＦＦ制御され、ＯＮ状態には
所定のＯＮ抵抗値状態にされ、 該第１Ｐchトランジスタは常時ＯＮ状態にゲート入力端
が接続されて所定のＯＮ抵抗値状態にされ、 該第２Ｐchトランジスタと該第１Ｐchトランジスタとの
並列接続による等価的なＯＮ抵抗値に基づいて、該駆動
用Ｐchトランジスタのソース端子と第１電源端との両端
間における等価抵抗値若しくは該両端間に流れる電流量
を制御する、ことを特徴とする請求項１乃至３記載の半
導体試験装置。 - 【請求項５】 該立下がり側スルーレート調整手段は、
第１Ｎchトランジスタと第２Ｎchトランジスタと第２レ
ジスタを備え、 該第２レジスタは１ビットのレジスタであって外部から
の制御信号に基づいて出力する出力制御信号を該第２Ｎ
chトランジスタのゲート入力端へ供給し、 該第２Ｎchトランジスタは該第２レジスタからの出力制
御信号に基づいてＯＮ／ＯＦＦ制御され、ＯＮ状態には
所定のＯＮ抵抗値状態にされ、 該第１Ｎchトランジスタは常時ＯＮ状態にゲート入力端
が接続されて所定のＯＮ抵抗値状態にされ、 該第２Ｎchトランジスタと該第１Ｎchトランジスタとの
並列接続による等価的なＯＮ抵抗値に基づいて、該駆動
用Ｎchトランジスタのソース端子と第２電源端との両端
間における等価抵抗値若しくは該両端間に流れる電流量
を制御する、ことを特徴とする請求項１乃至３記載の半
導体試験装置。 - 【請求項６】 該立ち上がり側スルーレート調整手段若
しくは該立下がり側スルーレート調整手段は、複数個の
Ｐchトランジスタのドレイン端とソース端を並列接続し
て備え、若しくは複数個のＮchトランジスタのドレイン
端とソース端を並列接続して備え、外部からの複数ビッ
トの制御信号を個々のトランジスタのゲート入力端に供
給して個々のトランジスタを個別にＯＮ／ＯＦＦ制御可
能とし、これに基づいて当該トランジスタのソース端子
と電源端間の等価的なＯＮ抵抗値を段階的に変更する、
ことを特徴とする請求項１乃至３記載の半導体試験装
置。 - 【請求項７】 該第２Ｐchトランジスタ若しくは該第２
Ｎchトランジスタのゲート入力端へ供給する電圧を、外
部からの制御信号に基づいてステップ的に複数の電圧値
状態を発生させ、これを該ゲート入力端へ供給する、こ
とを特徴とする請求項４又は５記載の半導体試験装置。 - 【請求項８】 常時ＯＮ状態の該第１Ｐchトランジスタ
若しくは該第１Ｎchトランジスタに代えて、所定抵抗値
の固定抵抗を適用する、ことを特徴とする請求項４又は
５記載の半導体試験装置。 - 【請求項９】 該パルス幅補正装置の出力端に接続して
該パルス信号のスルーレートの傾斜割合を増加する容量
手段を更に備える、ことを特徴とする請求項１乃至３記
載の半導体試験装置。 - 【請求項１０】 該パルス幅補正装置は、被試験デバイ
スから出力される応答信号を受けて所定のタイミングで
タイミング比較を行う論理比較器の入力部位に適用す
る、ことを特徴とする請求項１乃至３記載の半導体試験
装置。 - 【請求項１１】 該パルス幅補正装置を大規模集積回路
（ＬＳＩ）に集積して備える、ことを特徴とする請求項
１乃至１０記載の半導体試験装置。
Priority Applications (1)
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|---|---|---|---|
| JP2000355638A JP2002156422A (ja) | 2000-11-17 | 2000-11-17 | 半導体試験装置 |
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|---|---|---|---|
| JP2000355638A JP2002156422A (ja) | 2000-11-17 | 2000-11-17 | 半導体試験装置 |
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|---|---|
| JP2002156422A true JP2002156422A (ja) | 2002-05-31 |
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- 2000-11-17 JP JP2000355638A patent/JP2002156422A/ja active Pending
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