JP2012238988A

JP2012238988A - 遅延調整回路、遅延調整方法及び電子機器

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Publication number: JP2012238988A
Application number: JP2011105930A
Authority: JP
Inventors: Akira Morita; 晶森田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2011-05-11
Filing date: 2011-05-11
Publication date: 2012-12-06

Abstract

【課題】分解能の高い遅延調整回路を提供する。
【解決手段】第１の素子と第２の素子とを有する第１の遅延調整部と、第３の素子を有する第２の遅延調整部と、前記第１の遅延調整部の出力又は前記第２の遅延調整部の出力を選択する出力選択部と、を含み、前記第２の素子の入力及び前記第３の素子の入力は前記第１の素子の出力であり、前記第１の遅延調整部の出力は前記第１の素子の出力及び前記第２の素子の出力であり、前記第２の遅延回路部の出力は前記第３の素子の出力であり、前記第３の素子は、第１の抵抗を介して第１の電源に接続されている第１の状態、及び、前記第１の抵抗を介して前記第１の電源に接続されていない第２の状態があることを特徴とする遅延調整回路。
【選択図】図１

Description

本発明は、信号伝送時における信号の遅延時間を調整するための回路に関する。

従来、装置間若しくは装置内のデータ転送の形態として、シリアル転送とパラレル転送とが存在する。同一のクロックにより転送を行った場合、パラレル転送がシリアル転送に比較してデータ転送量を多くすることができるが、複数のビットデータ間で同期を取って転送する必要があり、転送速度が高くなり程複数のビットデータ間で同期をとることが難しくなる。これに対応するため、シリアル転送でデータ転送の高速化を図る方法がとられる場合があるが、パラレルデータを構成する複数のビットデータの個々の遅延を調整することで、転送速度を高くしたときでもパラレル転送が可能となる場合がある。

信号遅延の調整方法として、例えば、特許文献１において、任意の遅延時間を設定することができ、しかも優れた単調性特性を実現できるようにするために、縦続接続された複数段の遅延ステージの各段より所定の遅延出力を導出できるコースディレイ回路と、その１ステップ遅延時間と等しい若しくはそれ以上の遅延時間を調整できるファインディレイ回路とを縦続接続することが記載されている。

特開平１０−１９０４２３号公報

しかしながら、上述した方法では、回路が大きくなりすぎ、コスト的、電力的に問題があった。また、縦続接続された複数段の遅延ステージの各段より所定の遅延出力を導出する方法では十分な分解能が得られないという問題があった。

本発明は、上述した課題若しくは問題の少なくともひとつを解決するためになされたものであり、下記の適用例若しくは実施例として実現することが可能である。

［適用例１］
本適用例にかかる遅延調整回路は、第１の素子と第２の素子とを有する第１の遅延調整部と、第３の素子を有する第２の遅延調整部と、前記第１の遅延調整部の出力又は前記第２の遅延調整部の出力を選択する出力選択部と、を含み、前記第２の素子の入力及び前記第３の素子の入力は前記第１の素子の出力であり、前記第１の遅延調整部の出力は前記第１の素子の出力及び前記第２の素子の出力であり、前記第２の遅延調整部の出力は前記第３の素子の出力であり、前記第３の素子は、第１の抵抗を介して第１の電源に接続されている第１の状態、及び、前記第１の抵抗を介して前記第１の電源に接続されていない第２の状態があることを特徴とする。

この構成によれば、第１の遅延調整部が第１の素子と第２の素子とを有し、第２の遅延調整部が第３の素子を有し、第２の素子の入力及び第３の素子の入力は第１の素子の出力であり、第１の遅延調整部の出力は第１の素子の出力及び第２の素子の出力であり、第２の遅延調整部の出力は第３の素子の出力であることで、出力選択部において第１の素子による遅延時間、第１の素子と第２の素子とによる遅延時間又は第１の素子と第３の素子とによる遅延時間を選択することができる。

また、第３の素子が、第１の抵抗を介して第１の電源に接続されている第１の状態及び第１の抵抗を介して第１の電源に接続されていない第２の状態を有することで、出力選択部において第１の素子と第３の素子とによる遅延時間を選択した場合に、第３の素子が第１の状態にあるときの遅延時間若しくは第３の素子が第２の状態にあるときの遅延時間を選択することができる。第１の状態における遅延時間は、第１の抵抗を介して第１の電源と第３の素子と間に電流の流れがあることから、第２の状態における遅延時間よりも短い。

［適用例２］
上記適用例にかかる遅延調整回路において、前記第１の状態における前記第３の素子の信号遅延時間と前記第２の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことが好ましい。

この構成によれば、第１の状態における第３の素子の信号遅延時間と第２の状態における第３の素子における信号遅延時間との差が第２の素子の信号遅延時間よりも小さいことにより、第２の遅延調整部の出力を用いることで、第１の遅延調整部における遅延調整の分解能よりも高い分解能の遅延調整を行うことができる。

［適用例３］
上記適用例にかかる遅延調整回路において、前記第３の素子は、第２の抵抗を介して第２の電源に接続されている第３の状態及び前記第２の抵抗を介して前記第２の電源に接続されていない第４の状態があることが好ましい。

この構成によれば、第３の素子が第２の抵抗を介して第２の電源に接続されている第３の状態及び第２の抵抗を介して第２の電源に接続されていない第４の状態を有することで、出力選択部において、第１の素子と第３の素子とによる遅延時間を選択した場合に、第３の素子が第３の状態にあるときの遅延時間若しくは第３の素子が第４の状態にあるときの遅延時間を選択することができる。第３の素子が第３の状態にあるときの遅延時間は、第２の抵抗を介して第２の電源と第３の素子と間に電流の流れがあることから、第３の素子が第４の状態あるときの遅延時間よりも短い。

［適用例４］
上記適用例にかかる遅延調整回路において、前記第３の状態における前記第３の素子の信号遅延時間と前記第４の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことが好ましい。

この構成によれば、第３の状態における第３の素子の信号遅延時間と第４の状態における第３の素子における信号遅延時間との差が第２の素子の信号遅延時間よりも小さいことにより、第２の遅延調整部の出力を用いることで、第１の遅延調整部における遅延調整の分解能よりも高い分解能の遅延調整を行うことができる。

［適用例５］
上記適用例にかかる遅延調整回路において、前記第１の状態且つ前記第３の状態における前記第３の素子の信号遅延時間と前記第２の状態且つ前記第４の状態における前記第３の素子の信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことが好ましい。

この構成によれば、第１の状態且つ第３の状態における第３の素子の信号遅延時間と第２の状態且つ第４の状態における第３の素子の信号遅延時間との差は、第２の素子の信号遅延時間よりも小さいことで、第１の遅延調整部における遅延調整の分解能よりも高い分解能の遅延調整を行うことができる。

［適用例６］
本適用例にかかる遅延調整方法は、第１の遅延時間と第２の遅延時間とを組み合わせることで信号の遅延調整を行う方法であって、前記第１の遅延時間は、第１の素子の遅延時間で決まる遅延時間であり、前記第２の遅延時間は、第２の素子が第１の抵抗を介して第１の電源に接続されているときの遅延時間である第３の遅延時間、又は、前記第２の素子が前記第１の抵抗を介して前記第１の電源に接続されていないときの遅延時間である第４の遅延時間のいずれかであることを特徴とする。

この方法によれば、第１の遅延時間の分解能を第１の素子の遅延時間とし、第２の遅延時間の分解能を第３の遅延時間と第４の遅延時間との差とすることができる。これにより第１の遅延時間と第２の遅延時間とを組み合わせることで、ふたつの分解能を有する遅延時間調整回路を構成することができる。

［適用例７］
上記適用例にかかる遅延調整方法において、前記第３の遅延時間は、前記第２の素子が第２の抵抗を介して第２の電源に接続されているときの遅延時間である第５の遅延時間又は前記第２の素子が前記第２の抵抗を介して前記第２の電源に接続されていないときの遅延時間である第６の遅延時間のいずれかであり、前記第４の遅延時間は、前記第２の素子が前記第２の抵抗を介して前記第２の電源に接続されているときの遅延時間である第７の遅延時間又は前記第２の素子が前記第２の抵抗を介して前記第２の電源に接続されていないときの遅延時間である第８の遅延時間のいずれかであることが好ましい。

この方法によれば、第３の遅延時間が第５の遅延時間又は第６の遅延時間であり、第４の遅延時間が第７の遅延時間又は第８の遅延時間であることにより、遅延時間調整回路における時間差の調整をより細かく行うことができる。

［適用例８］
本適用例にかかる電子機器は、遅延調整回路を有する電子機器であって、前記遅延調整回路は、第１の素子と第２の素子とを有する第１の遅延調整部と、第３の素子を有する第２の遅延調整部と、前記第１の遅延調整部の出力又は前記第２の遅延調整部の出力を選択する出力選択部と、を含み、前記第２の素子の入力及び前記第３の素子の入力は前記第１の素子の出力であり、前記第１の遅延調整部の出力は前記第１の素子の出力及び前記第２の素子の出力であり、前記第２の遅延調整部の出力は前記第３の素子の出力であり、前記第３の素子は、第１の抵抗を介して第１の電源に接続されている第１の状態、及び、前記第１の抵抗を介して前記第１の電源に接続されていない第２の状態があり、前記第１の状態における前記第３の素子の信号遅延時間と前記第２の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さく、前記第３の素子は、第２の抵抗を介して第２の電源に接続されている第３の状態及び前記第２の抵抗を介して前記第２の電源に接続されていない第４の状態があり、前記第３の状態における前記第３の素子の信号遅延時間と前記第４の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さく、前記第１の状態且つ前記第３の状態における前記第３の素子の信号遅延時間と前記第２の状態且つ前記第４の状態における前記第３の素子の信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことを特徴とする。

この構成によれば、第１の遅延調整部が第１の素子と第２の素子とを有し、第２の遅延調整部が第３の素子を有し、第２の素子の入力及び第３の素子の入力は第１の素子の出力であり、第１の遅延調整部の出力は第１の素子の出力及び第２の素子の出力であり、第２の遅延調整部の出力は第３の素子の出力であることで、出力選択部において第１の素子による遅延時間、第１の素子と第２の素子とによる遅延時間又は第１の素子と第３の素子とによる遅延時間を選択することができる遅延調整回路を有する電子機器を構成することができる。

実施例１における回路ブロック図。実施例２における回路ブロック図。実施例３における回路ブロック図。実施例４における回路ブロック図。実施例５における回路ブロック図。実施例２の動作を示す図。実施例４の変形例の回路ブロック図。

以下、本発明の実施形態について図を用いて説明する。

図１に本発明を適用した遅延調整回路１を示す。遅延調整回路１は、入力信号４１に対して所定の遅延を付加し出力信号４３として出力する回路であり、第１遅延調整部１０、第２遅延調整部２０及び出力選択部３０を有する。

第１遅延調整部１０は第１遅延素子１１及び第２遅延素子１２を有し、第１遅延素子１１の出力である第１遅延信号５１及び第２遅延素子１２の出力である第２遅延信号５２が第１遅延調整部１０の出力である。また、遅延調整回路１の入力信号４１は、第１遅延調整部１０の入力信号となる。また、第１遅延信号５１は、第２遅延調整部２０の入力信号でもある。

第２遅延調整部２０は、第１抵抗２２が接続された第３遅延素子２１を有する。第１抵抗２２は、第１の電源（Ｖ１）に接続されている。また、第１抵抗２２はスイッチ２３を介して第３遅延素子２１に接続されており、第３遅延素子２１はスイッチ２３の状態により第１の電源（Ｖ１）に接続された第１状態又は第１の電源（Ｖ１）に接続されていない第２状態のいずれかとなる。ここにおいて、スイッチ２３は説明の便宜上の構成要素と考えてよい。例えば、第１抵抗２２と第３遅延素子２１との配線パターンが接続された状態が第１状態であり、該配線パターンが切断された状態が第２状態であるとすることでもよい。しかしながら、便宜上、本実施例を含む以下の実施例においてはスイッチ２３若しくはスイッチ２３相当のものを有するものとして説明することにする。尚、スイッチ２３若しくはスイッチ２３相当のものにより第３遅延素子２１若しくは第３遅延素子２１相当のものと第１抵抗２２若しくは第１抵抗２２相当のものとが接続されている状態をオンと表現し、スイッチ２３若しくはスイッチ２３相当のものにより第３遅延素子２１若しくは第３遅延素子２１相当のものと第１抵抗２２若しくは第１抵抗２２相当のものとが接続されていない状態をオフと表現することにする。また、図示はしないが、第１遅延素子１１、第２遅延素子１２、第３遅延素子２１及び出力選択部３０は第１の電源（Ｖ１）に接続されている。

出力選択部３０は、第１遅延調整部１０からの出力及び第２遅延調整部２０からの出力の中から遅延調整回路１として出力を選択するための回路である。選択信号４２により出力する信号が決定される。尚、選択信号４２を用いずに、第１遅延調整部１０を用いる装置の中で、第１遅延調整部１０に対して所定の設定が行われ、その後に設定の変更が必要ない場合などにおいては、選択信号４２を用いずに出力選択部３０内の配線パターンの接続状態を固定（配線パターンの切断も含む）することで、特定の信号を出力するようにしてもよい。本実施例において、出力選択部３０の入力信号は、第１遅延信号５１、第２遅延信号５２及び第３遅延信号５３である。これにより、出力選択部３０の出力は第１遅延信号５１、第２遅延信号５２又は第３遅延信号５３のいずれかとなる。

第１遅延信号５１は第１遅延素子１１により遅延した信号であり、第２遅延信号５２は第１遅延素子１１と第２遅延素子１２とにより遅延した信号であることから、第１遅延調整部１０における遅延分解能は第２遅延素子１２の遅延時間となる。出力選択部３０において第１遅延調整部１０からの出力のいずれかを選択することは、第１遅延調整部１０における分解能（第１遅延分解能と記載する場合がある）の遅延時間を含む遅延時間を選択することである。

第２遅延調整部２０に含まれる第３遅延素子２１は、第１状態と第２状態とでは遅延時間が異なる。第１状態では、第１抵抗２２を介して第１の電源（Ｖ１）に繋がる経路があることから第３遅延素子２１に対しての電流供給量が多くなることで、第２状態に比較して信号の立ち上り時間若しくは立ち下り時間が短くなる。従って、第１状態における遅延時間と第２状態における遅延時間との差が第２遅延調整部２０における遅延分解能となる。出力選択部３０で第２遅延調整部２０の出力を選択することは、第２遅延調整部２０における分解能（第２遅延分解能と記載する場合がある）の遅延時間を含む遅延時間を選択することである。

第２遅延分解能は第１遅延分解能よりも短い時間であり、より分解能が高い。これにより出力選択部３０において、２種類の分解能により調整された遅延信号の選択を行うことができる。また、本実施例においては、第１の電源（Ｖ１）は、高電圧側の電源又は低電圧側の電源のいずれでもよい。第１の電源（Ｖ１）を高電圧側の電源とした場合には信号の立ち上り時間に対する遅延調整の効果がより大きくなり、第１の電源（Ｖ１）を低電圧側の電源とした場合には信号の立ち下り時間に対する遅延調整の効果がより大きくなる。本発明を適用することにより、素子遅延よりも短い時間間隔を分解能とする、高い分解能をもった遅延調整回路を構成することが可能となる。

以降の実施例の説明にあたっては、上述した実施例と同様の構成については同じ符号を付し、その説明を省略する。また、説明を行う場合においては、上述した実施例と同様の用語を用いることがある。

図２に本発明を適用した遅延調整回路１００を示す。遅延調整回路１００は、第１遅延調整部１０、第２遅延調整部１２０及び出力選択部３０を有する。第２遅延調整部１２０に含まれる第３遅延素子１２１は、第１の電源（Ｖ１）に接続された複数の第１抵抗１２２を有する。複数の第１抵抗１２２のそれぞれが個別にスイッチによりオン又はオフの状態に設定することができる。

第１抵抗１２２の数がｍ個の場合、第２遅延調整部１２０における遅延の調整は、第２遅延分解能からｍ×第２遅延分解能の範囲内で調整が可能となる。第１遅延分解能が（ｍ＋１）×第２遅延分解能となるように第１抵抗１２２の抵抗値を設定することで、素子遅延による遅延時間を細分化した遅延の調整を行うことができる。図６に第１の電源（Ｖ１）を高電圧側の電源としたときの第３遅延信号５３の遅延状態の例を実線で示す。図６中に示したｎはオンとしている第１抵抗１２２の数であり、ｎ＝ｍがすべての第１抵抗１２２がオンのときの遅延状態、ｎ＝０がすべての第１抵抗１２２がオフとなっているときの遅延状態を示している。また、図６には第１遅延信号５１及び第２遅延信号５２の例も点線で示している。図６中のＶｔｈで示している点線における横軸の長さが遅延時間に対応する。図６の例に示すように第１遅延信号５１、第２遅延信号５２及び第３遅延信号５３の設定を行うことで、素子遅延のみの分解能よりも高い分解能を有する遅延調整回路１００を構成することができる。

図３に本発明を適用した遅延調整回路２００を示す。遅延調整回路２００は、第１遅延調整部１０、第２遅延調整部２２０及び出力選択部３０を有する。第２遅延調整部２２０に含まれる第３遅延素子２２１は、第１の電源（Ｖ１）に接続された複数の第１抵抗２２２と、第２の電源（Ｖ２）に接続された複数の第２抵抗２２３とを有する。複数の第１抵抗２２２のそれぞれ及び複数の第２抵抗２２３のそれぞれが、個別にスイッチによりオン又はオフの状態に設定することができる。

第１の電源（Ｖ１）及び第２の電源（Ｖ２）は、異なる電位を有する電源である。第１の電源（Ｖ１）が高電圧側の電源である場合は第２の電源（Ｖ２）が低電圧側の電源であり、第１の電源（Ｖ１）が低電圧側の電源である場合は第２の電源（Ｖ２）が高電圧側の電源であることでよい。第１の電源（Ｖ１）に接続される複数の第１抵抗２２２の各々をオンの状態又はオフの状態にすること及び第２の電源（Ｖ２）に接続される複数の第２抵抗２２３の各々をオンの状態又はオフの状態にすることにより、信号の立ち上り及び信号の立ち下りの両方に対する遅延時間の調節を容易に行うことができる。

図４に本発明を適用した遅延調整回路３００を示す。第１遅延調整部３１０、第２遅延調整部３２０及び出力選択部３３０を有する。

第１遅延調整部３１０は複数の第１遅延素子３１１を有し、複数の第１遅延素子３１１それぞれの出力が第１遅延調整部３１０の出力となる。第１遅延調整部３１０の出力は、第２遅延調整部３２０及び出力選択部３３０の入力となる。図４において、第１遅延素子３１１の数をｑ個とした。また、出力選択部３３０に対する入力信号を信号ａｋ（ｋ＝１〜ｑ）で示した。第１遅延調整部３１０の出力で入力信号４１に付加される遅延時間が最小である信号が遅延信号ａ１であり、最大である信号が遅延信号ａｑであり、遅延信号ａｋにおける分解能は第１遅延素子３１１における素子遅延である。

尚、本実施例においては、縦列接続における最後段の第１遅延素子３１１の出力は第２遅延調整部３２０の入力とはしていない。これは、第２遅延調整部３２０が第１遅延調整部３１０の分解能を補間するためのものであり、遅延調整回路３００による遅延時間の最大値は第１遅延調整部３１０で決まるように構成してあるためである。従って、縦列接続における最後段の第１遅延素子３１１の出力に対して第２遅延調整部３２０において更に遅延を付加しないことは本発明の趣旨とは無関係である。

第２遅延調整部３２０は、上述した複数の第２遅延調整部２２０から構成される。第２遅延調整部３２０の入力ひとつに対してひとつの第２遅延調整部２２０が接続されている。遅延信号ａｋに対して第２遅延調整部２２０における遅延が付加されたものが遅延信号ｂｋ（ｋ＝１〜（ｑ−１））であり、遅延信号ｂｋは出力選択部３３０の入力となる。遅延信号ｂｐにおける遅延時間は、遅延信号ａｐにおける遅延時間よりも大きく、遅延信号ａ（ｐ＋１）における遅延時間よりも小さい。

出力選択部３３０は、第１遅延調整部３１０からの出力信号（上述したａｋ）及び第２遅延調整部３２０からの出力信号（上述したｂｋ）の中から出力信号３４３として出力する信号を、選択信号３４２に従い選択する回路である。本実施例のような構成をとることにより、調整可能な遅延時間の拡張が可能であると共にも高い分解能で遅延時間の調整を行うことが可能となる。

続いて、図７に本実施例の変形例である遅延調整回路４００を示す。遅延調整回路４００は、出力選択部３３０の機能を果たすものとして、第１出力選択部４１２及び第２出力選択部４３０を有する。第１出力選択部４１２は第１遅延調整部４１０に含まれる。また、遅延調整回路３００においては、ひとつの第１遅延素子３１１の出力（最後段の第１遅延素子３１１を除く）に対してひとつの第２遅延調整部２２０を有していたが、本変形例では全体でひとつの第２遅延調整部２２０を用いている。

選択信号４４２は、第１出力選択部４１２に対する信号と第２出力選択部４３０に対する信号とを含む。第１出力選択部４１２は、縦列接続された第１遅延素子４１１の出力のいずれかの中から第１遅延調整部４１０の出力（入力信号４１）とする信号を選択するものである。入力信号４１は、第２遅延調整部２２０及び第２出力選択部４３０の入力となる。

第２遅延調整部２２０は、入力信号４１に所定の遅延を付加して第３遅延信号５３を生成し、第２出力選択部４３０に出力する。第２出力選択部４３０は、選択信号４４２に従い、入力信号４１又は第３遅延信号５３のいずれかを選択し、出力信号４３として出力する。本変形例において、第２出力選択部４３０に入力される入力信号４１は上述した遅延信号ａｋに対応し、第３遅延信号５３は上述した遅延信号ｂｋに対応する。尚、上述した実施例４と異なり、本変形例においては縦列接続された最後段の第１遅延素子４１１の出力に第２遅延調整部２２０の遅延を付加することができる。

本実施例は、実施例４で示した遅延調整回路３００の使用例を示すものである。図５に遅延調整回路３００を用いた装置１０００における使用例を示す。装置１０００は、複数の出力信号３４３を、パラレルデータとして装置２０００に送信する。

パラレルデータは、パラレルデータを構成するビット幅のデータが所定の時間内に同期を取って送信及び受信が行われる必要がある。しかしながら、転送速度が例えば１Ｇｂｐｓに近づくような高速のパラレルデータの転送をサポートするとなると、同期をとるための調整のための所定の時間間隔が、送信バッファー及び受信バッファーの製造上のバラつきにより発生する遅延に近い値若しくは小さい値となる場合が考えられる。このような場合、素子の遅延のみによる遅延調整でパラレルデータを構成するビット幅のデータのすべてを所定の時間内に収まるようにして同期を調整することが難しいことになる。

上述したように、第１遅延調整部３１０の第１遅延分解能は第１遅延素子３１１の遅延時間である。第１遅延素子３１１の遅延時間は、第１遅延素子３１１の構造が送信バッファー１２００若しくは受信バッファー２２００の構造よりも単純とすることが可能であるので、第１遅延素子３１１の遅延時間を送信バッファー１２００の遅延時間若しくは受信バッファー２２００の遅延時間よりも短く設定することが可能である。更に、上述した第２遅延調整部３２０における第２遅延分解能は第１遅延調整部３１０の遅延分解能よりも高い。従って、高速転送が求められるパラレルデータの送信若しくは受信において、遅延調整回路３００を用いることで、パラレルデータのビット幅のデータを所定の時間内に収まるように同期を取って送信若しくは受信することが可能となる。

装置１０００は、処理部１１００により所定の処理を実行する装置であり、処理部１１００における処理結果をパラレルデータとして装置２０００に対し送信する。入力信号４１は、処理部１１００から出力される該パラレルデータを構成するビットデータのひとつである。また、選択信号３４２は、処理部１１００から出力される。複数の遅延調整回路３００により遅延時間の調整が行われたパラレルデータの各々は送信バッファー１２００により出力され、出力信号３４３として装置２０００に出力される。出力信号３４３は、装置２０００において複数の受信バッファー２２００により受信され、処理部２１００に出力される。

尚、本実施例は送信側である装置１０００において遅延調整回路３００を用いたが、受信側である装置２０００に遅延調整回路３００を用いてもよく、送信側若しくは受信側のいずれか一方ではなく、双方に用いてもよい。

また、上述した実施例において、選択信号４２、選択信号３４２及び選択信号４４２は、いずれも遅延調整回路１、遅延調整回路１００、遅延調整回路２００、遅延調整回路３００若しくは遅延調整回路４００に対する入力信号として記載したが、遅延の調整がされた後にまた遅延の調整が行われない場合は、上記の遅延調整回路内において配線をクランプ若しくは配線の切断等により所定の遅延が付加される状態に固定することでもよい。

以上、本発明の実施形態について説明を行ったが、本発明は上述した実施形態に限定されるものでなく、本発明の主旨を逸脱しない範囲で広く適用可能である。

１…遅延調整回路、１０…第１遅延調整部、１１…第１遅延素子、１２…第２遅延素子、２０…第２遅延調整部、２１…第３遅延素子、２２…第１抵抗、２３…スイッチ、３０…出力選択部、４１…入力信号、４２…選択信号、４３…出力信号、５１…第１遅延信号、５２…第２遅延信号、５３…第３遅延信号、１００…遅延調整回路、１２０…第２遅延調整部、１２１…第３遅延素子、１２２…第１抵抗、２００…遅延調整回路、２２０…第２遅延調整部、２２１…第３遅延素子、２２２…第１抵抗、２２３…第２抵抗、３００…遅延調整回路、３１０…第１遅延調整部、３１１…第１遅延素子、３２０…第２遅延調整部、３３０…出力選択部、３４２…選択信号、３４３…出力信号、４００…遅延調整回路、４１０…第１遅延調整部、４１１…第１遅延素子、４１２…第１出力選択部、４３０…第２出力選択部、４４２…選択信号、１０００…装置、１１００…処理部、１２００…送信バッファー、２０００…装置、２１００…処理部、２２００…受信バッファー。

Claims

第１の素子と第２の素子とを有する第１の遅延調整部と、
第３の素子を有する第２の遅延調整部と、
前記第１の遅延調整部の出力又は前記第２の遅延調整部の出力を選択する出力選択部と、を含み、
前記第２の素子の入力及び前記第３の素子の入力は前記第１の素子の出力であり、
前記第１の遅延調整部の出力は前記第１の素子の出力及び前記第２の素子の出力であり、
前記第２の遅延調整部の出力は前記第３の素子の出力であり、
前記第３の素子は、第１の抵抗を介して第１の電源に接続されている第１の状態、及び、前記第１の抵抗を介して前記第１の電源に接続されていない第２の状態があることを特徴とする遅延調整回路。
前記第１の状態における前記第３の素子の信号遅延時間と前記第２の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことを特徴とする請求項１に記載の遅延調整回路。
前記第３の素子は、第２の抵抗を介して第２の電源に接続されている第３の状態及び前記第２の抵抗を介して前記第２の電源に接続されていない第４の状態があることを特徴とする請求項１又は２に記載の遅延調整回路。
前記第３の状態における前記第３の素子の信号遅延時間と前記第４の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことを特徴とする請求項３に記載の遅延調整回路。
前記第１の状態且つ前記第３の状態における前記第３の素子の信号遅延時間と前記第２の状態且つ前記第４の状態における前記第３の素子の信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことを特徴とする請求項３又は４に記載の遅延調整回路。
第１の遅延時間と第２の遅延時間とを組み合わせることで信号の遅延調整を行う方法であって、
前記第１の遅延時間は、第１の素子の遅延時間で決まる遅延時間であり、
前記第２の遅延時間は、第２の素子が第１の抵抗を介して第１の電源に接続されているときの遅延時間である第３の遅延時間、又は、前記第２の素子が前記第１の抵抗を介して前記第１の電源に接続されていないときの遅延時間である第４の遅延時間のいずれかであることを特徴とする遅延調整方法。
前記第３の遅延時間は、前記第２の素子が第２の抵抗を介して第２の電源に接続されているときの遅延時間である第５の遅延時間又は前記第２の素子が前記第２の抵抗を介して前記第２の電源に接続されていないときの遅延時間である第６の遅延時間のいずれかであり、
前記第４の遅延時間は、前記第２の素子が前記第２の抵抗を介して前記第２の電源に接続されているときの遅延時間である第７の遅延時間又は前記第２の素子が前記第２の抵抗を介して前記第２の電源に接続されていないときの遅延時間である第８の遅延時間のいずれかであることを特徴とする請求項６に記載の遅延調整方法。
遅延調整回路を有する電子機器であって、
前記遅延調整回路は、
第１の素子と第２の素子とを有する第１の遅延調整部と、
第３の素子を有する第２の遅延調整部と、
前記第１の遅延調整部の出力又は前記第２の遅延調整部の出力を選択する出力選択部と、を含み、
前記第２の素子の入力及び前記第３の素子の入力は前記第１の素子の出力であり、
前記第１の遅延調整部の出力は前記第１の素子の出力及び前記第２の素子の出力であり、
前記第２の遅延調整部の出力は前記第３の素子の出力であり、
前記第３の素子は、第１の抵抗を介して第１の電源に接続されている第１の状態、及び、前記第１の抵抗を介して前記第１の電源に接続されていない第２の状態があり、
前記第１の状態における前記第３の素子の信号遅延時間と前記第２の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さく、
前記第３の素子は、第２の抵抗を介して第２の電源に接続されている第３の状態及び前記第２の抵抗を介して前記第２の電源に接続されていない第４の状態があり、
前記第３の状態における前記第３の素子の信号遅延時間と前記第４の状態における前記第３の素子における信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さく、
前記第１の状態且つ前記第３の状態における前記第３の素子の信号遅延時間と前記第２の状態且つ前記第４の状態における前記第３の素子の信号遅延時間との差は、前記第２の素子の信号遅延時間よりも小さいことを特徴とする電子機器。