JP6361852B2 - Lvdsドライバ - Google Patents
Lvdsドライバ Download PDFInfo
- Publication number
- JP6361852B2 JP6361852B2 JP2013247241A JP2013247241A JP6361852B2 JP 6361852 B2 JP6361852 B2 JP 6361852B2 JP 2013247241 A JP2013247241 A JP 2013247241A JP 2013247241 A JP2013247241 A JP 2013247241A JP 6361852 B2 JP6361852 B2 JP 6361852B2
- Authority
- JP
- Japan
- Prior art keywords
- slew rate
- signal
- signals
- lvds
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Description
本実施形態に係るLVDSドライバは、複数のLVDSレシーバへ伝送線路を介して差動信号(LVDS出力信号TX1_M〜TXn_M,TX1_P〜TXn_P)を送信するLVDSドライバ(LVDSドライバ1)であって、差動信号を生成する複数の差動信号生成部(LV1〜LVn)を備え、差動信号の出力毎に、該差動信号のスルーレートが個別に制御されているものである。なお、括弧内は実施形態での符号、適用例を示す。
図1は、本実施形態に係るLVDSドライバの概略構成を示すブロック図である。LVDSドライバ1は、スルーレート調整手段としてのスルーレート調整回路10、複数の差動信号生成部LV1〜LVn(n=1,2,・・・,n、以下、同じ)を有する差動信号生成手段としてのLVDS回路20、スルーレート制御信号設定手段としてのレジスタ30を備えている。
スルーレート調整回路10は、図2に示すように、PMOSトランジスタQpa1〜Qpanと、NMOSトランジスタQna1〜Qnanと、PMOSトランジスタQpb1〜Qpbnと、NMOSトランジスタQnb1〜Qnbnと、電流発生回路11と、インバータINVaと、インバータINV1〜INVnと、から構成されている。
LVDS回路20(LV1)は、図3に示すように、NMOSトランジスタQnc1〜Qncn、Qnd1〜Qndn、Qne1〜Qnen、Qnf1〜Qnfnと、NMOSトランジスタQngと、オペアンプAMPと、電流DAC(デジタル−アナログ変換回路)D1と、抵抗R1,R2,R3と、から構成されている。
本実施形態に係るLVDSドライバ1では、図4に示すように調整信号I1〜In間と調整信号I1_B〜In_B間の出力スルーレートが異なるように、CMOSインバータCI1〜CInの負荷駆動能力が決定される。
(1)I1=I1_B,I2=I2_B,・・・,In=In_B
(2)I1>I2>,・・・,>In
以下、本発明に係るLVDSドライバの他の実施形態について説明する。なお、第1の実施形態と同様の点についての説明は適宜省略する。
遅延量検出回路40は、図6に示すように、バッファ(バッファ回路)BUF1〜BUFnと、フリップフロップ(フリップフロップ回路)FF1〜FFnと、から構成され、入力信号D1と差動コンパレータ50から出力される信号TX1が入力される。
10 スルーレート調整回路
11 電流発生回路
20 LVDS回路
21 基準電圧
30 レジスタ
40 遅延量検出回路
50 差動コンパレータ
Claims (4)
- 複数のLVDSレシーバへ伝送線路を介して差動信号を送信するLVDSドライバであって、
複数の入力信号および複数のスルーレート制御信号が入力され、前記入力信号および前記スルーレート制御信号毎にスルーレートに関する情報を有する複数の調整信号を生成するスルーレート調整手段と、
それぞれに前記スルーレート調整手段から前記複数の調整信号が入力され、該複数の調整信号に基づいて、スルーレートが調整された差動信号を生成する差動信号生成部を複数有する差動信号生成手段と、
前記スルーレート調整手段に前記複数のスルーレート制御信号を出力するスルーレート制御信号設定手段と、を備え、
前記スルーレート制御信号設定手段は、前記差動信号の電圧値を比較した結果に応じた出力信号と、前記入力信号を遅延させた信号とに基づいて検出された遅延差に基づいて、前記スルーレート制御信号を生成することを特徴とするLVDSドライバ。 - 複数のLVDSレシーバへ伝送線路を介して差動信号を送信するLVDSドライバであって、
前記差動信号を生成する複数の差動信号生成部を備え、
前記差動信号の出力毎に、該差動信号のスルーレートが個別に制御され、
複数の入力信号および複数のスルーレート制御信号が入力され、前記入力信号および前記スルーレート制御信号毎にスルーレートに関する情報を有する複数の調整信号を生成するスルーレート調整手段と、
それぞれに前記スルーレート調整手段から前記複数の調整信号が入力され、該複数の調整信号に基づいて、スルーレートが調整された前記差動信号を生成する前記差動信号生成部を複数有する差動信号生成手段と、
前記スルーレート調整手段に前記複数のスルーレート制御信号を出力するスルーレート制御信号設定手段と、を備え、
前記スルーレート制御信号設定手段は、
前記差動信号の電圧値を比較して、比較した結果に応じた出力信号を出力する比較手段と、
前記比較手段からの前記出力信号および前記入力信号が入力され、前記出力信号および前記入力信号を遅延させた信号に基づいて遅延差を検出して、該遅延差に基づいて前記スルーレート制御信号を生成する制御信号生成手段と、を備えることを特徴とするLVDSドライバ。 - 前記制御信号生成手段は、バッファ回路およびフリップフロップ回路を備え、
前記バッファ回路のバッファサイズ、および/または前記バッファ回路と前記フリップフロップ回路の数により、検出する遅延量の分解能、および/または範囲を設定可能としたことを特徴とする請求項2に記載のLVDSドライバ。 - 前記制御信号生成手段は、前記出力信号のうち最も遅延量の大きい出力信号にその他の出力信号の遅延量を近づける、または前記出力信号のうち最も遅延量の小さい出力信号にその他の出力信号の遅延量を近づけることを特徴とする請求項2に記載のLVDSドライバ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013247241A JP6361852B2 (ja) | 2013-11-29 | 2013-11-29 | Lvdsドライバ |
US14/542,731 US9419616B2 (en) | 2013-11-29 | 2014-11-17 | LVDS driver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013247241A JP6361852B2 (ja) | 2013-11-29 | 2013-11-29 | Lvdsドライバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015106783A JP2015106783A (ja) | 2015-06-08 |
JP6361852B2 true JP6361852B2 (ja) | 2018-07-25 |
Family
ID=53266176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013247241A Expired - Fee Related JP6361852B2 (ja) | 2013-11-29 | 2013-11-29 | Lvdsドライバ |
Country Status (2)
Country | Link |
---|---|
US (1) | US9419616B2 (ja) |
JP (1) | JP6361852B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9231565B2 (en) * | 2013-05-14 | 2016-01-05 | Infineon Technologies Austria Ag | Circuit with a plurality of bipolar transistors and method for controlling such a circuit |
JP6549366B2 (ja) | 2014-09-19 | 2019-07-24 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
JP6612492B2 (ja) | 2014-10-16 | 2019-11-27 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
US10156893B1 (en) * | 2017-06-20 | 2018-12-18 | Micron Technology, Inc. | Wiring with external terminal |
JP2021150867A (ja) * | 2020-03-19 | 2021-09-27 | 株式会社リコー | Lvdsドライバ |
JP7331756B2 (ja) * | 2020-03-30 | 2023-08-23 | 株式会社デンソー | 通信装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5986489A (en) * | 1996-04-03 | 1999-11-16 | Cypress Semiconductor Corp. | Slew rate control circuit for an integrated circuit |
US6218858B1 (en) * | 1999-01-27 | 2001-04-17 | Xilinx, Inc. | Programmable input/output circuit for FPGA for use in TTL, GTL, GTLP, LVPECL and LVDS circuits |
JP2004072344A (ja) | 2002-08-05 | 2004-03-04 | Ricoh Co Ltd | 多重化lvdsインタフェースを備えたデータ伝送システム |
JP2004289354A (ja) | 2003-03-20 | 2004-10-14 | Ricoh Co Ltd | Lvds回路 |
JP2006303915A (ja) | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置,画像読取装置および複写装置 |
JP2007249942A (ja) | 2006-02-16 | 2007-09-27 | Ricoh Co Ltd | インターフェース装置及びそれを備えた画像形成装置 |
US7843235B2 (en) * | 2006-12-05 | 2010-11-30 | Integrated Device Technology, Inc. | Output slew rate control in low voltage differential signal (LVDS) driver |
US8203976B2 (en) | 2007-01-16 | 2012-06-19 | Ricoh Company, Ltd. | Interface device and image forming apparatus |
JP2008199156A (ja) * | 2007-02-09 | 2008-08-28 | Renesas Technology Corp | シリアル通信用インタフェース回路 |
JP2009003863A (ja) | 2007-06-25 | 2009-01-08 | Ricoh Co Ltd | インターフェイス装置及び画像形成装置 |
JP2009099233A (ja) * | 2007-10-19 | 2009-05-07 | Hitachi Ltd | 光ディスク記録装置 |
JP2011228762A (ja) * | 2010-04-15 | 2011-11-10 | Panasonic Corp | 差動出力回路 |
JP5549474B2 (ja) | 2010-08-20 | 2014-07-16 | 富士通セミコンダクター株式会社 | 集積回路 |
US8669792B2 (en) * | 2011-09-02 | 2014-03-11 | Kool Chip, Inc. | Voltage mode driver using pre-emphasis and de-emphasis signals |
-
2013
- 2013-11-29 JP JP2013247241A patent/JP6361852B2/ja not_active Expired - Fee Related
-
2014
- 2014-11-17 US US14/542,731 patent/US9419616B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20150155875A1 (en) | 2015-06-04 |
JP2015106783A (ja) | 2015-06-08 |
US9419616B2 (en) | 2016-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6361852B2 (ja) | Lvdsドライバ | |
JP4578316B2 (ja) | 送信装置 | |
JP4756965B2 (ja) | 出力バッファ回路 | |
KR102003926B1 (ko) | 디엠퍼시스 버퍼 회로 | |
US9071243B2 (en) | Single ended configurable multi-mode driver | |
KR101290080B1 (ko) | 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템 | |
JP5906960B2 (ja) | 半導体集積回路、信号伝送回路、信号伝送システム及び信号伝送方法 | |
JP2007124644A (ja) | 電子回路、該電子回路として構成された差分送信機、及び、自己直列終端送信機を形成する方法(振幅制御、プリ・エンファシス制御及びスルー・レート制御のためのセグメント化と振幅精度及び高電圧保護のための電圧調整とを有する自己直列終端シリアル・リンク送信機) | |
JP2007251469A (ja) | 出力バッファ回路と差動出力バッファ回路並びに伝送方法 | |
US7863927B2 (en) | Semiconductor device | |
US20110163791A1 (en) | Output circuit and semiconductor device including pre-emphasis function | |
JP2007097142A (ja) | 出力ドライバ | |
US20120049897A1 (en) | Output buffer circuit and semiconductor device | |
JPWO2006038346A1 (ja) | 信号出力回路 | |
US20120256655A1 (en) | Integrated circuit | |
US10848151B1 (en) | Driving systems | |
US7973681B2 (en) | High speed, low power non-return-to-zero/return-to-zero output driver | |
JP7049826B2 (ja) | 送信回路及び該送信回路の制御方法 | |
JP2016136669A (ja) | 電流ドライバ回路 | |
US20130162353A1 (en) | Signal amplification circuit | |
US8933743B1 (en) | System and method for pre-skewing timing of differential signals | |
KR20200051890A (ko) | 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 | |
JP2006140548A (ja) | 半導体集積回路装置 | |
WO2011128951A1 (ja) | 差動出力回路 | |
JP2012105135A (ja) | 差動出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161108 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170815 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171013 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180530 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180612 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6361852 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |