JP2015106783A - Lvdsドライバ - Google Patents
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Abstract
Description
本実施形態に係るLVDSドライバは、複数のLVDSレシーバへ伝送線路を介して差動信号(LVDS出力信号TX1_M〜TXn_M,TX1_P〜TXn_P)を送信するLVDSドライバ(LVDSドライバ1)であって、差動信号を生成する複数の差動信号生成部(LV1〜LVn)を備え、差動信号の出力毎に、該差動信号のスルーレートが個別に制御されているものである。なお、括弧内は実施形態での符号、適用例を示す。
図1は、本実施形態に係るLVDSドライバの概略構成を示すブロック図である。LVDSドライバ1は、スルーレート調整手段としてのスルーレート調整回路10、複数の差動信号生成部LV1〜LVn(n=1,2,・・・,n、以下、同じ)を有する差動信号生成手段としてのLVDS回路20、スルーレート制御信号設定手段としてのレジスタ30を備えている。
スルーレート調整回路10は、図2に示すように、PMOSトランジスタQpa1〜Qpanと、NMOSトランジスタQna1〜Qnanと、PMOSトランジスタQpb1〜Qpbnと、NMOSトランジスタQnb1〜Qnbnと、電流発生回路11と、インバータINVaと、インバータINV1〜INVnと、から構成されている。
LVDS回路20(LV1)は、図3に示すように、NMOSトランジスタQnc1〜Qncn、Qnd1〜Qndn、Qne1〜Qnen、Qnf1〜Qnfnと、NMOSトランジスタQngと、オペアンプAMPと、電流DAC(デジタル−アナログ変換回路)D1と、抵抗R1,R2,R3と、から構成されている。
本実施形態に係るLVDSドライバ1では、図4に示すように調整信号I1〜In間と調整信号I1_B〜In_B間の出力スルーレートが異なるように、CMOSインバータCI1〜CInの負荷駆動能力が決定される。
(1)I1=I1_B,I2=I2_B,・・・,In=In_B
(2)I1>I2>,・・・,>In
以下、本発明に係るLVDSドライバの他の実施形態について説明する。なお、第1の実施形態と同様の点についての説明は適宜省略する。
遅延量検出回路40は、図6に示すように、バッファ(バッファ回路)BUF1〜BUFnと、フリップフロップ(フリップフロップ回路)FF1〜FFnと、から構成され、入力信号D1と差動コンパレータ50から出力される信号TX1が入力される。
10 スルーレート調整回路
11 電流発生回路
20 LVDS回路
21 基準電圧
30 レジスタ
40 遅延量検出回路
50 差動コンパレータ
Claims (6)
- 複数のLVDSレシーバへ伝送線路を介して差動信号を送信するLVDSドライバであって、
前記差動信号を生成する複数の差動信号生成部を備え、
前記差動信号の出力毎に、該差動信号のスルーレートが個別に制御されていることを特徴とするLVDSドライバ。 - 複数の入力信号および複数のスルーレート制御信号が入力され、前記入力信号および前記スルーレート制御信号毎にスルーレートに関する情報を有する複数の調整信号を生成するスルーレート調整手段と、
それぞれに前記スルーレート調整手段から前記複数の調整信号が入力され、該複数の調整信号に基づいて、スルーレートが調整された前記差動信号を生成する前記差動信号生成部を複数有する差動信号生成手段と、
前記スルーレート調整手段に前記複数のスルーレート制御信号を出力するスルーレート制御信号設定手段と、
を備えることを特徴とする請求項1に記載のLVDSドライバ。 - 前記スルーレート制御信号設定手段は、前記複数のスルーレート制御信号が記憶されたレジスタであることを特徴とする請求項2に記載のLVDSドライバ。
- 前記スルーレート制御信号設定手段は、
前記差動信号を比較して、比較結果に応じた出力信号を出力する比較手段と、
前記比較手段からの前記出力信号および前記入力信号が入力され、前記出力信号および前記入力信号を遅延させた信号に基づいて遅延差を検出して、該遅延差に基づいて前記スルーレート制御信号を生成する制御信号生成手段と、
を備えることを特徴とする請求項2に記載のLVDSドライバ。 - 前記制御信号生成手段は、バッファ回路およびフリップフロップ回路を備え、
前記バッファ回路のバッファサイズ、および/または前記バッファ回路と前記フリップフロップ回路の数により、検出する遅延量の分解能、および/または範囲を設定可能としたことを特徴とする請求項4に記載のLVDSドライバ。 - 前記制御信号生成手段は、前記出力信号のうち最も遅延量の大きい出力信号にその他の出力信号の遅延量を近づける、または前記出力信号のうち最も遅延量の小さい出力信号にその他の出力信号の遅延量を近づけることを特徴とする請求項4に記載のLVDSドライバ。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021158646A (ja) * | 2020-03-30 | 2021-10-07 | 株式会社デンソー | 通信装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9231565B2 (en) * | 2013-05-14 | 2016-01-05 | Infineon Technologies Austria Ag | Circuit with a plurality of bipolar transistors and method for controlling such a circuit |
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US10156893B1 (en) * | 2017-06-20 | 2018-12-18 | Micron Technology, Inc. | Wiring with external terminal |
JP2021150867A (ja) * | 2020-03-19 | 2021-09-27 | 株式会社リコー | Lvdsドライバ |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6218858B1 (en) * | 1999-01-27 | 2001-04-17 | Xilinx, Inc. | Programmable input/output circuit for FPGA for use in TTL, GTL, GTLP, LVPECL and LVDS circuits |
JP2008199156A (ja) * | 2007-02-09 | 2008-08-28 | Renesas Technology Corp | シリアル通信用インタフェース回路 |
JP2009099233A (ja) * | 2007-10-19 | 2009-05-07 | Hitachi Ltd | 光ディスク記録装置 |
JP2011228762A (ja) * | 2010-04-15 | 2011-11-10 | Panasonic Corp | 差動出力回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5986489A (en) * | 1996-04-03 | 1999-11-16 | Cypress Semiconductor Corp. | Slew rate control circuit for an integrated circuit |
JP2004072344A (ja) | 2002-08-05 | 2004-03-04 | Ricoh Co Ltd | 多重化lvdsインタフェースを備えたデータ伝送システム |
JP2004289354A (ja) | 2003-03-20 | 2004-10-14 | Ricoh Co Ltd | Lvds回路 |
JP2006303915A (ja) | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置,画像読取装置および複写装置 |
JP2007249942A (ja) | 2006-02-16 | 2007-09-27 | Ricoh Co Ltd | インターフェース装置及びそれを備えた画像形成装置 |
US7843235B2 (en) * | 2006-12-05 | 2010-11-30 | Integrated Device Technology, Inc. | Output slew rate control in low voltage differential signal (LVDS) driver |
US8203976B2 (en) | 2007-01-16 | 2012-06-19 | Ricoh Company, Ltd. | Interface device and image forming apparatus |
JP2009003863A (ja) | 2007-06-25 | 2009-01-08 | Ricoh Co Ltd | インターフェイス装置及び画像形成装置 |
JP5549474B2 (ja) | 2010-08-20 | 2014-07-16 | 富士通セミコンダクター株式会社 | 集積回路 |
US8669792B2 (en) * | 2011-09-02 | 2014-03-11 | Kool Chip, Inc. | Voltage mode driver using pre-emphasis and de-emphasis signals |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6218858B1 (en) * | 1999-01-27 | 2001-04-17 | Xilinx, Inc. | Programmable input/output circuit for FPGA for use in TTL, GTL, GTLP, LVPECL and LVDS circuits |
JP2008199156A (ja) * | 2007-02-09 | 2008-08-28 | Renesas Technology Corp | シリアル通信用インタフェース回路 |
JP2009099233A (ja) * | 2007-10-19 | 2009-05-07 | Hitachi Ltd | 光ディスク記録装置 |
JP2011228762A (ja) * | 2010-04-15 | 2011-11-10 | Panasonic Corp | 差動出力回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021158646A (ja) * | 2020-03-30 | 2021-10-07 | 株式会社デンソー | 通信装置 |
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