JPWO2006038346A1 - 信号出力回路 - Google Patents

Abstract

定常的に大きさがＩの出力電流を流すＬＶＤＳ出力回路は、２Ｉの大きさの電流を出力する電流源１０１と、ΔＩの電流を流す電流源１０２・１０３・１０６・１０７と、Ｉ−ΔＩの大きさの電流を流す電流源１０４・１０５とを有している。スイッチ１１７・１１８は、入力信号１１６に応じて出力の極性を切り替える。極性が遷移する際には、スイッチ１０８・１０９がＯＦＦ、スイッチ１１０・１１１がＯＮになって出力振幅は（Ｉ＋ΔＩ）となる。または、スイッチ１０８・１０９がＯＮ、スイッチ１１０・１１１がＯＦＦになって出力振幅は（−Ｉ−ΔＩ）となる。すなわち、電流源１０２〜１０７に流れる電流のバランスが変化してプリエンファシスが行われるが、電流源１０２〜１０７に流れる電流の合計、消費電力は一定に保たれる。かかる手段により、信号伝送速度を高速化するとともに、電源ノイズを低く抑えることができる。

Description

本発明は、半導体デバイス間のインターフェースなどに用いられる信号出力回路に関するものである。

近年、信号伝送の高速化や、消費電力の低減のために、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）技術が用いられている。この技術を用いた従来のＬＶＤＳインターフェースでは、定電流源による差動振幅を用いて信号の伝送を行うようになっている。

上記のようなＬＶＤＳインターフェースは、例えば記録型ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）のコントローラＬＳＩとレーザダイオードドライバＩＣとの間のインターフェースに適用される。すなわち、ＤＶＤの書き込み波形はコントローラＬＳＩで生成され、レーザダイオードドライバＩＣにより書き込み波形に応じた信号で半導体レーザが駆動される。そして、上記書き込み波形は厳密なタイミングを要求されるため、インターフェースとして上記ＬＶＤＳが用いられる。

ところが、例えば伝送レートが増加すると、これに伴って伝送線路の高周波損失が増大し、受信端における電圧振幅が減少することになる。そのため、ランダムな信号を伝送した場合などでは、パルス幅によっては振幅が変化し、アイ開口が狭くなって、パターン依存性ジッタが生じがちになる。それゆえ、例えば前記のようにＤＶＤに適用される場合であれば、記録倍速が遅い場合には問題なく記録波形の伝送を行うことが可能であっても、高速な記録を行おうとする場合においては、伝送線路による高周波損失が無視できなくなり、正確な書き込み波形を伝送することが不可能になる。

そこで、上記のような受信端における電圧振幅の減少を防止するために、ＬＶＤＳ出力回路の状態遷移時に出力信号の振幅を大きくして、エッジ部のなまりを抑え、パルス幅による振幅変化を低減するプリエンファシス回路を用いる技術が提案されている（例えば、特許文献１参照。）。
特開２００２−３６８６００号公報

しかしながら、上記のようなプリエンファシス回路を用いると、消費電流がプリエンファシス動作によって変動するため、結果として電源ノイズが発生しやすくなる。それゆえ、前記ＤＶＤにおけるコントローラＬＳＩなどのデジタルアナログ混載ＬＳＩ等では、アナログ機能ブロックに対する電源ノイズ対策を施すことなどが必要になる。

本発明は、上記の点に鑑み、消費電流を変動させることなくプリエンファシス動作を行わせるようにすることによって、信号伝送速度を高速化するとともに、電源ノイズを低く抑えることを目的とする。

上記の課題を解決するため、本発明の実施態様の第１の信号出力回路は、
１対の出力端子を有し、定常時に、入力信号のレベルに応じた極性で所定の大きさの出力電流を出力する信号出力回路であって、
上記出力端子間を介して電流が流れる出力電流経路と、
上記出力端子間をバイパスして電流が流れるバイパス経路とを有し、
プリエンファシス時に、上記出力電流経路を介して流れる電流を増加させる一方、上記バイパス経路を介して流れる電流を減少させることにより、消費電流が定常時と等しく保たれるように構成されたことを特徴とする。

また、本発明の実施態様の第２の信号出力回路は、
第１の信号出力回路であって、
それぞれ上記出力電流よりも大きな電流を流す高電位側の電流源および低電位側の電流源を備え、
プリエンファシス時に、上記高電位側の電流源、および低電位側の電流源に流れる電流が上記出力電流経路を介して流れるとともに、
定常時に、上記高電位側の電流源、および低電位側の電流源に流れる電流の一部が上記バイパス経路を介して流れるように構成されていることを特徴とする。

また、本発明の実施態様の第３の信号出力回路は、
第２の信号出力回路であって、
上記バイパス経路は、定常時に、上記高電位側の電流源に流れる電流を所定量だけ上記低電位側の電流源に流すように構成されていることを特徴とする。

また、本発明の実施態様の第４の信号出力回路は、
第２の信号出力回路であって、
上記バイパス経路は、
上記高電位側の電流源から上記出力端子間に流れる電流を所定量だけバイパスさせる低電位側のバイパス回路と、
上記出力端子間から上記低電位側の電流源に流れる電流を所定量だけバイパスさせる高電位側のバイパス回路とを含み、
上記高電位側のバイパス回路、および低電位側のバイパス回路が、それぞれ上記出力端子間に流れる電流をバイパスさせる状態と、上記出力端子から切り離されて直列に接続される状態とに切り替えられるように構成されていることを特徴とする。

また、本発明の実施態様の第５の信号出力回路は、
１対の出力端子を有し、定常時に、入力信号のレベルに応じた極性で所定の大きさの出力電流を出力する信号出力回路であって、
上記出力電流の２倍の電流を流す第１の電流源と、
入力信号のレベルに応じて、上記第１の電流源を上記１対の出力端子の何れか一方に選択的に接続するスイッチング素子と、
それぞれ上記出力端子の一方または他方に接続され、合計で上記出力電流の２倍の電流を流す第２の電流源および第３の電流源と、
を備え、
入力信号レベルの状態変化に応じて一方の出力端子に上記第１の電流源が接続される際のプリエンファシス時に、
上記一方の出力端子に接続されている第２の電流源を介して流れる電流を所定量だけ減少させるとともに、
他方の出力端子に接続されている第３の電流源を介して流れる電流を上記所定量だけ増加させるように構成されていることを特徴とする。

これらにより、バイパス経路に流れる電流によって、定常時の消費電流がプリエンファシス時と等しく保たれ、または、高電位側もしくは低電位側の電流源や、第１の電流源によって消費電流が一定に抑えられるため、プリエンファシス動作の有無によって消費電流が変化せず、電源ノイズが放出されない。

また、本発明の実施態様の第６の信号出力回路は、
第５の信号出力回路であって、
上記第２および第３の電流源は、それぞれ複数の定電流回路を有し、各定電流回路が選択的に出力端子に接続されることによって、第２および第３の電流源を介して流れる電流の大きさが制御されるように構成されていることを特徴とする。

これにより、プリエンファシスの制御をスイッチ素子によって行うことができるため、アナログ的に電流を制御する場合に比べて容易に高速化、小型化できる。

また、本発明の実施態様の第７の信号出力回路は、
第５の信号出力回路であって、
上記第２および第３の電流源は、それぞれカレントミラー回路を有し、ミラー元になる電流源の電流の大きさが制御されることによって、第２および第３の電流源を介して流れる電流の大きさが制御されるように構成されていることを特徴とする。

これにより、プリエンファシスによる振幅の増加量を、システムごとに最適な量に容易に調整できる。

また、本発明の実施態様の第８の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、さらに、
所定のクロック信号に同期して上記入力信号を出力する第１のフリップフロップ回路と、
上記フリップフロップ回路の入力信号と出力信号とのレベルの相違に基づいた信号を上記クロック信号に同期して出力することにより、上記プリエンファシスのタイミングを制御する第２のフリップフロップ回路と、
を備えたことを特徴とする。

これにより、入力信号がクロック信号に同期して遷移する場合において、プリエンファシスの制御信号を簡単なゲート回路で生成でき、装置を小型化できる。

また、本発明の実施態様の第９の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、
さらに、上記入力信号を遅延させる遅延素子を備え、
上記入力信号と遅延された信号とのレベルの相違に基づいて、上記プリエンファシスのタイミングが制御されるように構成されていることを特徴とする。

これにより、入力信号がクロックに同期せず遷移する場合においても、プリエンファシスの制御信号を簡単なゲート回路で生成でき、装置を小型化できる。

また、本発明の実施態様の第１０の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、
上記入力信号のレベルと、出力信号の極性とに基づいて、上記プリエンファシスのタイミングが制御されるように構成されていることを特徴とする。

これにより、出力信号と入力信号とを比較することでプリエンファシスの制御信号を生成することによって、出力端子の対接地浮遊容量などが変化した場合においても、最適なプリエンファシスの制御を行うことができる。

また、本発明の実施態様の第１１の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、
上記入力信号の周波数に応じて、上記出力電流経路を介して流れる電流の増加量、または上記第２および第３の電流源を介して流れる電流の増減量が制御されるように構成されていることを特徴とする。

これにより、周波数が高くなるにつれて増加する高周波損失に対して、プリエンファシスによる振幅の増加量を周波数に応じた増加量に調整できる。

本発明によれば、信号伝送速度を高速化するとともに、電源ノイズを低く抑えることができる。

図１は、実施形態１のＬＶＤＳ出力回路の回路図である。 図２は、実施形態２のＬＶＤＳ出力回路の回路図である。 図３は、同、電源回路の具体的な構成を示す回路図である。 図４は、実施形態３のＬＶＤＳ出力回路の回路図である。 図５は、実施形態３の変形例のＬＶＤＳ出力回路の回路図である。 図６は、実施形態４のＬＶＤＳ出力回路の回路図である。 図７は、同、制御信号と入力信号の関係を示すタイミングチャートである。 図８は、同、各スイッチの状態と出力電流の関係を示す回路図である。 図９は、同、制御信号を生成する制御回路の例を示す回路図である。 図１０は、同、制御信号を生成する他の制御回路の例を示す回路図である。 図１１は、同、制御信号を生成するさらに他の制御回路の例を示す回路図である。 図１２は、同、変形例の構成を示す回路図である。

符号の説明

１０１〜１０７ 電流源
１０８〜１１１ スイッチ
１１２〜１１５ 制御信号
１１６ 入力信号
１１７・１１８ スイッチ
１１９・１２０ 出力端子
４０１ データ信号
４０２・４０３ ゲート回路
４０４ クロック信号
４０５〜４０７ フリップフロップ
５０１ 遅延回路
５０２・５０３ ゲート回路
５０４・５０５ ＮＯＴ回路
６０１ 電圧比較器
６０２・６０３ ゲート回路
６０４・６０５ ＮＯＴ回路
７０１ 周波数−電圧変換器
１１０１・１１０２・１１３１ 電流源
１１０２ 電流源
１１１１〜１１１４・１１３２ スイッチ
１１２１・１１２２ 出力端子
１１３１ 電流源
１１３２ スイッチ
１１４１・１１４３ 電流源
１１４２・１１４４ スイッチ
１１４５ スイッチ
１１４６ スイッチ
１２０１〜１２０３ Ｐチャネルトランジスタ
１２０４・１２０５ Ｎチャネルトランジスタ
１３０１・１３０２ 電流源

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《発明の実施形態１》
図１は本発明の実施形態１としてのＬＶＤＳ出力回路の回路図である。以下、この出力回路の定常的な出力電流を±Ｉ、極性反転時のプリエンファシス出力電流を±（Ｉ＋ΔＩ）として説明する。

図１に示すように、出力回路は、電流源１１０１・１１０２・１１３１、およびスイッチ１１１１〜１１１４・１１３２を備えて構成されている。

電流源１１０１・１１０２は、（Ｉ＋ΔＩ）の大きさの電流を出力とする（吐き出す、または吸い込む）電流源であり、電流源１１３１は、（ΔＩ）の大きさの電流を流す電流源である。

スイッチ１１１１〜１１１４は、図示しない入力信号に応じて出力の極性を切り替えるためのスイッチであり、例えば、入力信号がＨ（Ｈｉｇｈ）レベルの時にはスイッチ１１１１・１１１４がＯＮ、スイッチ１１１２・１１１３がＯＦＦとなる一方、入力信号がＬ（Ｌｏｗ）レベルの時にはスイッチ１１１１・１１１４がＯＦＦ、スイッチ１１１２・１１１３がＯＮとなるように制御される。

スイッチ１１３２は、電流源１１３１と直列に接続されたスイッチで、プリエンファシス期間、すなわち上記入力信号のレベルが遷移する際の所定の期間にＯＦＦ、その他の定常時にはＯＮになるように制御される。

出力端子１１２１・１１２２には、図示しない外部終端抵抗が接続され、入力信号がＨレベルの時には、出力端子１１２１から出力端子１１２２に向かって電流が流れ、入力信号がＬレベルの時には、逆方向の電流が流れるようになっている。

上記のように構成された出力回路では、例えば入力信号がＬレベルからＨレベルに遷移する際（プリエンファシス時）には、スイッチ１１１１・１１１４がＯＮ、スイッチ１１１２・１１１３がＯＦＦになるとともに、スイッチ１１３２がＯＦＦになる。これによって、電流源１１０１・１１０２に流れる電流は、全て出力端子１１２１・１１２２間に流れるので、出力振幅は（Ｉ＋ΔＩ）となる。また、その後、スイッチ１１３２がＯＮになると（定常時）、電流源１１０１・１１０２に流れる電流のうちの（ΔＩ）は電流源１１３１を介して流れるので、出力振幅は（Ｉ）となる。

一方、入力信号がＨレベルからＬレベルに遷移する際には、スイッチ１１１１・１１１４がＯＦＦ、スイッチ１１１２・１１１３がＯＮになるとともに、スイッチ１１３２がＯＦＦになってからＯＮになることによって、同様に、出力振幅が一旦（−Ｉ−ΔＩ）になった後に（−Ｉ）になる。

上記のように、入出力信号が遷移するタイミングでプリエンファシスが行われることにより、急峻なエッジが得られる。しかも、電流源１１０１から供給される電流、および電流源１１０２によってグラウンドに引き込まれる電流は、それぞれ、プリエンファシスが行われる場合も定常状態の場合も、共に（Ｉ＋ΔＩ）となる。したがって、消費電流は常に一定に保たれるので、消費電流の変動による電源ノイズの発生が防止される。それゆえ、複数のＬＳＩ間や装置間の高速インターフェースに適用することが容易にでき、特に、デジタルアナログ混載ＬＳＩに用いることによって、電源ノイズを低く抑えつつ、高速なインターフェースを構成することが容易に可能である。

《発明の実施形態２》
本発明の実施形態２の出力回路について説明する。なお、以下の実施形態において、前記実施形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

本実施形態２の出力回路は、図２に示すように、上記実施形態１の電流源１１３１およびスイッチ１１３２に代えて、電流源１１４１およびスイッチ１１４２、電流源１１４３およびスイッチ１１４４、並びにスイッチ１１４５を備えている。

上記電流源１１４１・１１４３は、それぞれ（ΔＩ）の大きさの電流を流すようになっている。また、スイッチ１１４２・１１４４は、定常時にＯＮになる一方、スイッチ１１４５は、プリエンファシス時にＯＮになるようになっている。

ここで、上記電流源１１４１・１１４３は、具体的には、例えば図３に示すように、Ｐチャネルトランジスタ１２０１〜１２０３と、Ｎチャネルトランジスタ１２０４・１２０５とを用いたカレントミラー回路によって構成することができる。すなわち、電流源１１４１・１１４３は、実施形態１の電流源１１３１と異なり、それぞれ高電位側電源またはグラウンドの何れか一方に接続されているので、カレントミラー回路を適用して、所定の参照電流ｒｅｆに比例した電流が流れる電流源を容易に構成することができる。

上記のように構成された出力回路では、定常時には、電流源１１０１・１１０２に流れる電流のうちの（ΔＩ）が、それぞれ電流源１１４１または電流源１１４３を介して流れることによって、出力振幅は（±Ｉ）になる。一方、プリエンファシス時には、電流源１１０１・１１０２に流れる電流は、全て出力端子１１２１・１１２２間に流れるので、出力振幅は（Ｉ＋ΔＩ）となる。また、その場合には、スイッチ１１４５がＯＮになることによって、電流源１１４１・１１４３は、大きさが（ΔＩ）の電流が流れる状態に維持される。したがって、出力回路全体の消費電流は常に（Ｉ＋２×ΔＩ）に保たれ、やはり、消費電流の変動による電源ノイズの発生が防止される。

《発明の実施形態３》
実施形態３の出力回路は、図４に示すように、実施形態２の電流源１１０１・１１０２に代えて、それぞれ大きさが（Ｉ）の電流を流す電流源１３０１・１３０２を備えている。また、スイッチ１１４２・１１４４は、それぞれ上記電流源１３０１・１３０２に接続されている。上記スイッチ１１４２・１１４４は、プリエンファシス時にＯＮになる一方、スイッチ１１４５は、定常時にＯＮになるようになっている。

この出力回路では、プリエンファシス時には、電流源１１４１・１１４３に流れる電流（ΔＩ）が、それぞれスイッチ１１４２・１１４４を介して出力端子１１２１・１１２２間に流れることにより、出力振幅（Ｉ＋ΔＩ）になる。一方、定常時には、電流源１１４３、スイッチ１１４５、および電流源１１４１を介して大きさが（ΔＩ）の電流が流れることによって、出力回路全体の消費電流は常に（Ｉ＋ΔＩ）に保たれる。すなわち、高電位側の電流源１３０１・１１４３に流れる電流の合計（Ｉ＋ΔＩ）のうちの所定量（ΔＩ）だけが、やはり流れる電流の合計が（Ｉ＋ΔＩ）である低電位側の電流源１３０２・１１４１に流れることによって、やはり、消費電流の変動を招くことなく、プリエンファシスを行うことができる。

なお、上記の例では、説明の便宜上、実施形態２との対比でスイッチ１１４２・１１４４が備えられる例を示したが、何れか一方は省略して常時接続されているのと同じ状態になるようにしてもよい。例えば、電流源１３０１の出力と電流源１１４３の出力とが常に接続される状態にする場合には、図５に示すように、電流（Ｉ＋ΔＩ）を流す電流源１１０１、およびスイッチ１１４５と同じ動作をするスイッチ１１４６を設けたのと同じことになり、同じく消費電流を（Ｉ＋ΔＩ）に保ちつつ、プリエンファシスを行うことができる。

《発明の実施形態４》
実施形態４の出力回路について説明する。本実施形態４の出力回路は、図６に示すように、出力回路は、電流源１０１〜１０７、スイッチ１０８〜１１１、およびスイッチ１１７・１１８を備えて構成されている。

電流源１０１は、（２Ｉ）の大きさの電流を出力とする（吐き出す）電流源であり、電流源１０２・１０３・１０６・１０７は、（ΔＩ）の大きさ、電流源１０４・１０５は、（Ｉ−ΔＩ）の大きさの電流を出力とする（吸い込む）電流源である。

スイッチ１１７・１１８は、入力信号１１６に応じて出力の極性を切り替えるためのスイッチであり、例えば、入力がＨ（Ｈｉｇｈ）レベルの時にはスイッチ１１７がＯＮ、スイッチ１１８がＯＦＦとなる一方、入力がＬ（Ｌｏｗ）レベルの時にはスイッチ１１７がＯＦＦ、スイッチ１１８がＯＮとなるように制御される。

スイッチ１０８〜１１１は、それぞれ、電流源１０２・１０３・１０６・１０７と直列に接続されたスイッチで、例えばそれぞれ制御信号１１２〜１１５がＨレベルの時にＯＮになるように制御される。

出力端子１１９・１２０には、図示しない外部終端抵抗が接続され、入力信号１１６がＨレベルの時には、出力端子１１９から出力端子１２０に向かって電流が流れ、入力信号１１６がＬレベルの時には、逆方向の電流が流れるようになっている。

上記制御信号１１２〜１１５は、後述する制御回路によって、入力信号１１６に応じて図７および図８に示すように制御される。すなわち、入力信号１１６がＬレベルの期間（ａ）には、制御信号１１２・１１４がＨレベル、制御信号１１３・１１５がＬレベル（スイッチ１０８・１１０がＯＮ、スイッチ１０９・１１１がＯＦＦ）になって、出力振幅は（−Ｉ）となっている。

入力信号１１６がＬレベルからＨレベルに変化する期間（ｂ）では、制御信号１１２・１１３がＬレベル、制御信号１１４・１１５がＨレベル、（スイッチ１０８・１０９がＯＦＦ、スイッチ１１０・１１１がＯＮ）になって、出力振幅は（Ｉ＋ΔＩ）となる。

その後の入力信号がＨレベルの期間（ｃ）では、制御信号１１２〜１１５およびスイッチ１０８〜１１１は期間（ａ）と同じ状態に戻り、出力振幅は（Ｉ）となる。

また、入力信号１１６がＨレベルからＬレベルへと変化する期間（ｄ）には、制御信号１１２・１１３がＨレベル、制御信号１１４・１１５がＬレベル（スイッチ１０８・１０９がＯＮ、スイッチ１１０・１１１がＯＦＦ）になって、出力振幅は（−Ｉ−ΔＩ）となり、その後、期間（ａ）と同じ状態に戻る。すなわち、電流源１０２〜１０７に流れる電流のバランスは変化してプリエンファシスが行われるが、電流源１０２〜１０７に流れる電流の合計は一定に保たれる。

上記のように、入出力信号が遷移するタイミングでプリエンファシスが行われることにより、急峻なエッジが得られる。しかも、電流源１０２〜１０７によってグラウンドに引き込まれる電流の合計、および電流源１０１から供給される電流は、それぞれ、プリエンファシスが行われる場合も定常状態の場合も、共に（２Ｉ）となる。したがって、消費電流は常に一定に保たれるので、消費電流の変動による電源ノイズの発生が防止される。それゆえ、複数のＬＳＩ間や装置間の高速インターフェースに適用することが容易にでき、特に、デジタルアナログ混載ＬＳＩに用いることによって、電源ノイズを低く抑えつつ、高速なインターフェースを構成することが容易に可能である。また、大きさが（ΔＩ）の電流を流す４つの電流源１０２・１０３・１０６・１０７は、何れもグラウンドに接続されているので、同一のリファレンス電流をミラーリングするカレントミラー回路によって構成することができ、流れる電流のばらつきを小さく抑えて、簡潔な回路構成で高精度なプリエンファシスを行うことが容易にできる。

次に、上記のようなスイッチ１０８〜１１１の制御をするための制御信号１１２〜１１５等を生成する制御回路の例を説明する。

図９は、クロック信号に同期してＬＶＤＳ出力回路の出力が変化するような場合、すなわち、例えば入力信号１１６として、データ信号４０１に基づいてクロック信号４０４に同期した信号が入力される場合などに用いることができる制御回路で、ゲート回路４０２・４０３と、フリップフロップ４０５〜４０７から構成されている。この制御回路では、元のデータ信号４０１と、これに基づいてフリップフロップ４０５に保持された入力信号１１６と（現在出力されている信号と次に出力される信号と）が、ゲート回路４０２・４０３によって比較されて状態遷移の有無が判別され、フリップフロップ４０６・４０７から、クロック信号４０４の１周期の期間だけＨまたはＬレベルになる制御信号１１２〜１１５が出力される。そこで、例えば、出力される信号を時系列のデータと見なしたとすると、状態が遷移する１ビットの期間だけ振幅が増加する信号が得られることになる。上記のようにクロック信号を利用する場合には、制御回路を簡単なゲート回路で構成できるので、小型化を図ることが容易にできる。

図１０は、やはり簡単なゲート回路で構成できるとともに、ＬＶＤＳ出力回路の出力信号が非同期回路の信号として生成される場合や、同期回路であってもＬＶＤＳ出力回路に対してクロックが供給されていない場合などでも用いることが可能な制御回路で、データ信号４０１を所定時間だけ遅延させる遅延回路５０１と、ゲート回路５０２・５０３と、ＮＯＴ回路５０４・５０５とから構成されている。この制御回路では、データ信号４０１がそのまま入力信号１１６として用いられるとともに、データ信号４０１と、これが遅延回路５０１によって所定の遅延時間だけ遅延した信号とがゲート回路５０２・５０３によって比較され、上記遅延時間だけＨまたはＬレベルになる制御信号１１２〜１１５が出力され、プリエンファシスが行われる。

図１１は、ＬＶＤＳ出力回路の出力信号とデータ信号４０１とを比較することによって、制御信号１１２〜１１５が生成される制御回路で、電圧比較器６０１と、ゲート回路６０２・６０３と、ＮＯＴ回路６０４・６０５とから構成されている。すなわち、この制御回路では、電圧比較器６０１によって出力端子１１９・１２０の差分電圧に応じた比較結果と、データ信号４０１（入力信号１１６）とが比較されることによって状態遷移が検出され、制御信号１１２〜１１５が生成される。このような制御回路では、最適なタイミングのプリエンファシスを行わせることが容易にできるので、伝送線路の高周波損失が主にＬＳＩ内部の要因、例えばサージ保護素子による容量等によって生じる場合や、出力端子の対接地浮遊容量が変化した場合などに特に有効である。

（変形例）
プリエンファシスによって増加させる出力振幅の大きさは、上記のように一定に限らず、例えば、出力信号の周波数が変動する場合に周波数に応じて変化させるようにしてもよい。具体的には、例えば図１２に示すように、入力信号１１６の周波数に応じた電圧を出力する周波数−電圧変換器７０１を設け、この電圧によって電流源１０２〜１０７が流す電流の大きさ（ΔＩ）等が制御されるようにしてもよい。上記のような電流の大きさの制御は、例えば、電流源１０２等としてカレントミラー回路を用い、ミラー元になる電流源の電流の大きさを変化させるようにすることによって容易に行うことができる。上記のように構成することによって、周波数が高くなるにつれて高周波損失が増加するのに対し、プリエンファシスによる振幅の増加量が大きくなるように調整して、広い周波数範囲にわたって、かつ、システムごとに、最適なプリエンファシス効果が得られるようにすることができる。

なお、上記図６の例では、電流源１０１が電源から電流を供給し、電流源１０２〜１０７が電流をグラウンドに引き込むように構成した例を示したが、逆に、電流源１０１が電流を引き込み、電流源１０２〜１０７が電流を供給するようにしてもよい。この点に関しては、図５の構成においても同様である。

また、図６の例では、大きさが（ΔＩ）の電流を流す４つの電流源１０２・１０３・１０６・１０７が設けられる例を示したが、図８に示すように制御される場合には同時に動作状態になるのは何れか２つだけなので、２つずつの電流源を兼用して、出力端子１１９・１２０に選択的に接続されるようにしてもよい。

また、上記のように（２Ｉ）の電流が流れる電流源１０１を用いる例を示したが、これに限るものではない。すなわち、上記の場合には、それぞれ（Ｉ−ΔＩ）の電流を流す電流源１０４・１０５が常に出力端子１１９・１２０に接続されるようにして、スイッチの数を小さく抑えるとともにスイッチによる電圧低下を低減することができるが、例えば、電流源１０１に代えて（３Ｉ）の電流を流す電流源を用い、さらに、（Ｉ）の電流を流す電流源が選択的に出力端子１１９・１２０に接続されるようにすれば、全体の消費電流は大きくはなるが、消費電流の変動を招くことなくプリエンファシスできる効果自体は同様に得られる。また、電流源１０１に代えて（Ｉ＋ΔＩ）の電流を流す電流源を用い、２つの電流源１０４・１０５のうちの一方だけを用いて選択的に出力端子１１９・１２０に接続されるようにしてもよい（この場合には、実質的に図５の構成と同様の電流収支によって同じ効果が得られることになる。）。

また、電流源の電流の制御方法は特に限られるものではないが、上記のようにスイッチ素子によって行われる場合には、アナログ的に電流を制御する場合に比べて応答速度の高速化や装置の小型化が容易である。

本発明にかかる信号出力回路は、信号伝送速度を高速化するとともに、電源ノイズを低く抑えることができる効果を有し、半導体デバイス間のインターフェースなどに用いられる信号出力回路等として有用である。

本発明は、半導体デバイス間のインターフェースなどに用いられる信号出力回路に関するものである。

近年、信号伝送の高速化や、消費電力の低減のために、ＬＶＤＳ（Low Voltage Differential Signaling）技術が用いられている。この技術を用いた従来のＬＶＤＳインターフェースでは、定電流源による差動振幅を用いて信号の伝送を行うようになっている。

上記のようなＬＶＤＳインターフェースは、例えば記録型ＤＶＤ（Digital Versatile Disc）のコントローラＬＳＩとレーザダイオードドライバＩＣとの間のインターフェースに適用される。すなわち、ＤＶＤの書き込み波形はコントローラＬＳＩで生成され、レーザダイオードドライバＩＣにより書き込み波形に応じた信号で半導体レーザが駆動される。そして、上記書き込み波形は厳密なタイミングを要求されるため、インターフェースとして上記ＬＶＤＳが用いられる。

ところが、例えば伝送レートが増加すると、これに伴って伝送線路の高周波損失が増大し、受信端における電圧振幅が減少することになる。そのため、ランダムな信号を伝送した場合などでは、パルス幅によっては振幅が変化し、アイ開口が狭くなって、パターン依存性ジッタが生じがちになる。それゆえ、例えば前記のようにＤＶＤに適用される場合であれば、記録倍速が遅い場合には問題なく記録波形の伝送を行うことが可能であっても、高速な記録を行おうとする場合においては、伝送線路による高周波損失が無視できなくなり、正確な書き込み波形を伝送することが不可能になる。

そこで、上記のような受信端における電圧振幅の減少を防止するために、ＬＶＤＳ出力回路の状態遷移時に出力信号の振幅を大きくして、エッジ部のなまりを抑え、パルス幅による振幅変化を低減するプリエンファシス回路を用いる技術が提案されている（例えば、特許文献１参照。）。
特開２００２−３６８６００号公報

しかしながら、上記のようなプリエンファシス回路を用いると、消費電流がプリエンファシス動作によって変動するため、結果として電源ノイズが発生しやすくなる。それゆえ、前記ＤＶＤにおけるコントローラＬＳＩなどのデジタルアナログ混載ＬＳＩ等では、アナログ機能ブロックに対する電源ノイズ対策を施すことなどが必要になる。

本発明は、上記の点に鑑み、消費電流を変動させることなくプリエンファシス動作を行わせるようにすることによって、信号伝送速度を高速化するとともに、電源ノイズを低く抑えることを目的とする。

上記の課題を解決するため、本発明の実施態様の第１の信号出力回路は、
１対の出力端子を有し、定常時に、入力信号のレベルに応じた極性で所定の大きさの出力電流を出力する信号出力回路であって、
上記出力端子間を介して電流が流れる出力電流経路と、
上記出力端子間をバイパスして電流が流れるバイパス経路とを有し、
プリエンファシス時に、上記出力電流経路を介して流れる電流を増加させる一方、上記バイパス経路を介して流れる電流を減少させることにより、消費電流が定常時と等しく保たれるように構成されたことを特徴とする。

また、本発明の実施態様の第２の信号出力回路は、
第１の信号出力回路であって、
それぞれ上記出力電流よりも大きな電流を流す高電位側の電流源および低電位側の電流源を備え、
プリエンファシス時に、上記高電位側の電流源、および低電位側の電流源に流れる電流が上記出力電流経路を介して流れるとともに、
定常時に、上記高電位側の電流源、および低電位側の電流源に流れる電流の一部が上記バイパス経路を介して流れるように構成されていることを特徴とする。

また、本発明の実施態様の第３の信号出力回路は、
第２の信号出力回路であって、
上記バイパス経路は、定常時に、上記高電位側の電流源に流れる電流を所定量だけ上記低電位側の電流源に流すように構成されていることを特徴とする。

また、本発明の実施態様の第４の信号出力回路は、
第２の信号出力回路であって、
上記バイパス経路は、
上記高電位側の電流源から上記出力端子間に流れる電流を所定量だけバイパスさせる低電位側のバイパス回路と、
上記出力端子間から上記低電位側の電流源に流れる電流を所定量だけバイパスさせる高電位側のバイパス回路とを含み、
上記高電位側のバイパス回路、および低電位側のバイパス回路が、それぞれ上記出力端子間に流れる電流をバイパスさせる状態と、上記出力端子から切り離されて直列に接続される状態とに切り替えられるように構成されていることを特徴とする。

また、本発明の実施態様の第５の信号出力回路は、
１対の出力端子を有し、定常時に、入力信号のレベルに応じた極性で所定の大きさの出力電流を出力する信号出力回路であって、
上記出力電流の２倍の電流を流す第１の電流源と、
入力信号のレベルに応じて、上記第１の電流源を上記１対の出力端子の何れか一方に選択的に接続するスイッチング素子と、
それぞれ上記出力端子の一方または他方に接続され、合計で上記出力電流の２倍の電流を流す第２の電流源および第３の電流源と、
を備え、
入力信号レベルの状態変化に応じて一方の出力端子に上記第１の電流源が接続される際のプリエンファシス時に、
上記一方の出力端子に接続されている第２の電流源を介して流れる電流を所定量だけ減少させるとともに、
他方の出力端子に接続されている第３の電流源を介して流れる電流を上記所定量だけ増加させるように構成されていることを特徴とする。

これらにより、バイパス経路に流れる電流によって、定常時の消費電流がプリエンファシス時と等しく保たれ、または、高電位側もしくは低電位側の電流源や、第１の電流源によって消費電流が一定に抑えられるため、プリエンファシス動作の有無によって消費電流が変化せず、電源ノイズが放出されない。

また、本発明の実施態様の第６の信号出力回路は、
第５の信号出力回路であって、
上記第２および第３の電流源は、それぞれ複数の定電流回路を有し、各定電流回路が選択的に出力端子に接続されることによって、第２および第３の電流源を介して流れる電流の大きさが制御されるように構成されていることを特徴とする。

これにより、プリエンファシスの制御をスイッチ素子によって行うことができるため、アナログ的に電流を制御する場合に比べて容易に高速化、小型化できる。

また、本発明の実施態様の第７の信号出力回路は、
第５の信号出力回路であって、
上記第２および第３の電流源は、それぞれカレントミラー回路を有し、ミラー元になる電流源の電流の大きさが制御されることによって、第２および第３の電流源を介して流れる電流の大きさが制御されるように構成されていることを特徴とする。

これにより、プリエンファシスによる振幅の増加量を、システムごとに最適な量に容易に調整できる。

また、本発明の実施態様の第８の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、さらに、
所定のクロック信号に同期して上記入力信号を出力する第１のフリップフロップ回路と、
上記フリップフロップ回路の入力信号と出力信号とのレベルの相違に基づいた信号を上記クロック信号に同期して出力することにより、上記プリエンファシスのタイミングを制御する第２のフリップフロップ回路と、
を備えたことを特徴とする。

これにより、入力信号がクロック信号に同期して遷移する場合において、プリエンファシスの制御信号を簡単なゲート回路で生成でき、装置を小型化できる。

また、本発明の実施態様の第９の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、
さらに、上記入力信号を遅延させる遅延素子を備え、
上記入力信号と遅延された信号とのレベルの相違に基づいて、上記プリエンファシスのタイミングが制御されるように構成されていることを特徴とする。

これにより、入力信号がクロックに同期せず遷移する場合においても、プリエンファシスの制御信号を簡単なゲート回路で生成でき、装置を小型化できる。

また、本発明の実施態様の第１０の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、
上記入力信号のレベルと、出力信号の極性とに基づいて、上記プリエンファシスのタイミングが制御されるように構成されていることを特徴とする。

これにより、出力信号と入力信号とを比較することでプリエンファシスの制御信号を生成することによって、出力端子の対接地浮遊容量などが変化した場合においても、最適なプリエンファシスの制御を行うことができる。

また、本発明の実施態様の第１１の信号出力回路は、
第１から第５のうち何れか１つの信号出力回路であって、
上記入力信号の周波数に応じて、上記出力電流経路を介して流れる電流の増加量、または上記第２および第３の電流源を介して流れる電流の増減量が制御されるように構成されていることを特徴とする。

これにより、周波数が高くなるにつれて増加する高周波損失に対して、プリエンファシスによる振幅の増加量を周波数に応じた増加量に調整できる。

本発明によれば、信号伝送速度を高速化するとともに、電源ノイズを低く抑えることができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《発明の実施形態１》
図１は本発明の実施形態１としてのＬＶＤＳ出力回路の回路図である。以下、この出力回路の定常的な出力電流を±Ｉ、極性反転時のプリエンファシス出力電流を±（Ｉ＋ΔＩ）として説明する。

図１に示すように、出力回路は、電流源１１０１・１１０２・１１３１、およびスイッチ１１１１〜１１１４・１１３２を備えて構成されている。

電流源１１０１・１１０２は、（Ｉ＋ΔＩ）の大きさの電流を出力とする（吐き出す、または吸い込む）電流源であり、電流源１１３１は、（ΔＩ）の大きさの電流を流す電流源である。

スイッチ１１１１〜１１１４は、図示しない入力信号に応じて出力の極性を切り替えるためのスイッチであり、例えば、入力信号がＨ（Ｈｉｇｈ）レベルの時にはスイッチ１１１１・１１１４がＯＮ、スイッチ１１１２・１１１３がＯＦＦとなる一方、入力信号がＬ（Ｌｏｗ）レベルの時にはスイッチ１１１１・１１１４がＯＦＦ、スイッチ１１１２・１１１３がＯＮとなるように制御される。

スイッチ１１３２は、電流源１１３１と直列に接続されたスイッチで、プリエンファシス期間、すなわち上記入力信号のレベルが遷移する際の所定の期間にＯＦＦ、その他の定常時にはＯＮになるように制御される。

出力端子１１２１・１１２２には、図示しない外部終端抵抗が接続され、入力信号がＨレベルの時には、出力端子１１２１から出力端子１１２２に向かって電流が流れ、入力信号がＬレベルの時には、逆方向の電流が流れるようになっている。

上記のように構成された出力回路では、例えば入力信号がＬレベルからＨレベルに遷移する際（プリエンファシス時）には、スイッチ１１１１・１１１４がＯＮ、スイッチ１１１２・１１１３がＯＦＦになるとともに、スイッチ１１３２がＯＦＦになる。これによって、電流源１１０１・１１０２に流れる電流は、全て出力端子１１２１・１１２２間に流れるので、出力振幅は（Ｉ＋ΔＩ）となる。また、その後、スイッチ１１３２がＯＮになると（定常時）、電流源１１０１・１１０２に流れる電流のうちの（ΔＩ）は電流源１１３１を介して流れるので、出力振幅は（Ｉ）となる。

一方、入力信号がＨレベルからＬレベルに遷移する際には、スイッチ１１１１・１１１４がＯＦＦ、スイッチ１１１２・１１１３がＯＮになるとともに、スイッチ１１３２がＯＦＦになってからＯＮになることによって、同様に、出力振幅が一旦（−Ｉ−ΔＩ）になった後に（−Ｉ）になる。

上記のように、入出力信号が遷移するタイミングでプリエンファシスが行われることにより、急峻なエッジが得られる。しかも、電流源１１０１から供給される電流、および電流源１１０２によってグラウンドに引き込まれる電流は、それぞれ、プリエンファシスが行われる場合も定常状態の場合も、共に（Ｉ＋ΔＩ）となる。したがって、消費電流は常に一定に保たれるので、消費電流の変動による電源ノイズの発生が防止される。それゆえ、複数のＬＳＩ間や装置間の高速インターフェースに適用することが容易にでき、特に、デジタルアナログ混載ＬＳＩに用いることによって、電源ノイズを低く抑えつつ、高速なインターフェースを構成することが容易に可能である。

《発明の実施形態２》
本発明の実施形態２の出力回路について説明する。なお、以下の実施形態において、前記実施形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

本実施形態２の出力回路は、図２に示すように、上記実施形態１の電流源１１３１およびスイッチ１１３２に代えて、電流源１１４１およびスイッチ１１４２、電流源１１４３およびスイッチ１１４４、並びにスイッチ１１４５を備えている。

上記電流源１１４１・１１４３は、それぞれ（ΔＩ）の大きさの電流を流すようになっている。また、スイッチ１１４２・１１４４は、定常時にＯＮになる一方、スイッチ１１４５は、プリエンファシス時にＯＮになるようになっている。

ここで、上記電流源１１４１・１１４３は、具体的には、例えば図３に示すように、Ｐチャネルトランジスタ１２０１〜１２０３と、Ｎチャネルトランジスタ１２０４・１２０５とを用いたカレントミラー回路によって構成することができる。すなわち、電流源１１４１・１１４３は、実施形態１の電流源１１３１と異なり、それぞれ高電位側電源またはグラウンドの何れか一方に接続されているので、カレントミラー回路を適用して、所定の参照電流ｒｅｆに比例した電流が流れる電流源を容易に構成することができる。

上記のように構成された出力回路では、定常時には、電流源１１０１・１１０２に流れる電流のうちの（ΔＩ）が、それぞれ電流源１１４１または電流源１１４３を介して流れることによって、出力振幅は（±Ｉ）になる。一方、プリエンファシス時には、電流源１１０１・１１０２に流れる電流は、全て出力端子１１２１・１１２２間に流れるので、出力振幅は（Ｉ＋ΔＩ）となる。また、その場合には、スイッチ１１４５がＯＮになることによって、電流源１１４１・１１４３は、大きさが（ΔＩ）の電流が流れる状態に維持される。したがって、出力回路全体の消費電流は常に（Ｉ＋２×ΔＩ）に保たれ、やはり、消費電流の変動による電源ノイズの発生が防止される。

《発明の実施形態３》
実施形態３の出力回路は、図４に示すように、実施形態２の電流源１１０１・１１０２に代えて、それぞれ大きさが（Ｉ）の電流を流す電流源１３０１・１３０２を備えている。また、スイッチ１１４２・１１４４は、それぞれ上記電流源１３０１・１３０２に接続されている。上記スイッチ１１４２・１１４４は、プリエンファシス時にＯＮになる一方、スイッチ１１４５は、定常時にＯＮになるようになっている。

この出力回路では、プリエンファシス時には、電流源１１４１・１１４３に流れる電流（ΔＩ）が、それぞれスイッチ１１４２・１１４４を介して出力端子１１２１・１１２２間に流れることにより、出力振幅（Ｉ＋ΔＩ）になる。一方、定常時には、電流源１１４３、スイッチ１１４５、および電流源１１４１を介して大きさが（ΔＩ）の電流が流れることによって、出力回路全体の消費電流は常に（Ｉ＋ΔＩ）に保たれる。すなわち、高電位側の電流源１３０１・１１４３に流れる電流の合計（Ｉ＋ΔＩ）のうちの所定量（ΔＩ）だけが、やはり流れる電流の合計が（Ｉ＋ΔＩ）である低電位側の電流源１３０２・１１４１に流れることによって、やはり、消費電流の変動を招くことなく、プリエンファシスを行うことができる。

なお、上記の例では、説明の便宜上、実施形態２との対比でスイッチ１１４２・１１４４が備えられる例を示したが、何れか一方は省略して常時接続されているのと同じ状態になるようにしてもよい。例えば、電流源１３０１の出力と電流源１１４３の出力とが常に接続される状態にする場合には、図５に示すように、電流（Ｉ＋ΔＩ）を流す電流源１１０１、およびスイッチ１１４５と同じ動作をするスイッチ１１４６を設けたのと同じことになり、同じく消費電流を（Ｉ＋ΔＩ）に保ちつつ、プリエンファシスを行うことができる。

《発明の実施形態４》
実施形態４の出力回路について説明する。本実施形態４の出力回路は、図６に示すように、出力回路は、電流源１０１〜１０７、スイッチ１０８〜１１１、およびスイッチ１１７・１１８を備えて構成されている。

電流源１０１は、（２Ｉ）の大きさの電流を出力とする（吐き出す）電流源であり、電流源１０２・１０３・１０６・１０７は、（ΔＩ）の大きさ、電流源１０４・１０５は、（Ｉ−ΔＩ）の大きさの電流を出力とする（吸い込む）電流源である。

スイッチ１１７・１１８は、入力信号１１６に応じて出力の極性を切り替えるためのスイッチであり、例えば、入力がＨ（Ｈｉｇｈ）レベルの時にはスイッチ１１７がＯＮ、スイッチ１１８がＯＦＦとなる一方、入力がＬ（Ｌｏｗ）レベルの時にはスイッチ１１７がＯＦＦ、スイッチ１１８がＯＮとなるように制御される。

スイッチ１０８〜１１１は、それぞれ、電流源１０２・１０３・１０６・１０７と直列に接続されたスイッチで、例えばそれぞれ制御信号１１２〜１１５がＨレベルの時にＯＮになるように制御される。

出力端子１１９・１２０には、図示しない外部終端抵抗が接続され、入力信号１１６がＨレベルの時には、出力端子１１９から出力端子１２０に向かって電流が流れ、入力信号１１６がＬレベルの時には、逆方向の電流が流れるようになっている。

上記制御信号１１２〜１１５は、後述する制御回路によって、入力信号１１６に応じて図７および図８に示すように制御される。すなわち、入力信号１１６がＬレベルの期間（ａ）には、制御信号１１２・１１４がＨレベル、制御信号１１３・１１５がＬレベル（スイッチ１０８・１１０がＯＮ、スイッチ１０９・１１１がＯＦＦ）になって、出力振幅は（−Ｉ）となっている。

入力信号１１６がＬレベルからＨレベルに変化する期間（ｂ）では、制御信号１１２・１１３がＬレベル、制御信号１１４・１１５がＨレベル、（スイッチ１０８・１０９がＯＦＦ、スイッチ１１０・１１１がＯＮ）になって、出力振幅は（Ｉ＋ΔＩ）となる。

その後の入力信号がＨレベルの期間（ｃ）では、制御信号１１２〜１１５およびスイッチ１０８〜１１１は期間（ａ）と同じ状態に戻り、出力振幅は（Ｉ）となる。

また、入力信号１１６がＨレベルからＬレベルへと変化する期間（ｄ）には、制御信号１１２・１１３がＨレベル、制御信号１１４・１１５がＬレベル（スイッチ１０８・１０９がＯＮ、スイッチ１１０・１１１がＯＦＦ）になって、出力振幅は（−Ｉ−ΔＩ）となり、その後、期間（ａ）と同じ状態に戻る。すなわち、電流源１０２〜１０７に流れる電流のバランスは変化してプリエンファシスが行われるが、電流源１０２〜１０７に流れる電流の合計は一定に保たれる。

上記のように、入出力信号が遷移するタイミングでプリエンファシスが行われることにより、急峻なエッジが得られる。しかも、電流源１０２〜１０７によってグラウンドに引き込まれる電流の合計、および電流源１０１から供給される電流は、それぞれ、プリエンファシスが行われる場合も定常状態の場合も、共に（２Ｉ）となる。したがって、消費電流は常に一定に保たれるので、消費電流の変動による電源ノイズの発生が防止される。それゆえ、複数のＬＳＩ間や装置間の高速インターフェースに適用することが容易にでき、特に、デジタルアナログ混載ＬＳＩに用いることによって、電源ノイズを低く抑えつつ、高速なインターフェースを構成することが容易に可能である。また、大きさが（ΔＩ）の電流を流す４つの電流源１０２・１０３・１０６・１０７は、何れもグラウンドに接続されているので、同一のリファレンス電流をミラーリングするカレントミラー回路によって構成することができ、流れる電流のばらつきを小さく抑えて、簡潔な回路構成で高精度なプリエンファシスを行うことが容易にできる。

次に、上記のようなスイッチ１０８〜１１１の制御をするための制御信号１１２〜１１５等を生成する制御回路の例を説明する。

図９は、クロック信号に同期してＬＶＤＳ出力回路の出力が変化するような場合、すなわち、例えば入力信号１１６として、データ信号４０１に基づいてクロック信号４０４に同期した信号が入力される場合などに用いることができる制御回路で、ゲート回路４０２・４０３と、フリップフロップ４０５〜４０７から構成されている。この制御回路では、元のデータ信号４０１と、これに基づいてフリップフロップ４０５に保持された入力信号１１６と（現在出力されている信号と次に出力される信号と）が、ゲート回路４０２・４０３によって比較されて状態遷移の有無が判別され、フリップフロップ４０６・４０７から、クロック信号４０４の１周期の期間だけＨまたはＬレベルになる制御信号１１２〜１１５が出力される。そこで、例えば、出力される信号を時系列のデータと見なしたとすると、状態が遷移する１ビットの期間だけ振幅が増加する信号が得られることになる。上記のようにクロック信号を利用する場合には、制御回路を簡単なゲート回路で構成できるので、小型化を図ることが容易にできる。

図１０は、やはり簡単なゲート回路で構成できるとともに、ＬＶＤＳ出力回路の出力信号が非同期回路の信号として生成される場合や、同期回路であってもＬＶＤＳ出力回路に対してクロックが供給されていない場合などでも用いることが可能な制御回路で、データ信号４０１を所定時間だけ遅延させる遅延回路５０１と、ゲート回路５０２・５０３と、ＮＯＴ回路５０４・５０５とから構成されている。この制御回路では、データ信号４０１がそのまま入力信号１１６として用いられるとともに、データ信号４０１と、これが遅延回路５０１によって所定の遅延時間だけ遅延した信号とがゲート回路５０２・５０３によって比較され、上記遅延時間だけＨまたはＬレベルになる制御信号１１２〜１１５が出力され、プリエンファシスが行われる。

図１１は、ＬＶＤＳ出力回路の出力信号とデータ信号４０１とを比較することによって、制御信号１１２〜１１５が生成される制御回路で、電圧比較器６０１と、ゲート回路６０２・６０３と、ＮＯＴ回路６０４・６０５とから構成されている。すなわち、この制御回路では、電圧比較器６０１によって出力端子１１９・１２０の差分電圧に応じた比較結果と、データ信号４０１（入力信号１１６）とが比較されることによって状態遷移が検出され、制御信号１１２〜１１５が生成される。このような制御回路では、最適なタイミングのプリエンファシスを行わせることが容易にできるので、伝送線路の高周波損失が主にＬＳＩ内部の要因、例えばサージ保護素子による容量等によって生じる場合や、出力端子の対接地浮遊容量が変化した場合などに特に有効である。

（変形例）
プリエンファシスによって増加させる出力振幅の大きさは、上記のように一定に限らず、例えば、出力信号の周波数が変動する場合に周波数に応じて変化させるようにしてもよい。具体的には、例えば図１２に示すように、入力信号１１６の周波数に応じた電圧を出力する周波数−電圧変換器７０１を設け、この電圧によって電流源１０２〜１０７が流す電流の大きさ（ΔＩ）等が制御されるようにしてもよい。上記のような電流の大きさの制御は、例えば、電流源１０２等としてカレントミラー回路を用い、ミラー元になる電流源の電流の大きさを変化させるようにすることによって容易に行うことができる。上記のように構成することによって、周波数が高くなるにつれて高周波損失が増加するのに対し、プリエンファシスによる振幅の増加量が大きくなるように調整して、広い周波数範囲にわたって、かつ、システムごとに、最適なプリエンファシス効果が得られるようにすることができる。

なお、上記図６の例では、電流源１０１が電源から電流を供給し、電流源１０２〜１０７が電流をグラウンドに引き込むように構成した例を示したが、逆に、電流源１０１が電流を引き込み、電流源１０２〜１０７が電流を供給するようにしてもよい。この点に関しては、図５の構成においても同様である。

また、図６の例では、大きさが（ΔＩ）の電流を流す４つの電流源１０２・１０３・１０６・１０７が設けられる例を示したが、図８に示すように制御される場合には同時に動作状態になるのは何れか２つだけなので、２つずつの電流源を兼用して、出力端子１１９・１２０に選択的に接続されるようにしてもよい。

また、上記のように（２Ｉ）の電流が流れる電流源１０１を用いる例を示したが、これに限るものではない。すなわち、上記の場合には、それぞれ（Ｉ−ΔＩ）の電流を流す電流源１０４・１０５が常に出力端子１１９・１２０に接続されるようにして、スイッチの数を小さく抑えるとともにスイッチによる電圧低下を低減することができるが、例えば、電流源１０１に代えて（３Ｉ）の電流を流す電流源を用い、さらに、（Ｉ）の電流を流す電流源が選択的に出力端子１１９・１２０に接続されるようにすれば、全体の消費電流は大きくはなるが、消費電流の変動を招くことなくプリエンファシスできる効果自体は同様に得られる。また、電流源１０１に代えて（Ｉ＋ΔＩ）の電流を流す電流源を用い、２つの電流源１０４・１０５のうちの一方だけを用いて選択的に出力端子１１９・１２０に接続されるようにしてもよい（この場合には、実質的に図５の構成と同様の電流収支によって同じ効果が得られることになる。）。

また、電流源の電流の制御方法は特に限られるものではないが、上記のようにスイッチ素子によって行われる場合には、アナログ的に電流を制御する場合に比べて応答速度の高速化や装置の小型化が容易である。

本発明にかかる信号出力回路は、信号伝送速度を高速化するとともに、電源ノイズを低く抑えることができる効果を有し、半導体デバイス間のインターフェースなどに用いられる信号出力回路等として有用である。

図１は、実施形態１のＬＶＤＳ出力回路の回路図である。 図２は、実施形態２のＬＶＤＳ出力回路の回路図である。 図３は、同、電源回路の具体的な構成を示す回路図である。 図４は、実施形態３のＬＶＤＳ出力回路の回路図である。 図５は、実施形態３の変形例のＬＶＤＳ出力回路の回路図である。 図６は、実施形態４のＬＶＤＳ出力回路の回路図である。 図７は、同、制御信号と入力信号の関係を示すタイミングチャートである。 図８は、同、各スイッチの状態と出力電流の関係を示す回路図である。 図９は、同、制御信号を生成する制御回路の例を示す回路図である。 図１０は、同、制御信号を生成する他の制御回路の例を示す回路図である。 図１１は、同、制御信号を生成するさらに他の制御回路の例を示す回路図である。 図１２は、同、変形例の構成を示す回路図である。

符号の説明

１０１〜１０７ 電流源
１０８〜１１１ スイッチ
１１２〜１１５ 制御信号
１１６ 入力信号
１１７・１１８ スイッチ
１１９・１２０ 出力端子
４０１ データ信号
４０２・４０３ ゲート回路
４０４ クロック信号
４０５〜４０７ フリップフロップ
５０１ 遅延回路
５０２・５０３ ゲート回路
５０４・５０５ ＮＯＴ回路
６０１ 電圧比較器
６０２・６０３ ゲート回路
６０４・６０５ ＮＯＴ回路
７０１ 周波数−電圧変換器
１１０１・１１０２・１１３１ 電流源
１１０２ 電流源
１１１１〜１１１４・１１３２ スイッチ
１１２１・１１２２ 出力端子
１１３１ 電流源
１１３２ スイッチ
１１４１・１１４３ 電流源
１１４２・１１４４ スイッチ
１１４５ スイッチ
１１４６ スイッチ
１２０１〜１２０３ Ｐチャネルトランジスタ
１２０４・１２０５ Ｎチャネルトランジスタ
１３０１・１３０２ 電流源

Claims (11)

1. １対の出力端子を有し、定常時に、入力信号のレベルに応じた極性で所定の大きさの出力電流を出力する信号出力回路であって、
   上記出力端子間を介して電流が流れる出力電流経路と、
   上記出力端子間をバイパスして電流が流れるバイパス経路とを有し、
   プリエンファシス時に、上記出力電流経路を介して流れる電流を増加させる一方、上記バイパス経路を介して流れる電流を減少させることにより、消費電流が定常時と等しく保たれるように構成されたことを特徴とする信号出力回路。
2. 請求項１の信号出力回路であって、
   それぞれ上記出力電流よりも大きな電流を流す高電位側の電流源および低電位側の電流源を備え、
   プリエンファシス時に、上記高電位側の電流源、および低電位側の電流源に流れる電流が上記出力電流経路を介して流れるとともに、
   定常時に、上記高電位側の電流源、および低電位側の電流源に流れる電流の一部が上記バイパス経路を介して流れるように構成されていることを特徴とする信号出力回路。
3. 請求項２の信号出力回路であって、
   上記バイパス経路は、定常時に、上記高電位側の電流源に流れる電流を所定量だけ上記低電位側の電流源に流すように構成されていることを特徴とする信号出力回路。
4. 請求項２の信号出力回路であって、
   上記バイパス経路は、
   上記高電位側の電流源から上記出力端子間に流れる電流を所定量だけバイパスさせる低電位側のバイパス回路と、
   上記出力端子間から上記低電位側の電流源に流れる電流を所定量だけバイパスさせる高電位側のバイパス回路とを含み、
   上記高電位側のバイパス回路、および低電位側のバイパス回路が、それぞれ上記出力端子間に流れる電流をバイパスさせる状態と、上記出力端子から切り離されて直列に接続される状態とに切り替えられるように構成されていることを特徴とする信号出力回路。
5. １対の出力端子を有し、定常時に、入力信号のレベルに応じた極性で所定の大きさの出力電流を出力する信号出力回路であって、
   上記出力電流の２倍の電流を流す第１の電流源と、
   入力信号のレベルに応じて、上記第１の電流源を上記１対の出力端子の何れか一方に選択的に接続するスイッチング素子と、
   それぞれ上記出力端子の一方または他方に接続され、合計で上記出力電流の２倍の電流を流す第２の電流源および第３の電流源と、
   を備え、
   入力信号レベルの状態変化に応じて一方の出力端子に上記第１の電流源が接続される際のプリエンファシス時に、
   上記一方の出力端子に接続されている第２の電流源を介して流れる電流を所定量だけ減少させるとともに、
   他方の出力端子に接続されている第３の電流源を介して流れる電流を上記所定量だけ増加させるように構成されていることを特徴とする信号出力回路。
6. 請求項５の信号出力回路であって、
   上記第２および第３の電流源は、それぞれ複数の定電流回路を有し、各定電流回路が選択的に出力端子に接続されることによって、第２および第３の電流源を介して流れる電流の大きさが制御されるように構成されていることを特徴とする信号出力回路。
7. 請求項５の信号出力回路であって、
   上記第２および第３の電流源は、それぞれカレントミラー回路を有し、ミラー元になる電流源の電流の大きさが制御されることによって、第２および第３の電流源を介して流れる電流の大きさが制御されるように構成されていることを特徴とする信号出力回路。
8. 請求項１から請求項５のうち何れか１項の信号出力回路であって、さらに、
   所定のクロック信号に同期して上記入力信号を出力する第１のフリップフロップ回路と、
   上記フリップフロップ回路の入力信号と出力信号とのレベルの相違に基づいた信号を上記クロック信号に同期して出力することにより、上記プリエンファシスのタイミングを制御する第２のフリップフロップ回路と、
   を備えたことを特徴とする信号出力回路。
9. 請求項１から請求項５のうち何れか１項の信号出力回路であって、
   さらに、上記入力信号を遅延させる遅延素子を備え、
   上記入力信号と遅延された信号とのレベルの相違に基づいて、上記プリエンファシスのタイミングが制御されるように構成されていることを特徴とする信号出力回路。
10. 請求項１から請求項５のうち何れか１項の信号出力回路であって、
    上記入力信号のレベルと、出力信号の極性とに基づいて、上記プリエンファシスのタイミングが制御されるように構成されていることを特徴とする信号出力回路。
11. 請求項１から請求項５のうち何れか１項の信号出力回路であって、
    上記入力信号の周波数に応じて、上記出力電流経路を介して流れる電流の増加量、または上記第２および第３の電流源を介して流れる電流の増減量が制御されるように構成されていることを特徴とする信号出力回路。

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