JP2002368600A - プリエンファシス回路 - Google Patents
プリエンファシス回路Info
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- JP2002368600A JP2002368600A JP2001174600A JP2001174600A JP2002368600A JP 2002368600 A JP2002368600 A JP 2002368600A JP 2001174600 A JP2001174600 A JP 2001174600A JP 2001174600 A JP2001174600 A JP 2001174600A JP 2002368600 A JP2002368600 A JP 2002368600A
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- JP
- Japan
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- circuit
- input signal
- current
- current mirror
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Abstract
(57)【要約】
【課題】 入力信号の遷移時における出力信号の振幅を
大きくして、エッジ部のなまりを抑え、データ送受信の
際のエラー率を低減するプリエンファシス回路を得る。 【解決手段】 定常電流を供給するＰｃｈＦＥＴ５に並
列接続され、そのＰｃｈＦＥＴ５と同様に動作するＰｃ
ｈＦＥＴ２１と、そのＰｃｈＦＥＴ２１に接続され、入
力信号の遷移時に一定時間だけ導通する接点付きエッジ
検出回路２２と、入力信号に応じてＰｃｈＦＥＴ５，２
１から供給される電流を伝送線路１２に出力する出力バ
ッファ回路とを備えた。
大きくして、エッジ部のなまりを抑え、データ送受信の
際のエラー率を低減するプリエンファシス回路を得る。 【解決手段】 定常電流を供給するＰｃｈＦＥＴ５に並
列接続され、そのＰｃｈＦＥＴ５と同様に動作するＰｃ
ｈＦＥＴ２１と、そのＰｃｈＦＥＴ２１に接続され、入
力信号の遷移時に一定時間だけ導通する接点付きエッジ
検出回路２２と、入力信号に応じてＰｃｈＦＥＴ５，２
１から供給される電流を伝送線路１２に出力する出力バ
ッファ回路とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、差動信号を伝送
線路に出力するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄ
ｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）ドライ
バ回路において、入力信号のエッジ部における電流出力
を増強するプリエンファシス（Ｐｒｅ−Ｅｍｐｈａｓｉ
ｓ）回路に関するものである。
線路に出力するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄ
ｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）ドライ
バ回路において、入力信号のエッジ部における電流出力
を増強するプリエンファシス（Ｐｒｅ−Ｅｍｐｈａｓｉ
ｓ）回路に関するものである。
【０００２】
【従来の技術】図５は従来のＬＶＤＳドライバ回路を示
す回路図であり、図において、１は電源、２は電源１に
ソースが接続されたＰｃｈＦＥＴ、３はＰｃｈＦＥＴ２
のドレインに接続された抵抗、４は接地である。５は電
源１にソースが接続され、ＰｃｈＦＥＴ２とゲート同士
が接続されたＰｃｈＦＥＴである。６はＰｃｈＦＥＴ、
７はＮｃｈＦＥＴであり、ＰｃｈＦＥＴ６のソースは、
ＰｃｈＦＥＴ５のドレインに接続され、ＰｃｈＦＥＴ６
とＮｃｈＦＥＴ７のゲート同士、およびＰｃｈＦＥＴ６
のドレインとＮｃｈＦＥＴ７のソースがそれぞれ接続さ
れている。また、ＰｃｈＦＥＴ６とＮｃｈＦＥＴ７のゲ
ート同士の接続配線には入力信号ＶＩＮが入力される。
８はＰｃｈＦＥＴ、９はＮｃｈＦＥＴであり、ＰｃｈＦ
ＥＴ８のソースは、ＰｃｈＦＥＴ５のドレインに接続さ
れ、ＰｃｈＦＥＴ８とＮｃｈＦＥＴ９のゲート同士、お
よびＰｃｈＦＥＴ８のドレインとＮｃｈＦＥＴ９のソー
スがそれぞれ接続されている。また、１０は入力信号Ｖ
ＩＮを反転させるインバータであり、ＰｃｈＦＥＴ８と
ＮｃｈＦＥＴ９のゲート同士の接続配線には反転した入
力信号ＶＩＮが入力される。１１はＮｃｈＦＥＴ７，９
のドレインと接地４との間に接続された抵抗である。１
２はＬＶＤＳドライバ回路からＬＶＤＳレシーバ回路
（図示せず）にデジタルの信号を伝送する伝送線路であ
り、１２ａはＰｃｈＦＥＴ６のドレインとＮｃｈＦＥＴ
７のソースの接続配線に接続された一方の伝送線路、１
２ｂはＰｃｈＦＥＴ８のドレインとＮｃｈＦＥＴ９のソ
ースの接続配線に接続された他方の伝送線路である。１
３はそれら伝送線路１２ａ，１２ｂ間に接続された終端
抵抗である。
す回路図であり、図において、１は電源、２は電源１に
ソースが接続されたＰｃｈＦＥＴ、３はＰｃｈＦＥＴ２
のドレインに接続された抵抗、４は接地である。５は電
源１にソースが接続され、ＰｃｈＦＥＴ２とゲート同士
が接続されたＰｃｈＦＥＴである。６はＰｃｈＦＥＴ、
７はＮｃｈＦＥＴであり、ＰｃｈＦＥＴ６のソースは、
ＰｃｈＦＥＴ５のドレインに接続され、ＰｃｈＦＥＴ６
とＮｃｈＦＥＴ７のゲート同士、およびＰｃｈＦＥＴ６
のドレインとＮｃｈＦＥＴ７のソースがそれぞれ接続さ
れている。また、ＰｃｈＦＥＴ６とＮｃｈＦＥＴ７のゲ
ート同士の接続配線には入力信号ＶＩＮが入力される。
８はＰｃｈＦＥＴ、９はＮｃｈＦＥＴであり、ＰｃｈＦ
ＥＴ８のソースは、ＰｃｈＦＥＴ５のドレインに接続さ
れ、ＰｃｈＦＥＴ８とＮｃｈＦＥＴ９のゲート同士、お
よびＰｃｈＦＥＴ８のドレインとＮｃｈＦＥＴ９のソー
スがそれぞれ接続されている。また、１０は入力信号Ｖ
ＩＮを反転させるインバータであり、ＰｃｈＦＥＴ８と
ＮｃｈＦＥＴ９のゲート同士の接続配線には反転した入
力信号ＶＩＮが入力される。１１はＮｃｈＦＥＴ７，９
のドレインと接地４との間に接続された抵抗である。１
２はＬＶＤＳドライバ回路からＬＶＤＳレシーバ回路
（図示せず）にデジタルの信号を伝送する伝送線路であ
り、１２ａはＰｃｈＦＥＴ６のドレインとＮｃｈＦＥＴ
７のソースの接続配線に接続された一方の伝送線路、１
２ｂはＰｃｈＦＥＴ８のドレインとＮｃｈＦＥＴ９のソ
ースの接続配線に接続された他方の伝送線路である。１
３はそれら伝送線路１２ａ，１２ｂ間に接続された終端
抵抗である。
【０００３】次に動作について説明する。電源１に接続
されたＰｃｈＦＥＴ２、抵抗３、およびＰｃｈＦＥＴ５
は、カレントミラー回路を構成し、ＰｃｈＦＥＴ２とＰ
ｃｈＦＥＴ５とのトランジスタサイズの比を、１：ｎと
し、ＰｃｈＦＥＴ２に流れる電流をＩＰ１とすると、Ｐ
ｃｈＦＥＴ５に流れる電流はｎＩＰ１となる。このよう
にして、電源１からＰｃｈＦＥＴ５を通じて、ＰｃｈＦ
ＥＴ６，８に定常電流が供給される。入力信号ＶＩＮと
して“Ｈ”が入力されると、ＰｃｈＦＥＴ６がオフ、Ｎ
ｃｈＦＥＴ７がオン、また、インバータ１０による入力
信号ＶＩＮの反転により、ＰｃｈＦＥＴ８がオン、Ｎｃ
ｈＦＥＴ９がオフする。その結果、ＰｃｈＦＥＴ８、伝
送線路１２ｂ、終端抵抗１３、伝送線路１２ａ、Ｎｃｈ
ＦＥＴ７、抵抗１１を通じて、ｎＩＰ１の定常電流が流
れ、終端抵抗１３の抵抗値が１００Ωであれば、その終
端抵抗１３に＋１００ｎＩＰ１の出力信号が現れる。ま
た、入力信号ＶＩＮとして“Ｌ”が入力されると、Ｐｃ
ｈＦＥＴ６がオン、ＮｃｈＦＥＴ７がオフ、また、イン
バータ１０による入力信号ＶＩＮの反転により、Ｐｃｈ
ＦＥＴ８がオフ、ＮｃｈＦＥＴ９がオンする。その結
果、ＰｃｈＦＥＴ６、伝送線路１２ａ、終端抵抗１３、
伝送線路１２ｂ、ＮｃｈＦＥＴ９、抵抗１１を通じて、
ｎＩＰ１の定常電流が流れ、終端抵抗１３に−１００ｎ
ＩＰ１の出力信号が現れる。
されたＰｃｈＦＥＴ２、抵抗３、およびＰｃｈＦＥＴ５
は、カレントミラー回路を構成し、ＰｃｈＦＥＴ２とＰ
ｃｈＦＥＴ５とのトランジスタサイズの比を、１：ｎと
し、ＰｃｈＦＥＴ２に流れる電流をＩＰ１とすると、Ｐ
ｃｈＦＥＴ５に流れる電流はｎＩＰ１となる。このよう
にして、電源１からＰｃｈＦＥＴ５を通じて、ＰｃｈＦ
ＥＴ６，８に定常電流が供給される。入力信号ＶＩＮと
して“Ｈ”が入力されると、ＰｃｈＦＥＴ６がオフ、Ｎ
ｃｈＦＥＴ７がオン、また、インバータ１０による入力
信号ＶＩＮの反転により、ＰｃｈＦＥＴ８がオン、Ｎｃ
ｈＦＥＴ９がオフする。その結果、ＰｃｈＦＥＴ８、伝
送線路１２ｂ、終端抵抗１３、伝送線路１２ａ、Ｎｃｈ
ＦＥＴ７、抵抗１１を通じて、ｎＩＰ１の定常電流が流
れ、終端抵抗１３の抵抗値が１００Ωであれば、その終
端抵抗１３に＋１００ｎＩＰ１の出力信号が現れる。ま
た、入力信号ＶＩＮとして“Ｌ”が入力されると、Ｐｃ
ｈＦＥＴ６がオン、ＮｃｈＦＥＴ７がオフ、また、イン
バータ１０による入力信号ＶＩＮの反転により、Ｐｃｈ
ＦＥＴ８がオフ、ＮｃｈＦＥＴ９がオンする。その結
果、ＰｃｈＦＥＴ６、伝送線路１２ａ、終端抵抗１３、
伝送線路１２ｂ、ＮｃｈＦＥＴ９、抵抗１１を通じて、
ｎＩＰ１の定常電流が流れ、終端抵抗１３に−１００ｎ
ＩＰ１の出力信号が現れる。
【０００４】
【発明が解決しようとする課題】従来のＬＶＤＳドライ
バ回路は以上のように構成されているので、入力信号Ｖ
ＩＮの“Ｈ”または“Ｌ”に応じて、順方向または逆方
向の電流を伝送線路１２に出力し、ＬＶＤＳレシーバ回
路側の終端抵抗１３に＋１００ｎＩＰ１または−１００
ｎＩＰ１の出力信号を発生させることができる。ＬＶＤ
Ｓでは近年、Ｇｂｐｓ（Ｇｉｇａ ｂｉｔ ｐｅｒ ｓ
ｅｃｏｎｄ）クラスの高速動作が求められている。しか
し、例えば、終端抵抗１３に順方向にｎＩＰ１の電流が
流れているときに、入力信号ＶＩＮが反転すると、終端
抵抗１３に逆方向にｎＩＰ１の電流を流そうとするが、
高速動作時には、逆方向のｎＩＰ１の電流に達する前に
電流の向きが再度順方向に反転してしまう場合がある。
その結果、ＬＶＤＳドライバ回路の出力信号波形のエッ
ジ部がなまってしまい、高速動作になるにつれ出力信号
の振幅は、ＬＶＤＳレシーバ回路が認識可能な一定レベ
ルを保つのが難しくなる。これにより、データ送受信の
際のエラー率が増加してしまう課題があった。
バ回路は以上のように構成されているので、入力信号Ｖ
ＩＮの“Ｈ”または“Ｌ”に応じて、順方向または逆方
向の電流を伝送線路１２に出力し、ＬＶＤＳレシーバ回
路側の終端抵抗１３に＋１００ｎＩＰ１または−１００
ｎＩＰ１の出力信号を発生させることができる。ＬＶＤ
Ｓでは近年、Ｇｂｐｓ（Ｇｉｇａ ｂｉｔ ｐｅｒ ｓ
ｅｃｏｎｄ）クラスの高速動作が求められている。しか
し、例えば、終端抵抗１３に順方向にｎＩＰ１の電流が
流れているときに、入力信号ＶＩＮが反転すると、終端
抵抗１３に逆方向にｎＩＰ１の電流を流そうとするが、
高速動作時には、逆方向のｎＩＰ１の電流に達する前に
電流の向きが再度順方向に反転してしまう場合がある。
その結果、ＬＶＤＳドライバ回路の出力信号波形のエッ
ジ部がなまってしまい、高速動作になるにつれ出力信号
の振幅は、ＬＶＤＳレシーバ回路が認識可能な一定レベ
ルを保つのが難しくなる。これにより、データ送受信の
際のエラー率が増加してしまう課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、入力信号の遷移時における出力信
号の振幅を大きくして、エッジ部のなまりを抑え、デー
タ送受信の際のエラー率を低減するプリエンファシス回
路を得ることを目的とする。
めになされたもので、入力信号の遷移時における出力信
号の振幅を大きくして、エッジ部のなまりを抑え、デー
タ送受信の際のエラー率を低減するプリエンファシス回
路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るプリエン
ファシス回路は、定常電流を供給する第１のカレントミ
ラー回路と、第１のカレントミラー回路と同様に動作す
る第２のカレントミラー回路と、入力信号の立上りエッ
ジおよび立下りエッジの検出に応じて一定時間だけ第２
のカレントミラー回路の電流を供給する第１のエッジ検
出接点回路と、入力信号に応じて第１および第２のカレ
ントミラー回路から供給される電流を伝送線路に出力す
る出力バッファ回路とを備えたものである。
ファシス回路は、定常電流を供給する第１のカレントミ
ラー回路と、第１のカレントミラー回路と同様に動作す
る第２のカレントミラー回路と、入力信号の立上りエッ
ジおよび立下りエッジの検出に応じて一定時間だけ第２
のカレントミラー回路の電流を供給する第１のエッジ検
出接点回路と、入力信号に応じて第１および第２のカレ
ントミラー回路から供給される電流を伝送線路に出力す
る出力バッファ回路とを備えたものである。
【０００７】この発明に係るプリエンファシス回路は、
出力バッファ回路に接続された抵抗回路と、入力信号の
立上りエッジおよび立下りエッジの検出に応じて一定時
間だけ抵抗回路の抵抗値を低下させる第２のエッジ検出
接点回路とを備えたものである。
出力バッファ回路に接続された抵抗回路と、入力信号の
立上りエッジおよび立下りエッジの検出に応じて一定時
間だけ抵抗回路の抵抗値を低下させる第２のエッジ検出
接点回路とを備えたものである。
【０００８】この発明に係るプリエンファシス回路は、
第１のトランジスタとゲート同士がゲート接続配線によ
り接続された第２のトランジスタからなり、第２のトラ
ンジスタの動作に応じて電流を供給するカレントミラー
回路と、コンデンサにゲート接続配線の通常動作時電圧
よりも低い電圧を供給し、入力信号の立上りエッジおよ
び立下りエッジの検出に応じて一定時間だけコンデンサ
への電圧の供給を停止する第１のエッジ検出接点回路
と、ゲート接続配線とコンデンサとの間に接続され、入
力信号の立上りエッジおよび立下りエッジの検出に応じ
て一定時間だけゲート接続配線およびコンデンサ間を導
通させる第２のエッジ検出接点回路と、入力信号に応じ
てカレントミラー回路から供給される電流を伝送線路に
出力する出力バッファ回路とを備えたものである。
第１のトランジスタとゲート同士がゲート接続配線によ
り接続された第２のトランジスタからなり、第２のトラ
ンジスタの動作に応じて電流を供給するカレントミラー
回路と、コンデンサにゲート接続配線の通常動作時電圧
よりも低い電圧を供給し、入力信号の立上りエッジおよ
び立下りエッジの検出に応じて一定時間だけコンデンサ
への電圧の供給を停止する第１のエッジ検出接点回路
と、ゲート接続配線とコンデンサとの間に接続され、入
力信号の立上りエッジおよび立下りエッジの検出に応じ
て一定時間だけゲート接続配線およびコンデンサ間を導
通させる第２のエッジ検出接点回路と、入力信号に応じ
てカレントミラー回路から供給される電流を伝送線路に
出力する出力バッファ回路とを備えたものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
ＶＤＳドライバ回路を示す回路図であり、図において、
１は電源、２は電源１にソースが接続されたＰｃｈＦＥ
Ｔ、３はＰｃｈＦＥＴ２のドレインに接続された抵抗、
４は接地である。５は電源１にソースが接続され、Ｐｃ
ｈＦＥＴ２のゲートおよびドレインにゲートが接続され
たＰｃｈＦＥＴである。なお、電源１、ＰｃｈＦＥＴ
２，５、抵抗３、および接地４により、第１のカレント
ミラー回路を構成する。２１は電源１にソースが接続さ
れ、ＰｃｈＦＥＴ２のゲートおよびドレインにゲートが
接続されたＰｃｈＦＥＴ（第２のカレントミラー回路）
である。２２はＰｃｈＦＥＴ２１のドレインに接続さ
れ、入力信号ＶＩＮの立上りエッジおよび立下りエッジ
の検出に応じて一定時間だけオンする接点付きエッジ検
出回路（第１のエッジ検出接点回路）である。図２は接
点付きエッジ検出回路の詳細を示す回路図であり、図に
おいて、２２ａは入力信号を遅延する複数の偶数段直列
接続されたインバータ、２２ｂは入力信号とインバータ
２２ａにより遅延された入力信号との排他的論理和を採
るイクスクルッシブオアゲート、２２ｃはイクスクルッ
シブオアゲート２２ｂの出力に応じてオンオフするＮｃ
ｈＦＥＴである。このＮｃｈＦＥＴ２２ｃの入力端にＰ
ｃｈＦＥＴ２１のドレインが接続されている。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
ＶＤＳドライバ回路を示す回路図であり、図において、
１は電源、２は電源１にソースが接続されたＰｃｈＦＥ
Ｔ、３はＰｃｈＦＥＴ２のドレインに接続された抵抗、
４は接地である。５は電源１にソースが接続され、Ｐｃ
ｈＦＥＴ２のゲートおよびドレインにゲートが接続され
たＰｃｈＦＥＴである。なお、電源１、ＰｃｈＦＥＴ
２，５、抵抗３、および接地４により、第１のカレント
ミラー回路を構成する。２１は電源１にソースが接続さ
れ、ＰｃｈＦＥＴ２のゲートおよびドレインにゲートが
接続されたＰｃｈＦＥＴ（第２のカレントミラー回路）
である。２２はＰｃｈＦＥＴ２１のドレインに接続さ
れ、入力信号ＶＩＮの立上りエッジおよび立下りエッジ
の検出に応じて一定時間だけオンする接点付きエッジ検
出回路（第１のエッジ検出接点回路）である。図２は接
点付きエッジ検出回路の詳細を示す回路図であり、図に
おいて、２２ａは入力信号を遅延する複数の偶数段直列
接続されたインバータ、２２ｂは入力信号とインバータ
２２ａにより遅延された入力信号との排他的論理和を採
るイクスクルッシブオアゲート、２２ｃはイクスクルッ
シブオアゲート２２ｂの出力に応じてオンオフするＮｃ
ｈＦＥＴである。このＮｃｈＦＥＴ２２ｃの入力端にＰ
ｃｈＦＥＴ２１のドレインが接続されている。
【００１０】図１において、６はＰｃｈＦＥＴ、７はＮ
ｃｈＦＥＴであり、ＰｃｈＦＥＴ６のソースは、Ｐｃｈ
ＦＥＴ５のドレインおよび接点付きエッジ検出回路２２
のＮｃｈＦＥＴ２２ｃの出力端に接続され、ＰｃｈＦＥ
Ｔ６とＮｃｈＦＥＴ７のゲート同士、およびＰｃｈＦＥ
Ｔ６のドレインとＮｃｈＦＥＴ７のソースがそれぞれ接
続されている。また、ＰｃｈＦＥＴ６とＮｃｈＦＥＴ７
のゲート同士の接続配線には入力信号ＶＩＮが入力され
る。８はＰｃｈＦＥＴ、９はＮｃｈＦＥＴであり、Ｐｃ
ｈＦＥＴ８のソースは、ＰｃｈＦＥＴ５のドレインおよ
び接点付きエッジ検出回路２２に接続され、ＰｃｈＦＥ
Ｔ８とＮｃｈＦＥＴ９のゲート同士、およびＰｃｈＦＥ
Ｔ８のドレインとＮｃｈＦＥＴ９のソースがそれぞれ接
続されている。また、１０は入力信号ＶＩＮを反転させ
るインバータであり、ＰｃｈＦＥＴ８とＮｃｈＦＥＴ９
のゲート同士の接続配線には反転した入力信号ＶＩＮが
入力される。なお、ＰｃｈＦＥＴ６、ＮｃｈＦＥＴ７、
ＰｃｈＦＥＴ８、およびＮｃｈＦＥＴ９により、出力バ
ッファ回路を構成する。１１はＮｃｈＦＥＴ７，９のド
レインと接地４との間に接続された抵抗（抵抗回路）、
２３は抵抗１１に並列接続された抵抗（抵抗回路）、２
４は抵抗２３に直列接続され、入力信号ＶＩＮの立上り
エッジおよび立下りエッジの検出に応じて一定時間だけ
オンする接点付きエッジ検出回路（第２のエッジ検出接
点回路）である。なお、この接点付きエッジ検出回路２
４は、接点付きエッジ検出回路２２と同様に、図２に示
した構成からなるものである。１２はＬＶＤＳドライバ
回路からＬＶＤＳレシーバ回路（図示せず）にデジタル
の信号を伝送する伝送線路であり、１２ａはＰｃｈＦＥ
Ｔ６のドレインとＮｃｈＦＥＴ７のソースの接続配線に
接続された一方の伝送線路、１２ｂはＰｃｈＦＥＴ８の
ドレインとＮｃｈＦＥＴ９のソースの接続配線に接続さ
れた他方の伝送線路である。１３はそれら伝送線路１２
ａ，１２ｂ間に接続された終端抵抗である。
ｃｈＦＥＴであり、ＰｃｈＦＥＴ６のソースは、Ｐｃｈ
ＦＥＴ５のドレインおよび接点付きエッジ検出回路２２
のＮｃｈＦＥＴ２２ｃの出力端に接続され、ＰｃｈＦＥ
Ｔ６とＮｃｈＦＥＴ７のゲート同士、およびＰｃｈＦＥ
Ｔ６のドレインとＮｃｈＦＥＴ７のソースがそれぞれ接
続されている。また、ＰｃｈＦＥＴ６とＮｃｈＦＥＴ７
のゲート同士の接続配線には入力信号ＶＩＮが入力され
る。８はＰｃｈＦＥＴ、９はＮｃｈＦＥＴであり、Ｐｃ
ｈＦＥＴ８のソースは、ＰｃｈＦＥＴ５のドレインおよ
び接点付きエッジ検出回路２２に接続され、ＰｃｈＦＥ
Ｔ８とＮｃｈＦＥＴ９のゲート同士、およびＰｃｈＦＥ
Ｔ８のドレインとＮｃｈＦＥＴ９のソースがそれぞれ接
続されている。また、１０は入力信号ＶＩＮを反転させ
るインバータであり、ＰｃｈＦＥＴ８とＮｃｈＦＥＴ９
のゲート同士の接続配線には反転した入力信号ＶＩＮが
入力される。なお、ＰｃｈＦＥＴ６、ＮｃｈＦＥＴ７、
ＰｃｈＦＥＴ８、およびＮｃｈＦＥＴ９により、出力バ
ッファ回路を構成する。１１はＮｃｈＦＥＴ７，９のド
レインと接地４との間に接続された抵抗（抵抗回路）、
２３は抵抗１１に並列接続された抵抗（抵抗回路）、２
４は抵抗２３に直列接続され、入力信号ＶＩＮの立上り
エッジおよび立下りエッジの検出に応じて一定時間だけ
オンする接点付きエッジ検出回路（第２のエッジ検出接
点回路）である。なお、この接点付きエッジ検出回路２
４は、接点付きエッジ検出回路２２と同様に、図２に示
した構成からなるものである。１２はＬＶＤＳドライバ
回路からＬＶＤＳレシーバ回路（図示せず）にデジタル
の信号を伝送する伝送線路であり、１２ａはＰｃｈＦＥ
Ｔ６のドレインとＮｃｈＦＥＴ７のソースの接続配線に
接続された一方の伝送線路、１２ｂはＰｃｈＦＥＴ８の
ドレインとＮｃｈＦＥＴ９のソースの接続配線に接続さ
れた他方の伝送線路である。１３はそれら伝送線路１２
ａ，１２ｂ間に接続された終端抵抗である。
【００１１】次に動作について説明する。電源１に接続
されたＰｃｈＦＥＴ２、抵抗３、およびＰｃｈＦＥＴ５
は、カレントミラー回路を構成し、ＰｃｈＦＥＴ２とＰ
ｃｈＦＥＴ５とのトランジスタサイズの比を、１：ｎと
し、ＰｃｈＦＥＴ２に流れる電流をＩＰ１とすると、Ｐ
ｃｈＦＥＴ５に流れる電流はｎＩＰ１となる。このよう
にして、電源１からＰｃｈＦＥＴ５を通じて、ＰｃｈＦ
ＥＴ６，８に定常電流が供給される。また、ＰｃｈＦＥ
Ｔ２１は、ＰｃｈＦＥＴ２およびＰｃｈＦＥＴ５に並列
接続されており、それらＰｃｈＦＥＴ２およびＰｃｈＦ
ＥＴ５と同様に動作するカレントミラー回路を構成す
る。そのＰｃｈＦＥＴ２１に直列接続された接点付きエ
ッジ検出回路２２は、図２に示したように構成され、入
力信号ＶＩＮとインバータ２２ａにより遅延された入力
信号ＶＩＮとの排他的論理和をイクスクルッシブオアゲ
ート２２ｂにより採る。したがって、イクスクルッシブ
オアゲート２２ｂからは、入力信号ＶＩＮの立上りエッ
ジ後および立下りエッジ後の一定時間だけ“Ｈ”出力さ
れ、その一定時間だけＮｃｈＦＥＴ２２ｃをオンする。
このようなことから、立上りエッジおよび立下りエッジ
の一定時間だけ、電源１からＰｃｈＦＥＴ２１、および
接点付きエッジ検出回路２２を通じて、ＰｃｈＦＥＴ
６，８に電流が供給される。すなわち、電源１からＰｃ
ｈＦＥＴ６，８に電流を供給するトランジスタサイズ
が、立上りエッジおよび立下りエッジの一定時間だけ、
ＰｃｈＦＥＴ５＋ＰｃｈＦＥＴ２１になり、定常電流よ
りも大きい電流を供給することができる。
されたＰｃｈＦＥＴ２、抵抗３、およびＰｃｈＦＥＴ５
は、カレントミラー回路を構成し、ＰｃｈＦＥＴ２とＰ
ｃｈＦＥＴ５とのトランジスタサイズの比を、１：ｎと
し、ＰｃｈＦＥＴ２に流れる電流をＩＰ１とすると、Ｐ
ｃｈＦＥＴ５に流れる電流はｎＩＰ１となる。このよう
にして、電源１からＰｃｈＦＥＴ５を通じて、ＰｃｈＦ
ＥＴ６，８に定常電流が供給される。また、ＰｃｈＦＥ
Ｔ２１は、ＰｃｈＦＥＴ２およびＰｃｈＦＥＴ５に並列
接続されており、それらＰｃｈＦＥＴ２およびＰｃｈＦ
ＥＴ５と同様に動作するカレントミラー回路を構成す
る。そのＰｃｈＦＥＴ２１に直列接続された接点付きエ
ッジ検出回路２２は、図２に示したように構成され、入
力信号ＶＩＮとインバータ２２ａにより遅延された入力
信号ＶＩＮとの排他的論理和をイクスクルッシブオアゲ
ート２２ｂにより採る。したがって、イクスクルッシブ
オアゲート２２ｂからは、入力信号ＶＩＮの立上りエッ
ジ後および立下りエッジ後の一定時間だけ“Ｈ”出力さ
れ、その一定時間だけＮｃｈＦＥＴ２２ｃをオンする。
このようなことから、立上りエッジおよび立下りエッジ
の一定時間だけ、電源１からＰｃｈＦＥＴ２１、および
接点付きエッジ検出回路２２を通じて、ＰｃｈＦＥＴ
６，８に電流が供給される。すなわち、電源１からＰｃ
ｈＦＥＴ６，８に電流を供給するトランジスタサイズ
が、立上りエッジおよび立下りエッジの一定時間だけ、
ＰｃｈＦＥＴ５＋ＰｃｈＦＥＴ２１になり、定常電流よ
りも大きい電流を供給することができる。
【００１２】入力信号ＶＩＮとして“Ｈ”が入力される
と、ＰｃｈＦＥＴ６がオフ、ＮｃｈＦＥＴ７がオン、ま
た、インバータ１０による入力信号ＶＩＮの反転によ
り、ＰｃｈＦＥＴ８がオン、ＮｃｈＦＥＴ９がオフす
る。その結果、ＰｃｈＦＥＴ８、伝送線路１２ｂ、終端
抵抗１３、伝送線路１２ａ、ＮｃｈＦＥＴ７、抵抗１１
を通じて、入力信号ＶＩＮの“Ｈ”への遷移時に定常電
流よりも大きく、以後定常電流になる電流が流れ、その
終端抵抗１３には、プラスの電圧の出力信号が現れる。
また、入力信号ＶＩＮとして“Ｌ”が入力されると、Ｐ
ｃｈＦＥＴ６がオン、ＮｃｈＦＥＴ７がオフ、また、イ
ンバータ１０による入力信号ＶＩＮの反転により、Ｐｃ
ｈＦＥＴ８がオフ、ＮｃｈＦＥＴ９がオンする。その結
果、ＰｃｈＦＥＴ６、伝送線路１２ａ、終端抵抗１３、
伝送線路１２ｂ、ＮｃｈＦＥＴ９、抵抗１１を通じて、
入力信号ＶＩＮの“Ｌ”への遷移時に定常電流よりも大
きく、以後定常電流になる電流が流れ、その終端抵抗１
３には、マイナスの電圧の出力信号が現れる。したがっ
て、入力信号ＶＩＮの遷移時にＰｃｈＦＥＴ５およびＰ
ｃｈＦＥＴ２１から供給される定常電流よりも大きい電
流を伝送線路１２に出力することができ、入力信号ＶＩ
Ｎの遷移時における出力信号の振幅を大きくして、エッ
ジ部のなまりを抑え、データ送受信の際のエラー率を低
減することができる。
と、ＰｃｈＦＥＴ６がオフ、ＮｃｈＦＥＴ７がオン、ま
た、インバータ１０による入力信号ＶＩＮの反転によ
り、ＰｃｈＦＥＴ８がオン、ＮｃｈＦＥＴ９がオフす
る。その結果、ＰｃｈＦＥＴ８、伝送線路１２ｂ、終端
抵抗１３、伝送線路１２ａ、ＮｃｈＦＥＴ７、抵抗１１
を通じて、入力信号ＶＩＮの“Ｈ”への遷移時に定常電
流よりも大きく、以後定常電流になる電流が流れ、その
終端抵抗１３には、プラスの電圧の出力信号が現れる。
また、入力信号ＶＩＮとして“Ｌ”が入力されると、Ｐ
ｃｈＦＥＴ６がオン、ＮｃｈＦＥＴ７がオフ、また、イ
ンバータ１０による入力信号ＶＩＮの反転により、Ｐｃ
ｈＦＥＴ８がオフ、ＮｃｈＦＥＴ９がオンする。その結
果、ＰｃｈＦＥＴ６、伝送線路１２ａ、終端抵抗１３、
伝送線路１２ｂ、ＮｃｈＦＥＴ９、抵抗１１を通じて、
入力信号ＶＩＮの“Ｌ”への遷移時に定常電流よりも大
きく、以後定常電流になる電流が流れ、その終端抵抗１
３には、マイナスの電圧の出力信号が現れる。したがっ
て、入力信号ＶＩＮの遷移時にＰｃｈＦＥＴ５およびＰ
ｃｈＦＥＴ２１から供給される定常電流よりも大きい電
流を伝送線路１２に出力することができ、入力信号ＶＩ
Ｎの遷移時における出力信号の振幅を大きくして、エッ
ジ部のなまりを抑え、データ送受信の際のエラー率を低
減することができる。
【００１３】しかしながら、その入力信号の遷移時にお
ける増加した電流は、終端抵抗１３だけでなく、抵抗１
１にも流れてしまい、その結果、出力バッファ回路の出
力信号の中心値が上昇してしまう。そこで、抵抗１１に
抵抗２３および接点付きエッジ検出回路２４からなる直
列回路を並列に接続し、接点付きエッジ検出回路２４に
より、入力信号の立上りエッジおよび立下りエッジの検
出に応じて一定時間だけオンして、抵抗１１および抵抗
２３の並列回路により、抵抗値を低下させる。このよう
に構成することによって、入力信号の遷移時において電
流が増加しても、抵抗１１における電位差を一定にし
て、出力バッファ回路の出力信号の中心値を一定にする
ことができる。
ける増加した電流は、終端抵抗１３だけでなく、抵抗１
１にも流れてしまい、その結果、出力バッファ回路の出
力信号の中心値が上昇してしまう。そこで、抵抗１１に
抵抗２３および接点付きエッジ検出回路２４からなる直
列回路を並列に接続し、接点付きエッジ検出回路２４に
より、入力信号の立上りエッジおよび立下りエッジの検
出に応じて一定時間だけオンして、抵抗１１および抵抗
２３の並列回路により、抵抗値を低下させる。このよう
に構成することによって、入力信号の遷移時において電
流が増加しても、抵抗１１における電位差を一定にし
て、出力バッファ回路の出力信号の中心値を一定にする
ことができる。
【００１４】なお、上記実施の形態１では、図１におい
て、接点付きエッジ検出回路２２をＰｃｈＦＥＴ２１の
ドレインに接続したが、ＰｃｈＦＥＴ２１のソースに接
続しても良い。また、抵抗１１、抵抗２３および接点付
きエッジ検出回路２４からなる抵抗回路の構成は、図１
に示した構成以外であっても良く、入力信号の遷移時に
電流が増加しても、その抵抗回路における電位差を一定
にするものであれば良い。さらに、この発明における入
力信号のエッジ部における電流出力を増強するプリエン
ファシス回路は、上記実施の形態１に示したようなＬＶ
ＤＳドライバ回路に適用することができると共に、それ
以外の回路に適用しても良い。
て、接点付きエッジ検出回路２２をＰｃｈＦＥＴ２１の
ドレインに接続したが、ＰｃｈＦＥＴ２１のソースに接
続しても良い。また、抵抗１１、抵抗２３および接点付
きエッジ検出回路２４からなる抵抗回路の構成は、図１
に示した構成以外であっても良く、入力信号の遷移時に
電流が増加しても、その抵抗回路における電位差を一定
にするものであれば良い。さらに、この発明における入
力信号のエッジ部における電流出力を増強するプリエン
ファシス回路は、上記実施の形態１に示したようなＬＶ
ＤＳドライバ回路に適用することができると共に、それ
以外の回路に適用しても良い。
【００１５】実施の形態２．図３はこの発明の実施の形
態２によるＬＶＤＳドライバ回路を示す回路図であり、
図において、２は電源１にソースが接続されたＰｃｈＦ
ＥＴ（第１のトランジスタ）、５は電源１にソースが接
続され、ＰｃｈＦＥＴ２のゲートおよびドレインにゲー
トがゲート接続配線３１により接続されたＰｃｈＦＥＴ
（第２のトランジスタ）である。なお、電源１、Ｐｃｈ
ＦＥＴ２，５、抵抗３、および接地４により、カレント
ミラー回路を構成する。３２は一端が接地４に接続され
たコンデンサ、３３はコンデンサ３２の他端に接続さ
れ、通常オンしており、そのコンデンサ３２にゲート接
続配線３１の通常動作時電圧Ｖｂｉａｓよりも低い電圧
Ｖｓａｔを供給し、入力信号の立上りエッジおよび立下
りエッジの検出に応じて一定時間だけオフして、そのコ
ンデンサ３２への電圧の供給を停止する接点付きエッジ
検出回路（第１のエッジ検出接点回路）である。なお、
この接点付きエッジ検出回路３３は、図２に示した構成
において、ＮｃｈＦＥＴ２２ｃをＰｃｈＦＥＴに代えた
ものである。３４はゲート接続配線３１とコンデンサ３
２の他端との間に接続され、通常オフしており、入力信
号の立上りエッジおよび立下りエッジの検出に応じて一
定時間だけオンして、それらゲート接続配線３１および
コンデンサ３２間を導通させる接点付きエッジ検出回路
（第２のエッジ検出接点回路）である。なお、この接点
付きエッジ検出回路３４は、図２に示した構成からなる
ものである。その他の構成については、図１と同様であ
る。
態２によるＬＶＤＳドライバ回路を示す回路図であり、
図において、２は電源１にソースが接続されたＰｃｈＦ
ＥＴ（第１のトランジスタ）、５は電源１にソースが接
続され、ＰｃｈＦＥＴ２のゲートおよびドレインにゲー
トがゲート接続配線３１により接続されたＰｃｈＦＥＴ
（第２のトランジスタ）である。なお、電源１、Ｐｃｈ
ＦＥＴ２，５、抵抗３、および接地４により、カレント
ミラー回路を構成する。３２は一端が接地４に接続され
たコンデンサ、３３はコンデンサ３２の他端に接続さ
れ、通常オンしており、そのコンデンサ３２にゲート接
続配線３１の通常動作時電圧Ｖｂｉａｓよりも低い電圧
Ｖｓａｔを供給し、入力信号の立上りエッジおよび立下
りエッジの検出に応じて一定時間だけオフして、そのコ
ンデンサ３２への電圧の供給を停止する接点付きエッジ
検出回路（第１のエッジ検出接点回路）である。なお、
この接点付きエッジ検出回路３３は、図２に示した構成
において、ＮｃｈＦＥＴ２２ｃをＰｃｈＦＥＴに代えた
ものである。３４はゲート接続配線３１とコンデンサ３
２の他端との間に接続され、通常オフしており、入力信
号の立上りエッジおよび立下りエッジの検出に応じて一
定時間だけオンして、それらゲート接続配線３１および
コンデンサ３２間を導通させる接点付きエッジ検出回路
（第２のエッジ検出接点回路）である。なお、この接点
付きエッジ検出回路３４は、図２に示した構成からなる
ものである。その他の構成については、図１と同様であ
る。
【００１６】次に動作について説明する。通常、接点付
きエッジ検出回路３３はオン、接点付きエッジ検出回路
３４はオフしている。この時、コンデンサ３２には、接
点付きエッジ検出回路３３を通じて電圧Ｖｓａｔの電位
差が生じるまで、電荷が貯められている。ここで、入力
信号が遷移すると、接点付きエッジ検出回路３３は一定
時間だけオフ、接点付きエッジ検出回路３４は一定時間
だけオンする。この時、ゲート接続配線３１の電位は、
ゲート接続配線３１の配線抵抗ＲＬと、コンデンサ３２
の容量Ｃ１との効果で、最初は一気に電圧Ｖｓａｔまで
下がり、その後、徐々に通常動作時電圧Ｖｂｉａｓまで
上昇していく。図４はこの発明の実施の形態２によるＬ
ＶＤＳドライバ回路の要部の電圧特性を示す特性図であ
り、図４（ａ）がその時のゲート接続配線の電圧−時間
特性を示したものである。このためＰｃｈＦＥＴ５に流
れる電流は、最初は一気に上がり、その後、徐々に定常
電流まで下降していく。図４（ｂ）がその時のＰｃｈＦ
ＥＴ５の電流−時間特性を示したものである。このよう
に、入力信号の遷移時には、ＰｃｈＦＥＴ５から定常電
流よりも大きい電流が供給されるので、出力バッファ回
路では、入力信号の遷移時における出力信号の振幅を大
きくして、エッジ部のなまりを抑え、データ送受信の際
のエラー率を低減することができる。なお、図４（ｃ）
は従来におけるＬＶＤＳ出力波形を示したものであり、
高速動作時には出力信号のエッジ部になまりが生じてい
る。一方、図４（ｄ）はこの実施の形態におけるＬＶＤ
Ｓ出力波形を示したものであり、入力信号の遷移時にお
ける出力信号の振幅を大きくしたことにより、エッジ部
のなまりが抑えられている。入力信号の遷移時における
一定時間が過ぎれば、接点付きエッジ検出回路３４はオ
フして、ゲート接続配線３１およびコンデンサ３２間を
遮断し、接点付きエッジ検出回路３３はオンして、コン
デンサ３２にゲート接続配線３１の通常動作時電圧Ｖｂ
ｉａｓよりも低い電圧Ｖｓａｔを供給し、コンデンサ３
２を再度充電する。
きエッジ検出回路３３はオン、接点付きエッジ検出回路
３４はオフしている。この時、コンデンサ３２には、接
点付きエッジ検出回路３３を通じて電圧Ｖｓａｔの電位
差が生じるまで、電荷が貯められている。ここで、入力
信号が遷移すると、接点付きエッジ検出回路３３は一定
時間だけオフ、接点付きエッジ検出回路３４は一定時間
だけオンする。この時、ゲート接続配線３１の電位は、
ゲート接続配線３１の配線抵抗ＲＬと、コンデンサ３２
の容量Ｃ１との効果で、最初は一気に電圧Ｖｓａｔまで
下がり、その後、徐々に通常動作時電圧Ｖｂｉａｓまで
上昇していく。図４はこの発明の実施の形態２によるＬ
ＶＤＳドライバ回路の要部の電圧特性を示す特性図であ
り、図４（ａ）がその時のゲート接続配線の電圧−時間
特性を示したものである。このためＰｃｈＦＥＴ５に流
れる電流は、最初は一気に上がり、その後、徐々に定常
電流まで下降していく。図４（ｂ）がその時のＰｃｈＦ
ＥＴ５の電流−時間特性を示したものである。このよう
に、入力信号の遷移時には、ＰｃｈＦＥＴ５から定常電
流よりも大きい電流が供給されるので、出力バッファ回
路では、入力信号の遷移時における出力信号の振幅を大
きくして、エッジ部のなまりを抑え、データ送受信の際
のエラー率を低減することができる。なお、図４（ｃ）
は従来におけるＬＶＤＳ出力波形を示したものであり、
高速動作時には出力信号のエッジ部になまりが生じてい
る。一方、図４（ｄ）はこの実施の形態におけるＬＶＤ
Ｓ出力波形を示したものであり、入力信号の遷移時にお
ける出力信号の振幅を大きくしたことにより、エッジ部
のなまりが抑えられている。入力信号の遷移時における
一定時間が過ぎれば、接点付きエッジ検出回路３４はオ
フして、ゲート接続配線３１およびコンデンサ３２間を
遮断し、接点付きエッジ検出回路３３はオンして、コン
デンサ３２にゲート接続配線３１の通常動作時電圧Ｖｂ
ｉａｓよりも低い電圧Ｖｓａｔを供給し、コンデンサ３
２を再度充電する。
【００１７】なお、上記実施の形態２では、コンデンサ
３２のＣ１との時定数の設定に、ゲート接続配線３１の
配線抵抗ＲＬを用いたが、ゲート接続配線３１に所定の
抵抗値を有する抵抗を接続するようにしても良い。
３２のＣ１との時定数の設定に、ゲート接続配線３１の
配線抵抗ＲＬを用いたが、ゲート接続配線３１に所定の
抵抗値を有する抵抗を接続するようにしても良い。
【００１８】
【発明の効果】以上のように、この発明によれば、定常
電流を供給する第１のカレントミラー回路と、第１のカ
レントミラー回路と同様に動作する第２のカレントミラ
ー回路と、入力信号の立上りエッジおよび立下りエッジ
の検出に応じて一定時間だけ第２のカレントミラー回路
の電流を供給する第１のエッジ検出接点回路と、入力信
号に応じて第１および第２のカレントミラー回路から供
給される電流を伝送線路に出力する出力バッファ回路と
を備えるように構成したので、第１のエッジ検出接点回
路により、入力信号の立上りエッジおよび立下りエッジ
の検出に応じて一定時間だけ第２のカレントミラー回路
の電流を供給し、出力バッファ回路では、入力信号の遷
移時に第１および第２のカレントミラー回路から供給さ
れる電流を伝送線路に出力することができるので、入力
信号の遷移時における出力信号の振幅を大きくして、エ
ッジ部のなまりを抑え、データ送受信の際のエラー率を
低減することができる効果がある。
電流を供給する第１のカレントミラー回路と、第１のカ
レントミラー回路と同様に動作する第２のカレントミラ
ー回路と、入力信号の立上りエッジおよび立下りエッジ
の検出に応じて一定時間だけ第２のカレントミラー回路
の電流を供給する第１のエッジ検出接点回路と、入力信
号に応じて第１および第２のカレントミラー回路から供
給される電流を伝送線路に出力する出力バッファ回路と
を備えるように構成したので、第１のエッジ検出接点回
路により、入力信号の立上りエッジおよび立下りエッジ
の検出に応じて一定時間だけ第２のカレントミラー回路
の電流を供給し、出力バッファ回路では、入力信号の遷
移時に第１および第２のカレントミラー回路から供給さ
れる電流を伝送線路に出力することができるので、入力
信号の遷移時における出力信号の振幅を大きくして、エ
ッジ部のなまりを抑え、データ送受信の際のエラー率を
低減することができる効果がある。
【００１９】この発明によれば、出力バッファ回路に接
続された抵抗回路と、入力信号の立上りエッジおよび立
下りエッジの検出に応じて一定時間だけ抵抗回路の抵抗
値を低下させる第２のエッジ検出接点回路とを備えるよ
うに構成したので、入力信号の遷移時における増加した
電流は、抵抗回路にも流れ、その結果、出力バッファ回
路の出力信号の中心値が上昇してしまうことが課題とな
るが、第２のエッジ検出接点回路により、入力信号の立
上りエッジおよび立下りエッジの検出に応じて一定時間
だけその抵抗回路の抵抗値を低下させることによって、
その課題を解消することができる効果がある。
続された抵抗回路と、入力信号の立上りエッジおよび立
下りエッジの検出に応じて一定時間だけ抵抗回路の抵抗
値を低下させる第２のエッジ検出接点回路とを備えるよ
うに構成したので、入力信号の遷移時における増加した
電流は、抵抗回路にも流れ、その結果、出力バッファ回
路の出力信号の中心値が上昇してしまうことが課題とな
るが、第２のエッジ検出接点回路により、入力信号の立
上りエッジおよび立下りエッジの検出に応じて一定時間
だけその抵抗回路の抵抗値を低下させることによって、
その課題を解消することができる効果がある。
【００２０】この発明によれば、第１のトランジスタと
ゲート同士がゲート接続配線により接続された第２のト
ランジスタからなり、第２のトランジスタの動作に応じ
て電流を供給するカレントミラー回路と、コンデンサに
ゲート接続配線の通常動作時電圧よりも低い電圧を供給
し、入力信号の立上りエッジおよび立下りエッジの検出
に応じて一定時間だけコンデンサへの電圧の供給を停止
する第１のエッジ検出接点回路と、ゲート接続配線とコ
ンデンサとの間に接続され、入力信号の立上りエッジお
よび立下りエッジの検出に応じて一定時間だけゲート接
続配線およびコンデンサ間を導通させる第２のエッジ検
出接点回路と、入力信号に応じてカレントミラー回路か
ら供給される電流を伝送線路に出力する出力バッファ回
路とを備えるように構成したので、第１のエッジ検出接
点回路により、コンデンサにゲート接続配線の通常動作
時電圧よりも低い電圧を供給し充電させ、第２のエッジ
検出接点回路により、入力信号の立上りエッジおよび立
下りエッジの検出に応じて一定時間だけゲート接続配線
およびコンデンサ間を導通させることにより、入力信号
の遷移時には、第１および第２のトランジスタのゲート
接続配線の電圧が一旦低下して、カレントミラー回路か
ら大きな電流を供給することができる効果がある。ま
た、ゲート接続配線の配線抵抗とコンデンサとによる時
定数に応じて、ゲート接続配線の電圧が徐々に通常動作
時電圧に上昇し、カレントミラー回路から徐々に通常の
電流を供給することができる。出力バッファ回路は、カ
レントミラー回路から供給される電流を伝送線路に出力
するので、入力信号の遷移時における出力信号の振幅を
大きくして、エッジ部のなまりを抑え、データ送受信の
際のエラー率を低減することができる効果がある。な
お、第１および第２のエッジ検出接点回路の一定時間が
過ぎれば、第２のエッジ検出接点回路により、ゲート接
続配線およびコンデンサ間を遮断すると共に、第１のエ
ッジ検出接点回路により、コンデンサにゲート接続配線
の通常動作時電圧よりも低い電圧を供給し、コンデンサ
を再度充電することができる効果がある。
ゲート同士がゲート接続配線により接続された第２のト
ランジスタからなり、第２のトランジスタの動作に応じ
て電流を供給するカレントミラー回路と、コンデンサに
ゲート接続配線の通常動作時電圧よりも低い電圧を供給
し、入力信号の立上りエッジおよび立下りエッジの検出
に応じて一定時間だけコンデンサへの電圧の供給を停止
する第１のエッジ検出接点回路と、ゲート接続配線とコ
ンデンサとの間に接続され、入力信号の立上りエッジお
よび立下りエッジの検出に応じて一定時間だけゲート接
続配線およびコンデンサ間を導通させる第２のエッジ検
出接点回路と、入力信号に応じてカレントミラー回路か
ら供給される電流を伝送線路に出力する出力バッファ回
路とを備えるように構成したので、第１のエッジ検出接
点回路により、コンデンサにゲート接続配線の通常動作
時電圧よりも低い電圧を供給し充電させ、第２のエッジ
検出接点回路により、入力信号の立上りエッジおよび立
下りエッジの検出に応じて一定時間だけゲート接続配線
およびコンデンサ間を導通させることにより、入力信号
の遷移時には、第１および第２のトランジスタのゲート
接続配線の電圧が一旦低下して、カレントミラー回路か
ら大きな電流を供給することができる効果がある。ま
た、ゲート接続配線の配線抵抗とコンデンサとによる時
定数に応じて、ゲート接続配線の電圧が徐々に通常動作
時電圧に上昇し、カレントミラー回路から徐々に通常の
電流を供給することができる。出力バッファ回路は、カ
レントミラー回路から供給される電流を伝送線路に出力
するので、入力信号の遷移時における出力信号の振幅を
大きくして、エッジ部のなまりを抑え、データ送受信の
際のエラー率を低減することができる効果がある。な
お、第１および第２のエッジ検出接点回路の一定時間が
過ぎれば、第２のエッジ検出接点回路により、ゲート接
続配線およびコンデンサ間を遮断すると共に、第１のエ
ッジ検出接点回路により、コンデンサにゲート接続配線
の通常動作時電圧よりも低い電圧を供給し、コンデンサ
を再度充電することができる効果がある。
【図１】 この発明の実施の形態１によるＬＶＤＳドラ
イバ回路を示す回路図である。
イバ回路を示す回路図である。
【図２】 接点付きエッジ検出回路の詳細を示す回路図
である。
である。
【図３】 この発明の実施の形態２によるＬＶＤＳドラ
イバ回路を示す回路図である。
イバ回路を示す回路図である。
【図４】 この発明の実施の形態２によるＬＶＤＳドラ
イバ回路の要部の電圧特性を示す特性図である。
イバ回路の要部の電圧特性を示す特性図である。
【図５】 従来のＬＶＤＳドライバ回路を示す回路図で
ある。
ある。
１ 電源（第１のカレントミラー回路、カレントミラー
回路）、２ ＰｃｈＦＥＴ（第１のカレントミラー回
路、第１のトランジスタ、カレントミラー回路）、３
抵抗（第１のカレントミラー回路、カレントミラー回
路）、４ 接地（第１のカレントミラー回路、カレント
ミラー回路）、５ ＰｃｈＦＥＴ（第１のカレントミラ
ー回路、第２のトランジスタ、カレントミラー回路）、
６，８ ＰｃｈＦＥＴ（出力バッファ回路）、７，９
ＮｃｈＦＥＴ（出力バッファ回路）、１０，２２ａ イ
ンバータ、１１，２３ 抵抗（抵抗回路）、１２，１２
ａ，１２ｂ 伝送線路、１３ 終端抵抗、２１ Ｐｃｈ
ＦＥＴ（第２のカレントミラー回路）、２２，３３ 接
点付きエッジ検出回路（第１のエッジ検出接点回路）、
２２ｂ イクスクルッシブオアゲート、２２ｃ Ｎｃｈ
ＦＥＴ、２４，３４ 接点付きエッジ検出回路（第２の
エッジ検出接点回路）、３１ ゲート接続配線、３２
コンデンサ。
回路）、２ ＰｃｈＦＥＴ（第１のカレントミラー回
路、第１のトランジスタ、カレントミラー回路）、３
抵抗（第１のカレントミラー回路、カレントミラー回
路）、４ 接地（第１のカレントミラー回路、カレント
ミラー回路）、５ ＰｃｈＦＥＴ（第１のカレントミラ
ー回路、第２のトランジスタ、カレントミラー回路）、
６，８ ＰｃｈＦＥＴ（出力バッファ回路）、７，９
ＮｃｈＦＥＴ（出力バッファ回路）、１０，２２ａ イ
ンバータ、１１，２３ 抵抗（抵抗回路）、１２，１２
ａ，１２ｂ 伝送線路、１３ 終端抵抗、２１ Ｐｃｈ
ＦＥＴ（第２のカレントミラー回路）、２２，３３ 接
点付きエッジ検出回路（第１のエッジ検出接点回路）、
２２ｂ イクスクルッシブオアゲート、２２ｃ Ｎｃｈ
ＦＥＴ、２４，３４ 接点付きエッジ検出回路（第２の
エッジ検出接点回路）、３１ ゲート接続配線、３２
コンデンサ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA04 BB04 CC00 CC02 DD12 DD28 FF08 KK03 5J091 AA01 AA45 CA22 CA33 FA06 HA09 HA17 HA25 HA29 KA00 KA04 KA09 KA33 MA21 TA06 5K029 AA03 DD03 DD24 GG07 LL12
Claims (3)
- 【請求項１】 定常電流を供給する第１のカレントミラ
ー回路と、上記第１のカレントミラー回路に並列接続さ
れ、その第１のカレントミラー回路と同様に動作する第
２のカレントミラー回路と、上記第２のカレントミラー
回路に接続され、入力信号の立上りエッジおよび立下り
エッジの検出に応じて一定時間だけその第２のカレント
ミラー回路の電流を供給する第１のエッジ検出接点回路
と、入力信号に応じて上記第１および第２のカレントミ
ラー回路から供給される電流を伝送線路に出力する出力
バッファ回路とを備えたプリエンファシス回路。 - 【請求項２】 出力バッファ回路に接続された抵抗回路
と、上記抵抗回路に接続され、入力信号の立上りエッジ
および立下りエッジの検出に応じて一定時間だけその抵
抗回路の抵抗値を低下させる第２のエッジ検出接点回路
とを備えたことを特徴とする請求項１記載のプリエンフ
ァシス回路。 - 【請求項３】 第１のトランジスタとゲート同士がゲー
ト接続配線により接続された第２のトランジスタからな
り、その第２のトランジスタの動作に応じて電流を供給
するカレントミラー回路と、コンデンサに上記ゲート接
続配線の通常動作時電圧よりも低い電圧を供給し、入力
信号の立上りエッジおよび立下りエッジの検出に応じて
一定時間だけそのコンデンサへの電圧の供給を停止する
第１のエッジ検出接点回路と、上記ゲート接続配線と上
記コンデンサとの間に接続され、入力信号の立上りエッ
ジおよび立下りエッジの検出に応じて一定時間だけそれ
らゲート接続配線およびコンデンサ間を導通させる第２
のエッジ検出接点回路と、入力信号に応じて上記カレン
トミラー回路から供給される電流を伝送線路に出力する
出力バッファ回路とを備えたプリエンファシス回路。
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|---|---|---|---|
| JP2001174600A JP2002368600A (ja) | 2001-06-08 | 2001-06-08 | プリエンファシス回路 |
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Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704818B1 (en) * | 2000-12-29 | 2004-03-09 | Intel Corporation | Voltage-mode driver with pre-emphasis, slew-rate control and source termination |
| JP2004357004A (ja) * | 2003-05-29 | 2004-12-16 | Nec Electronics Corp | トランスミッタ回路、伝送回路及び駆動装置 |
| WO2006038346A1 (ja) * | 2004-10-01 | 2006-04-13 | Matsushita Electric Industrial Co., Ltd. | 信号出力回路 |
| US7112989B2 (en) | 2003-08-07 | 2006-09-26 | Renesas Technology Corp. | Transmission signal correction circuit |
| JP2006311446A (ja) * | 2005-05-02 | 2006-11-09 | Thine Electronics Inc | 送信装置 |
| JP2007158677A (ja) * | 2005-12-05 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| JP2007158513A (ja) * | 2005-12-01 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| JP2007274082A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
| US7368949B2 (en) | 2005-11-18 | 2008-05-06 | Samsung Electronics Co., Ltd. | Output driver and output driving method for enhancing initial output data using timing |
| JP2008199236A (ja) * | 2007-02-13 | 2008-08-28 | Fujitsu Ltd | 差動ドライバ回路 |
| JP2008232685A (ja) * | 2007-03-19 | 2008-10-02 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2009013814A1 (ja) * | 2007-07-24 | 2009-01-29 | Fujitsu Limited | 半導体装置 |
| US7570714B2 (en) | 2003-06-20 | 2009-08-04 | Nec Electronics Corporation | Data transfer apparatus for low voltage differential signaling |
| JP2009192528A (ja) * | 2008-02-14 | 2009-08-27 | Advantest Corp | ドライバ回路および試験装置 |
| US7586330B2 (en) | 2005-08-12 | 2009-09-08 | Samsung Electronics Co., Ltd. | Pre-emphasis apparatus, low voltage differential signaling transmitter including the same and pre-emphasis method |
| JP2010016859A (ja) * | 2009-09-07 | 2010-01-21 | Nec Electronics Corp | 出力バッファ回路及び半導体装置 |
| JP2010098590A (ja) * | 2008-10-17 | 2010-04-30 | Kawasaki Microelectronics Inc | 差動出力バッファ |
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
| JP2012090247A (ja) * | 2010-10-20 | 2012-05-10 | Fitipower Integrated Technology Inc | レベルシフト回路及びその方法 |
| CN102790353A (zh) * | 2011-05-18 | 2012-11-21 | 索尼公司 | 半导体激光器驱动电路和半导体激光器装置 |
| KR101219439B1 (ko) | 2011-10-05 | 2013-01-11 | (주) 와이팜 | 프리 엠퍼시스 회로 |
| US8710918B2 (en) | 2011-08-30 | 2014-04-29 | Fujitsu Limited | Electronic component and reflected-wave cancelling method |
| JP2019114943A (ja) * | 2017-12-25 | 2019-07-11 | 株式会社メガチップス | 送信回路及び該送信回路の制御方法 |
-
2001
- 2001-06-08 JP JP2001174600A patent/JP2002368600A/ja not_active Withdrawn
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704818B1 (en) * | 2000-12-29 | 2004-03-09 | Intel Corporation | Voltage-mode driver with pre-emphasis, slew-rate control and source termination |
| JP2004357004A (ja) * | 2003-05-29 | 2004-12-16 | Nec Electronics Corp | トランスミッタ回路、伝送回路及び駆動装置 |
| US8421727B2 (en) | 2003-05-29 | 2013-04-16 | Renesas Electronics Corporation | Transmitter circuit, transmission circuit and driver unit |
| US7570714B2 (en) | 2003-06-20 | 2009-08-04 | Nec Electronics Corporation | Data transfer apparatus for low voltage differential signaling |
| US7112989B2 (en) | 2003-08-07 | 2006-09-26 | Renesas Technology Corp. | Transmission signal correction circuit |
| WO2006038346A1 (ja) * | 2004-10-01 | 2006-04-13 | Matsushita Electric Industrial Co., Ltd. | 信号出力回路 |
| US7417461B2 (en) | 2004-10-01 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Signal output circuit |
| JP2006311446A (ja) * | 2005-05-02 | 2006-11-09 | Thine Electronics Inc | 送信装置 |
| US7733128B2 (en) | 2005-05-02 | 2010-06-08 | Thine Electronics, Inc. | Transmitting apparatus |
| JP4578316B2 (ja) * | 2005-05-02 | 2010-11-10 | ザインエレクトロニクス株式会社 | 送信装置 |
| US7586330B2 (en) | 2005-08-12 | 2009-09-08 | Samsung Electronics Co., Ltd. | Pre-emphasis apparatus, low voltage differential signaling transmitter including the same and pre-emphasis method |
| US7368949B2 (en) | 2005-11-18 | 2008-05-06 | Samsung Electronics Co., Ltd. | Output driver and output driving method for enhancing initial output data using timing |
| JP2007158513A (ja) * | 2005-12-01 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| JP2007158677A (ja) * | 2005-12-05 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| US7759992B2 (en) | 2006-03-30 | 2010-07-20 | Nec Corporation | CML circuit and clock distribution circuit |
| JP2007274082A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
| JP2008199236A (ja) * | 2007-02-13 | 2008-08-28 | Fujitsu Ltd | 差動ドライバ回路 |
| JP2008232685A (ja) * | 2007-03-19 | 2008-10-02 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2009013814A1 (ja) * | 2007-07-24 | 2009-01-29 | Fujitsu Limited | 半導体装置 |
| JP2009192528A (ja) * | 2008-02-14 | 2009-08-27 | Advantest Corp | ドライバ回路および試験装置 |
| JP2010098590A (ja) * | 2008-10-17 | 2010-04-30 | Kawasaki Microelectronics Inc | 差動出力バッファ |
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
| JP2010016859A (ja) * | 2009-09-07 | 2010-01-21 | Nec Electronics Corp | 出力バッファ回路及び半導体装置 |
| JP2012090247A (ja) * | 2010-10-20 | 2012-05-10 | Fitipower Integrated Technology Inc | レベルシフト回路及びその方法 |
| CN102790353A (zh) * | 2011-05-18 | 2012-11-21 | 索尼公司 | 半导体激光器驱动电路和半导体激光器装置 |
| US8710918B2 (en) | 2011-08-30 | 2014-04-29 | Fujitsu Limited | Electronic component and reflected-wave cancelling method |
| KR101219439B1 (ko) | 2011-10-05 | 2013-01-11 | (주) 와이팜 | 프리 엠퍼시스 회로 |
| JP2019114943A (ja) * | 2017-12-25 | 2019-07-11 | 株式会社メガチップス | 送信回路及び該送信回路の制御方法 |
| JP7049826B2 (ja) | 2017-12-25 | 2022-04-07 | 株式会社メガチップス | 送信回路及び該送信回路の制御方法 |
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