JP3509900B2 - 出力バッファ回路と入力バッファ回路とを有するシステム - Google Patents
出力バッファ回路と入力バッファ回路とを有するシステムInfo
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Description
【０００１】
【産業上の利用分野】この発明は、反転回路を有してな
るようなバッファ回路に関する。
るようなバッファ回路に関する。
【０００２】更に詳述すると、この発明は入力端子と出
力端子とを備える一方第１電源電圧用の端子を備える第
１の反転回路を有するバッファ回路であって、前記入力
端子及び出力端子が当該バッファ回路の入力端子及び出
力端子をも形成し、該バッファ回路の前記入力端子と出
力端子との間には第２の反転回路と第１のコンデンサと
の直列接続が介挿され、この第２の反転回路が第２電源
電圧用の端子に接続されているようなバッファ回路に関
する。
力端子とを備える一方第１電源電圧用の端子を備える第
１の反転回路を有するバッファ回路であって、前記入力
端子及び出力端子が当該バッファ回路の入力端子及び出
力端子をも形成し、該バッファ回路の前記入力端子と出
力端子との間には第２の反転回路と第１のコンデンサと
の直列接続が介挿され、この第２の反転回路が第２電源
電圧用の端子に接続されているようなバッファ回路に関
する。
【０００３】上記のようなバッファ回路においては、好
ましくは、対称な第１及び第２電源電圧が使用され、前
記第１の反転回路がゲート同士及びドレイン同士が相互
結合された電界効果トランジスタの少なくとも１つの相
補対を有し、前記入力端子が前記相互結合されたゲート
に結合され、前記出力端子が前記相互結合されたドレイ
ンに結合され、前記相補対のｐチャンネル電界効果トラ
ンジスタのソースが前記第１電源電圧用の端子の正側端
子に結合され、前記相補対のｎチャンネル電界効果トラ
ンジスタのソースが前記第１電源電圧用の端子の負側端
子に結合される。
ましくは、対称な第１及び第２電源電圧が使用され、前
記第１の反転回路がゲート同士及びドレイン同士が相互
結合された電界効果トランジスタの少なくとも１つの相
補対を有し、前記入力端子が前記相互結合されたゲート
に結合され、前記出力端子が前記相互結合されたドレイ
ンに結合され、前記相補対のｐチャンネル電界効果トラ
ンジスタのソースが前記第１電源電圧用の端子の正側端
子に結合され、前記相補対のｎチャンネル電界効果トラ
ンジスタのソースが前記第１電源電圧用の端子の負側端
子に結合される。
【０００４】
【従来の技術】この種のバッファ回路はドイツ特許出願
公開第DE-A-2929450号からレベル・シフタの形で既知で
ある。この既知の回路の目的は、入力電圧レベルを他の
高い出力電圧レベルに変換することを目的とするもの
で、C-MOS電界効果トランジスタを有する当該回路の出
力は入力端子上の電圧の変化に高速で追従する。出力電
圧の縁部の急峻さを増加させるために、入力端子に結合
された反転回路が設けられ、この反転回路の出力端子は
該出力端子と直列に組み合わされたコンデンサを介して
当該バッファ回路の出力端子に接続されている。この反
転回路は一方では正の電源電圧端子に結合され、他方で
は前記電界効果トランジスタの相補対用の負電源電圧よ
りも負の程度の小さい負電源電圧に接続されている。こ
れらの構成の結果、微分回路を構成する上記反転回路と
コンデンサとの組み合わせが入力電圧の変化を、制限さ
れた電圧の振れで、当該回路の出力端子に高速で伝送
し、最終的な出力電圧レベルには、通常のように、一方
の電界効果トランジスタが（必然的に）僅かに遅れて導
通した時に到達する。このように構成されたC-MOS回路
で発生するスイッチング遅れは、専らC-MOS電界効果ト
ランジスタのみを有する回路におけるよりも明らかに小
さい。
公開第DE-A-2929450号からレベル・シフタの形で既知で
ある。この既知の回路の目的は、入力電圧レベルを他の
高い出力電圧レベルに変換することを目的とするもの
で、C-MOS電界効果トランジスタを有する当該回路の出
力は入力端子上の電圧の変化に高速で追従する。出力電
圧の縁部の急峻さを増加させるために、入力端子に結合
された反転回路が設けられ、この反転回路の出力端子は
該出力端子と直列に組み合わされたコンデンサを介して
当該バッファ回路の出力端子に接続されている。この反
転回路は一方では正の電源電圧端子に結合され、他方で
は前記電界効果トランジスタの相補対用の負電源電圧よ
りも負の程度の小さい負電源電圧に接続されている。こ
れらの構成の結果、微分回路を構成する上記反転回路と
コンデンサとの組み合わせが入力電圧の変化を、制限さ
れた電圧の振れで、当該回路の出力端子に高速で伝送
し、最終的な出力電圧レベルには、通常のように、一方
の電界効果トランジスタが（必然的に）僅かに遅れて導
通した時に到達する。このように構成されたC-MOS回路
で発生するスイッチング遅れは、専らC-MOS電界効果ト
ランジスタのみを有する回路におけるよりも明らかに小
さい。
【０００５】上述した従来の回路の欠点は、出力端子に
おける電圧の振れが一方では正の電圧レベルにより、他
方では最も負の電圧レベルにより決まり、従って電圧遷
移の間に電源線を介して流れる高ピーク電流の結果、当
該バッファ回路を有する回路のあらゆる箇所で妨害信号
が生じてしまうということにある。
おける電圧の振れが一方では正の電圧レベルにより、他
方では最も負の電圧レベルにより決まり、従って電圧遷
移の間に電源線を介して流れる高ピーク電流の結果、当
該バッファ回路を有する回路のあらゆる箇所で妨害信号
が生じてしまうということにある。
【０００６】
【発明の目的及び概要】したがって、本発明の目的は出
力信号における電圧遷移の間の高ピーク電流による妨害
信号の発生が大幅に抑圧され、それでいて入力信号にお
ける電圧遷移が出力信号により高速で追従されるような
バッファ回路、特に入力バッファ回路とそれに組み合わ
される出力バッファ回路とを有するシステムを提供する
ことにある。
力信号における電圧遷移の間の高ピーク電流による妨害
信号の発生が大幅に抑圧され、それでいて入力信号にお
ける電圧遷移が出力信号により高速で追従されるような
バッファ回路、特に入力バッファ回路とそれに組み合わ
される出力バッファ回路とを有するシステムを提供する
ことにある。
【０００７】本発明の第１の見方によれば、本発明によ
るバッファ回路は前述したような形式のバッファ回路で
あって、当該バッファ回路の前記出力端子における出力
信号の電圧の振れが前記入力端子に印加される信号の電
圧の振れの所定割合分であり、基準電圧レベルを決定す
る決定手段が設けられていることを特徴としている。
るバッファ回路は前述したような形式のバッファ回路で
あって、当該バッファ回路の前記出力端子における出力
信号の電圧の振れが前記入力端子に印加される信号の電
圧の振れの所定割合分であり、基準電圧レベルを決定す
る決定手段が設けられていることを特徴としている。
【０００８】本発明は、出力電圧レベルの変化の間に高
ピーク電流により発生する問題が、一方においては当該
バッファ回路の出力電圧を通常のＴＴＬとコンパチブル
な５ボルトに代えて大幅に低い電圧レベルにすることに
より第１の反転回路の最大駆動により決まる出力信号の
振れが大幅に小さくなる結果としてピーク電流も大幅に
小さくなり、他方では基準電圧レベルを当該バッファ回
路の出力電圧の両極限電圧レベルの間に位置させるよう
にすると共に該基準電圧の線が信号電流を導通しないよ
うにすることにより比較的低い出力電圧レベルが妨害信
号により影響されるのを防止することができるという認
識に基づいている。
ピーク電流により発生する問題が、一方においては当該
バッファ回路の出力電圧を通常のＴＴＬとコンパチブル
な５ボルトに代えて大幅に低い電圧レベルにすることに
より第１の反転回路の最大駆動により決まる出力信号の
振れが大幅に小さくなる結果としてピーク電流も大幅に
小さくなり、他方では基準電圧レベルを当該バッファ回
路の出力電圧の両極限電圧レベルの間に位置させるよう
にすると共に該基準電圧の線が信号電流を導通しないよ
うにすることにより比較的低い出力電圧レベルが妨害信
号により影響されるのを防止することができるという認
識に基づいている。
【０００９】当該バッファ回路の出力電圧は、対称電源
電圧の場合好ましくは第２の正及び負の電源電圧レベル
の間に位置するようなレベルを持つ基準電圧と共に、例
えば他の集積回路等の他の回路に伝送される。この場
合、この他の回路は上記２つの信号から当該回路中のバ
ッファ回路の入力信号を再生することができる。
電圧の場合好ましくは第２の正及び負の電源電圧レベル
の間に位置するようなレベルを持つ基準電圧と共に、例
えば他の集積回路等の他の回路に伝送される。この場
合、この他の回路は上記２つの信号から当該回路中のバ
ッファ回路の入力信号を再生することができる。
【００１０】従って、本発明は上記の動作を行い得るよ
うな入力バッファ回路にも関し、該入力バッファ回路は
入力端子と出力端子とを備える一方前記第２電源電圧用
の端子を備える第３の反転回路を有し、前記入力端子及
び出力端子が当該バッファ回路の入力端子及び出力端子
をも形成しているものにおいて、前記第３の反転回路が
前記入力端子に入力された信号を増幅し、当該バッファ
回路が前記基準電圧レベルを入力する第２の入力端子
と、当該バッファ回路のオフセット電圧を低減する低減
手段とを有していることを特徴としている。
うな入力バッファ回路にも関し、該入力バッファ回路は
入力端子と出力端子とを備える一方前記第２電源電圧用
の端子を備える第３の反転回路を有し、前記入力端子及
び出力端子が当該バッファ回路の入力端子及び出力端子
をも形成しているものにおいて、前記第３の反転回路が
前記入力端子に入力された信号を増幅し、当該バッファ
回路が前記基準電圧レベルを入力する第２の入力端子
と、当該バッファ回路のオフセット電圧を低減する低減
手段とを有していることを特徴としている。
【００１１】上記の場合、好ましくは前記第２電源電圧
は対称な電源電圧であり、前記第３の反転回路がゲート
同士及びドレイン同士が相互結合された電界効果トラン
ジスタの少なくとも１つの相補対を有し、前記入力端子
が前記相互結合されたゲートに結合され、前記出力端子
が前記相互結合されたドレインに結合され、前記相補対
のｐチャンネル電界効果トランジスタのソースは前記第
２電源電圧用の端子の正側端子に結合され、該相補対の
ｎチャンネル電界効果トランジスタのソースが前記第２
電源電圧用の端子の負側端子に結合されいることを特徴
としている。
は対称な電源電圧であり、前記第３の反転回路がゲート
同士及びドレイン同士が相互結合された電界効果トラン
ジスタの少なくとも１つの相補対を有し、前記入力端子
が前記相互結合されたゲートに結合され、前記出力端子
が前記相互結合されたドレインに結合され、前記相補対
のｐチャンネル電界効果トランジスタのソースは前記第
２電源電圧用の端子の正側端子に結合され、該相補対の
ｎチャンネル電界効果トランジスタのソースが前記第２
電源電圧用の端子の負側端子に結合されいることを特徴
としている。
【００１２】当該入力バッファ回路においては、上記電
界効果トランジスタの相補対が入力電圧を５ボルトの電
圧の振れを持つ元の電圧レベルに回復させ、オフセット
電圧を低減する前記低減手段が好ましくは電界効果トラ
ンジスタの他の相補対を有し、これら電界効果トランジ
スタが相互結合されたゲート及びドレインを有し、これ
ら２つのトランジスタの前記相互結合された部分が前記
第２の入力端子に結合され、これら２つのトランジスタ
のソースが前記相補対の対応する電界効果トランジスタ
のソースに結合される。この構成は当該入力バッファ回
路のオフセット電圧を制限する。
界効果トランジスタの相補対が入力電圧を５ボルトの電
圧の振れを持つ元の電圧レベルに回復させ、オフセット
電圧を低減する前記低減手段が好ましくは電界効果トラ
ンジスタの他の相補対を有し、これら電界効果トランジ
スタが相互結合されたゲート及びドレインを有し、これ
ら２つのトランジスタの前記相互結合された部分が前記
第２の入力端子に結合され、これら２つのトランジスタ
のソースが前記相補対の対応する電界効果トランジスタ
のソースに結合される。この構成は当該入力バッファ回
路のオフセット電圧を制限する。
【００１３】前記反転回路及び前記コンデンサが出力バ
ッファ回路の出力端子に直接伝送する電圧を、該電圧が
当該バッファ回路自体の出力電圧を超えないように（こ
れは出力電圧のオーバーシュートの形の歪をもたらすの
で好ましくない）予め選定するために、好ましくは前記
出力バッファ回路の出力端子と共通電圧レベル（アー
ス）との間及び前記入力バッファ回路の入力端子と該共
通電圧レベルとの間に各々第２のコンデンサ及び第３の
コンデンサが設けられ、これら第２及び第３のコンデン
サが前記第１のコンデンサと共に、出力バッファ回路の
入力電圧の振れを当該出力電圧の最大値に低減する容量
性分圧器を構成するようにする。
ッファ回路の出力端子に直接伝送する電圧を、該電圧が
当該バッファ回路自体の出力電圧を超えないように（こ
れは出力電圧のオーバーシュートの形の歪をもたらすの
で好ましくない）予め選定するために、好ましくは前記
出力バッファ回路の出力端子と共通電圧レベル（アー
ス）との間及び前記入力バッファ回路の入力端子と該共
通電圧レベルとの間に各々第２のコンデンサ及び第３の
コンデンサが設けられ、これら第２及び第３のコンデン
サが前記第１のコンデンサと共に、出力バッファ回路の
入力電圧の振れを当該出力電圧の最大値に低減する容量
性分圧器を構成するようにする。
【００１４】更に、米国特許第4002928号からは出力バ
ッファ回路と入力バッファ回路とを有するシステムであ
って、これらバッファ回路が集積回路の出力側と他の集
積回路の入力側とに各々設けられ、伝送すべきパルス状
の信号が出力バッファ回路における伝送速度を高めるた
めに低い電圧レベルにされ、入力バッファ回路に入力さ
れた際に元の電圧レベルにされるようなシステムが知ら
れていることに注意されたい。しかしながら、この既知
のシステムは別個の基準電圧線を有さず、従って信号
が、電圧遷移の間の高電源電流によるかなりの妨害信号
（低信号レベルの場合でも）を帯びる電源電圧線の何れ
かの電圧レベルに関係したものとなる。更に、上記の米
国特許によるシステムは伝送すべき信号の縁部の急峻さ
を改善する手段も有していない。
ッファ回路と入力バッファ回路とを有するシステムであ
って、これらバッファ回路が集積回路の出力側と他の集
積回路の入力側とに各々設けられ、伝送すべきパルス状
の信号が出力バッファ回路における伝送速度を高めるた
めに低い電圧レベルにされ、入力バッファ回路に入力さ
れた際に元の電圧レベルにされるようなシステムが知ら
れていることに注意されたい。しかしながら、この既知
のシステムは別個の基準電圧線を有さず、従って信号
が、電圧遷移の間の高電源電流によるかなりの妨害信号
（低信号レベルの場合でも）を帯びる電源電圧線の何れ
かの電圧レベルに関係したものとなる。更に、上記の米
国特許によるシステムは伝送すべき信号の縁部の急峻さ
を改善する手段も有していない。
【００１５】
【実施例】図１は、本発明による符号100で示す出力バ
ッファ回路と、符号200で示す入力バッファ回路と有す
るシステムを概略的に図示している。上記２つのバッフ
ァ回路は例えば２つの別個の集積回路中に存在してもよ
く、その場合はこれら回路間でパルス状の（論理）信号
が伝送される。上記のような集積回路は例えば電話用の
エコー・キャンセラ(echo canceller)の一部を構成して
もよく、その場合には一方の集積回路が電話回線とのア
ナログ・インターフェースを有し、他方の集積回路が信
号処理用のディジタル回路を有する。このような場合、
例えば7.68MHzの周波数を持つクロック信号、例えば80K
Hzの周波数を持つ符号信号及び例えばシグマ・デルタ変
調器のようなアナログ・ディジタル変換器の出力信号が
上記のような集積回路間で伝送される。この場合、伝送
すべき上記のような形式の信号の各々に対して、一方の
集積回路が本発明による出力バッファ回路を有し、他方
の集積回路が本発明による入力バッファ回路を有する。
しかしながら、本発明による上記バッファ回路は電話用
に使用されるもの以外の他の多くの形式の回路にも適用
することができる。
ッファ回路と、符号200で示す入力バッファ回路と有す
るシステムを概略的に図示している。上記２つのバッフ
ァ回路は例えば２つの別個の集積回路中に存在してもよ
く、その場合はこれら回路間でパルス状の（論理）信号
が伝送される。上記のような集積回路は例えば電話用の
エコー・キャンセラ(echo canceller)の一部を構成して
もよく、その場合には一方の集積回路が電話回線とのア
ナログ・インターフェースを有し、他方の集積回路が信
号処理用のディジタル回路を有する。このような場合、
例えば7.68MHzの周波数を持つクロック信号、例えば80K
Hzの周波数を持つ符号信号及び例えばシグマ・デルタ変
調器のようなアナログ・ディジタル変換器の出力信号が
上記のような集積回路間で伝送される。この場合、伝送
すべき上記のような形式の信号の各々に対して、一方の
集積回路が本発明による出力バッファ回路を有し、他方
の集積回路が本発明による入力バッファ回路を有する。
しかしながら、本発明による上記バッファ回路は電話用
に使用されるもの以外の他の多くの形式の回路にも適用
することができる。
【００１６】前記出力バッファ回路100は、好ましくは
相補対を形成するｎチャンネルC-MOS電界効果トランジ
スタ101とｐチャンネルC-MOS電界効果トランジスタ102
とから構成される第１の反転回路を有し、この場合これ
ら電界効果トランジスタの各ゲート及び各ドレインは相
互に結合されている。当該出力バッファ回路の入力端子
103は相互結合された上記各ゲートに結合され、出力端
子117は相互結合された上記各ドレインに結合されてい
る。電界効果トランジスタ102のソースは第１の正の電
源電圧用の接続点104に結合され、電界効果トランジス
タ101のソースは第１の負の電源電圧用の接続点105に結
合されている。
相補対を形成するｎチャンネルC-MOS電界効果トランジ
スタ101とｐチャンネルC-MOS電界効果トランジスタ102
とから構成される第１の反転回路を有し、この場合これ
ら電界効果トランジスタの各ゲート及び各ドレインは相
互に結合されている。当該出力バッファ回路の入力端子
103は相互結合された上記各ゲートに結合され、出力端
子117は相互結合された上記各ドレインに結合されてい
る。電界効果トランジスタ102のソースは第１の正の電
源電圧用の接続点104に結合され、電界効果トランジス
タ101のソースは第１の負の電源電圧用の接続点105に結
合されている。
【００１７】上記接続点104及び105の電圧レベルは端子
117における当該出力バッファ回路の出力電圧の最大の
電圧の振れを決定し、当該実施例におけるこの振れは入
力端子103に印加される電圧の振れよりも１０倍以上小
さい。上記入力電圧がTTLとコンパチブルな５ボルトの
電圧の振れを有する場合、出力電圧は0.5ボルトの電圧
の振れを有し、このことは前記各接続点（端子）104及
び105における電源電圧は第１の反転回路に関しては+25
0mV及び-250mVであるべきであることを意味している。
上記正の電圧レベルは既知の方法により電流源106と抵
抗107との直列接続を用いて決定され、この直列接続は
例えば+2.5ボルトの第２の正の電源電圧と基準電圧線11
2との間に介挿される。この場合、上記電流源により供
給される電流と上記抵抗の大きさとを適切に選択すれ
ば、電流源106と抵抗107との間の接続点に+250mVの電圧
レベルが得られる。同様に、接続点105における負の第
１の電源電圧は電流源108と抵抗109とにより決定され、
この場合電流源108は例えば-2.5ボルトの第２の負の電
源電圧用の端子111に接続されている。もし、前記接続
点104及び105における電圧レベルの絶対値が等しい大き
さで、抵抗107及び109の大きさが等しければ、前記基準
電圧線112上の電圧レベルは零ボルトに等しい。このよ
うに構成された反転回路を用いれば、５ボルトの振れを
持つ入力電圧が250mVの振れを持つ反転出力電圧に変換
され、この振れは前記電源線110及び111上に非常に小さ
なピーク電流しか、従って非常に低い妨害レベルしか発
生しない。本発明の他の見方によれば、電源電圧及び共
通電圧線上に（低くはあるが）依然として存在する妨害
信号が比較的低い出力信号レベルに対して悪影響を及ぼ
さないように、出力端子117上の信号レベルは、従来そ
うであるように、電源線110及び111の何れにも叉共通電
圧（アース）用の端子118上の電圧レベルにも無関係と
なっている。本発明によれば、出力電圧は線112上の基
準電圧レベルに関係するが、この線を介しては信号電流
は流れず、従ってこの基準電圧は極めて「純粋」であ
る。
117における当該出力バッファ回路の出力電圧の最大の
電圧の振れを決定し、当該実施例におけるこの振れは入
力端子103に印加される電圧の振れよりも１０倍以上小
さい。上記入力電圧がTTLとコンパチブルな５ボルトの
電圧の振れを有する場合、出力電圧は0.5ボルトの電圧
の振れを有し、このことは前記各接続点（端子）104及
び105における電源電圧は第１の反転回路に関しては+25
0mV及び-250mVであるべきであることを意味している。
上記正の電圧レベルは既知の方法により電流源106と抵
抗107との直列接続を用いて決定され、この直列接続は
例えば+2.5ボルトの第２の正の電源電圧と基準電圧線11
2との間に介挿される。この場合、上記電流源により供
給される電流と上記抵抗の大きさとを適切に選択すれ
ば、電流源106と抵抗107との間の接続点に+250mVの電圧
レベルが得られる。同様に、接続点105における負の第
１の電源電圧は電流源108と抵抗109とにより決定され、
この場合電流源108は例えば-2.5ボルトの第２の負の電
源電圧用の端子111に接続されている。もし、前記接続
点104及び105における電圧レベルの絶対値が等しい大き
さで、抵抗107及び109の大きさが等しければ、前記基準
電圧線112上の電圧レベルは零ボルトに等しい。このよ
うに構成された反転回路を用いれば、５ボルトの振れを
持つ入力電圧が250mVの振れを持つ反転出力電圧に変換
され、この振れは前記電源線110及び111上に非常に小さ
なピーク電流しか、従って非常に低い妨害レベルしか発
生しない。本発明の他の見方によれば、電源電圧及び共
通電圧線上に（低くはあるが）依然として存在する妨害
信号が比較的低い出力信号レベルに対して悪影響を及ぼ
さないように、出力端子117上の信号レベルは、従来そ
うであるように、電源線110及び111の何れにも叉共通電
圧（アース）用の端子118上の電圧レベルにも無関係と
なっている。本発明によれば、出力電圧は線112上の基
準電圧レベルに関係するが、この線を介しては信号電流
は流れず、従ってこの基準電圧は極めて「純粋」であ
る。
【００１８】C-MOS電界効果トランジスタを有する反転
回路は比較的低速で、非常に急峻な信号縁を持つ出力電
圧を供給することはできないが、前記バッファ回路100
は、好ましくは同様にC-MOS電界効果トランジスタ、即
ちｎチャンネルC-MOS電界効果トランジスタ113とｐチャ
ンネル電界効果トランジスタ114とからなる第２の反転
回路を有する。上記各電界効果トランジスタは一緒に相
補対を形成し、これらトランジスタのゲート及びドレイ
ンは各々相互結合されている。電界効果トランジスタ11
3及び114のソースは電源線111上の-2.5ボルトの第２の
負の電源電圧レベルと、電源線110上の+2.5ボルトの第
２の正の電源電圧レベルとに各々接続されている。ま
た、上記の相互結合されたゲートは前記入力端子103に
接続され、相互結合されたドレインはコンデンサ115に
より前記出力端子117に接続されている。これら反転回
路とコンデンサとの組み合わせによれば、入力電圧の変
化は即座に出力に伝達され、これにより出力電圧の縁部
の急峻さが高められる。このような回路の詳細に関して
は、ドイツ特許出願公開第DE-A-2929450号を参照された
い。電界効果トランジスタ113及び114を有する反転回路
に関しては、５ボルトの完全な電圧の振れをコンデンサ
115により出力端子117に伝達してしまうのは好ましくな
い。何故なら、そのようであると出力信号にオーバーシ
ュートが生じるからである。従って、出力端子117と点1
18における共通電圧レベルとの間に接続された第２のコ
ンデンサ119を設け、このコンデンサは前記コンデンサ1
15と共に出力端子117上の電圧の振れを制限する容量性
分圧器を形成する。
回路は比較的低速で、非常に急峻な信号縁を持つ出力電
圧を供給することはできないが、前記バッファ回路100
は、好ましくは同様にC-MOS電界効果トランジスタ、即
ちｎチャンネルC-MOS電界効果トランジスタ113とｐチャ
ンネル電界効果トランジスタ114とからなる第２の反転
回路を有する。上記各電界効果トランジスタは一緒に相
補対を形成し、これらトランジスタのゲート及びドレイ
ンは各々相互結合されている。電界効果トランジスタ11
3及び114のソースは電源線111上の-2.5ボルトの第２の
負の電源電圧レベルと、電源線110上の+2.5ボルトの第
２の正の電源電圧レベルとに各々接続されている。ま
た、上記の相互結合されたゲートは前記入力端子103に
接続され、相互結合されたドレインはコンデンサ115に
より前記出力端子117に接続されている。これら反転回
路とコンデンサとの組み合わせによれば、入力電圧の変
化は即座に出力に伝達され、これにより出力電圧の縁部
の急峻さが高められる。このような回路の詳細に関して
は、ドイツ特許出願公開第DE-A-2929450号を参照された
い。電界効果トランジスタ113及び114を有する反転回路
に関しては、５ボルトの完全な電圧の振れをコンデンサ
115により出力端子117に伝達してしまうのは好ましくな
い。何故なら、そのようであると出力信号にオーバーシ
ュートが生じるからである。従って、出力端子117と点1
18における共通電圧レベルとの間に接続された第２のコ
ンデンサ119を設け、このコンデンサは前記コンデンサ1
15と共に出力端子117上の電圧の振れを制限する容量性
分圧器を形成する。
【００１９】一方、入力バッファ回路200は電圧供給端
子215、210及び211を有し、これら端子は前記出力バッ
ファ回路100における各線118、110及び111と同一の電源
電圧レベルを各々帯びる。この実施例においては、これ
ら電圧レベルは、各々、共通電圧レベル（アース）、+
2.5ボルト及び-2.5ボルトである。当該入力バッファ回
路200は、更に、ｎチャンネルC-MOS電界効果トランジス
タ201とｐチャンネル電界効果トランジスタ202とを有す
る反転回路を含み、これらトランジスタは一緒に相互対
を形成し、ゲート及びドレインは各々相互に結合されて
いる。当該入力バッファ回路の入力端子203は上記の相
互結合されたゲートに結合され、出力端子204は相互結
合されたドレインに結合されている。電界効果トランジ
スタ202のソースは電流源212の端子206に結合され、該
電流源は正の電源電圧線210から給電されるようになっ
ている。叉、電界効果トランジスタ201のソースは電流
源213の端子207に結合され、該電流源は負の電源電圧線
211から給電されるようになっている。このように、電
界効果トランジスタ201及び202は出力バッファ回路100
の出力端子117から入力した0.5ボルトの振れの入力電圧
を、出力端子204上の５ボルトの振れの反転出力電圧に
再変換する。従って、回路100の入力端子103上の信号が
回路200の出力端子204において正しい極性及び電圧の振
れで得られる。入力バッファ回路200のオフセット電圧
を制限するために、ｎチャンネルC-MOS電界効果トラン
ジスタ208とｐチャンネルC-MOS電界効果トランジスタ20
9とが設けられ、これらトランジスタは一緒に相補対を
形成し、それらのゲート及びドレインは各々相互に結合
されて、前記回路100の端子116からの基準電圧レベルを
入力するための端子205に接続されている。ｎチャンネ
ルC-MOS電界効果トランジスタ208のソースは前記電流源
213の端子207に接続され、ｐチャンネル電界効果トラン
ジスタ209のソースは電流源212の端子206に接続されて
いる。このように、２つの電界効果トランジスタ208及
び209のゲート／ドレイン電圧は零ボルトに等しくされ
るので、叉一方ではｎチャンネル電界効果トランジスタ
208及び209に他方ではｐチャンネル電界効果トランジス
タ202及び209に殆ど同一の特性を与えることにより、前
記オフセット電圧は無視できる程度のレベルに低減され
る。
子215、210及び211を有し、これら端子は前記出力バッ
ファ回路100における各線118、110及び111と同一の電源
電圧レベルを各々帯びる。この実施例においては、これ
ら電圧レベルは、各々、共通電圧レベル（アース）、+
2.5ボルト及び-2.5ボルトである。当該入力バッファ回
路200は、更に、ｎチャンネルC-MOS電界効果トランジス
タ201とｐチャンネル電界効果トランジスタ202とを有す
る反転回路を含み、これらトランジスタは一緒に相互対
を形成し、ゲート及びドレインは各々相互に結合されて
いる。当該入力バッファ回路の入力端子203は上記の相
互結合されたゲートに結合され、出力端子204は相互結
合されたドレインに結合されている。電界効果トランジ
スタ202のソースは電流源212の端子206に結合され、該
電流源は正の電源電圧線210から給電されるようになっ
ている。叉、電界効果トランジスタ201のソースは電流
源213の端子207に結合され、該電流源は負の電源電圧線
211から給電されるようになっている。このように、電
界効果トランジスタ201及び202は出力バッファ回路100
の出力端子117から入力した0.5ボルトの振れの入力電圧
を、出力端子204上の５ボルトの振れの反転出力電圧に
再変換する。従って、回路100の入力端子103上の信号が
回路200の出力端子204において正しい極性及び電圧の振
れで得られる。入力バッファ回路200のオフセット電圧
を制限するために、ｎチャンネルC-MOS電界効果トラン
ジスタ208とｐチャンネルC-MOS電界効果トランジスタ20
9とが設けられ、これらトランジスタは一緒に相補対を
形成し、それらのゲート及びドレインは各々相互に結合
されて、前記回路100の端子116からの基準電圧レベルを
入力するための端子205に接続されている。ｎチャンネ
ルC-MOS電界効果トランジスタ208のソースは前記電流源
213の端子207に接続され、ｐチャンネル電界効果トラン
ジスタ209のソースは電流源212の端子206に接続されて
いる。このように、２つの電界効果トランジスタ208及
び209のゲート／ドレイン電圧は零ボルトに等しくされ
るので、叉一方ではｎチャンネル電界効果トランジスタ
208及び209に他方ではｐチャンネル電界効果トランジス
タ202及び209に殆ど同一の特性を与えることにより、前
記オフセット電圧は無視できる程度のレベルに低減され
る。
【００２０】回路200の入力端子203と共通電源線215と
の間にはコンデンサ214が介挿され、該コンデンサは回
路100のコンデンサ119と共に前記容量性分圧器の除数を
決定する。上記コンデンサ119及び214の値を計算する場
合、既に存在する回路100及び回路200の各（寄生）出力
容量及び入力容量を各々考慮に入れることが可能であ
る。
の間にはコンデンサ214が介挿され、該コンデンサは回
路100のコンデンサ119と共に前記容量性分圧器の除数を
決定する。上記コンデンサ119及び214の値を計算する場
合、既に存在する回路100及び回路200の各（寄生）出力
容量及び入力容量を各々考慮に入れることが可能であ
る。
【図１】 本発明による出力バッファ回路及び入力バッ
ファ回路を有するシステムの回路図である。
ファ回路を有するシステムの回路図である。
100…出力バッファ回路、
101、102…第１の反転回路（電界効果トランジスタ）、
103…出力バッファ回路の入力端子、
104、105…第１電源電圧線、
106、108…電流源、
107、109…抵抗、
110、111…第２電源電圧線、
112…基準電圧線、
113、114…第２の反転回路（電界効果トランジスタ）、
115…第１のコンデンサ、
116…基準電圧の端子、
117…出力バッファ回路の出力端子、
118…共通電圧点、
119…第２のコンデンサ、
200…入力バッファ回路、
201、202…第３の反転回路（電界効果トランジスタ）、
203…入力バッファ回路の入力端子、
204…入力バッファ回路の出力端子、
205…基準電圧の端子、
208、209…オフセット低減手段（電界効果トランジス
タ）、 210、211…第２電源電圧線、 212、213…電流源、 214…第３のコンデンサ、 215…共通電圧点。
タ）、 210、211…第２電源電圧線、 212、213…電流源、 214…第３のコンデンサ、 215…共通電圧点。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ダニエル ヨハネス ゲラルドゥス ヤ
ンセン
オランダ国 5621 ベーアー アインド
ーフェン フルーネヴァウツウェッハ
１
(56)参考文献 特開 昭55−16539（ＪＰ，Ａ)
特開 昭63−50209（ＪＰ，Ａ)
特開 昭50−34150（ＪＰ，Ａ)
米国特許4002928（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (10)
- 【請求項１】 入力端子と出力端子とを備える一方第１
電源電圧用の端子を備える第１の反転回路を有するバッ
ファ回路であって、前記入力端子及び出力端子が当該バ
ッファ回路の入力端子及び出力端子をも形成し、該バッ
ファ回路の前記入力端子と出力端子との間には第２の反
転回路と第１のコンデンサとの直列接続が介挿され、こ
の第２の反転回路が第２電源電圧用の端子に接続されて
いるようなバッファ回路において、 当該バッファ回路の前記出力端子における出力信号の電
圧の振れが前記入力端子に印加される信号の電圧の振れ
の所定割合分であり、基準電圧レベルを決定する決定手
段が設けられ、前記出力電圧が前記基準電圧に関係して
いることを特徴とするバッファ回路。 - 【請求項２】 請求項１に記載のバッファ回路におい
て、前記基準電圧レベルを決定する手段が、前記第１電
源電圧用の端子の間に設けられる二つの抵抗の直列構成
を有し、 前記基準電圧は前記二つの抵抗の接続点にもたらされる
ことを特徴とするバッファ回路。 - 【請求項３】 前記第１及び第２電源電圧が各々正及び
負の電源電圧を有するような請求項１に記載のバッファ
回路において、前記第１の反転回路がゲート同士及びド
レイン同士が相互結合された電界効果トランジスタの少
なくとも１つの相補対を有し、前記入力端子が前記相互
結合されたゲートに結合され、前記出力端子が前記相互
結合されたドレインに結合され、前記相補対のｐチャン
ネル電界効果トランジスタのソースが前記第１電源電圧
用の端子の正側端子に結合され、前記相補対のｎチャン
ネル電界効果トランジスタのソースが前記第１電源電圧
用の端子の負側端子に結合され、前記基準電圧レベルが
前記第２電源電圧の正及び負の電圧レベルの間に位置し
ていることを特徴とするバッファ回路。 - 【請求項４】 請求項１、請求項２、又は請求項３に記
載のバッファ回路と共働させるバッファ回路であって、
入力端子と出力端子とを備える一方前記第２電源電圧用
の端子を備える第３の反転回路を有し、前記入力端子及
び出力端子が当該バッファ回路の入力端子及び出力端子
をも形成しているバッファ回路において、前記第３の反
転回路は前記出力端子に前記入力端子に入力された信号
の電圧の振れの拡大されたものを供給し、前記バッファ
回路が前記基準電圧レベルを入力する第２の入力端子
と、当該バッファ回路のオフセット電圧を低減する低減
手段とを有していることを特徴とするバッファ回路。 - 【請求項５】 前記第２電源電圧が対称な電源電圧であ
るような請求項４に記載のバッファ回路において、前記
第３の反転回路がゲート同士及びドレイン同士が相互結
合された電界効果トランジスタの少なくとも１つの相補
対を有し、前記入力端子が前記相互結合されたゲートに
結合され、前記出力端子が前記相互結合されたドレイン
に結合され、前記相補対のｐチャンネル電界効果トラン
ジスタのソースは前記第２電源電圧用の端子の正側端子
に結合され、該相補対のｎチャンネル電界効果トランジ
スタのソースが前記第２電源電圧用の端子の負側端子に
結合されていることを特徴とするバッファ回路。 - 【請求項６】 請求項５に記載のバッファ回路におい
て、前記バッファ回路のオフセット電圧を低減する低減
手段が電界効果トランジスタの他の相補対を有し、これ
ら電界効果トランジスタの各々は相互結合されたゲート
及びドレインを有し、これら２つのトランジスタの前記
相互結合部は前記第２の入力端子に結合され、これら２
つのトランジスタのソースが最初に記載した前記電界効
果トランジスタの相補対の対応する電界効果トランジス
タのソースに結合されていることを特徴とするバッファ
回路。 - 【請求項７】 請求項４、請求項５、又は請求項６に記
載のバッファ回路において、 前記出力端子における信号の電圧の振れが請求項１、請
求項２、又は請求項３に記載のバッファ回路の入力端子
における信号の電圧の振れと同一であることを特徴とす
るバッファ回路。 - 【請求項８】 出力バッファ回路として動作する請求項
１、請求項２、又は請求項３に記載のバッファ回路を有
し、この出力バッファ回路の出力端子が入力バッファ回
路として動作する請求項４、請求項５、請求項６、又は
請求項７に記載のバッファ回路の入力端子に結合されて
いるシステムにおいて、前記出力バッファ回路の出力端
子と共通電圧レベルとの間及び前記入力バッファ回路の
入力端子と該共通電圧レベルとの間に各々第２のコンデ
ンサ及び第３のコンデンサが設けられ、これら第２及び
第３のコンデンサが前記第１のコンデンサと共に容量性
分圧器を構成することを特徴とするシステム。 - 【請求項９】 請求項３、請求項５、又は請求項６の何
れか一項に記載のバッファ回路において、前記各電界効
果トランジスタが何れもＣ−ＭＯＳ電界効果トランジス
タであることを特徴とするバッファ回路。 - 【請求項１０】 請求項１ないし請求項６の何れか一項
に記載のバッファ回路において、前記第１電源電圧が各
々＋２５０ｍＶ及び−２５０ｍＶであり、前記第２電源
電圧が各々＋５Ｖ及び−５Ｖであることを特徴とするバ
ッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL92202152.2 | 1992-07-14 | ||
| EP92202152 | 1992-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216743A JPH06216743A (ja) | 1994-08-05 |
| JP3509900B2 true JP3509900B2 (ja) | 2004-03-22 |
Family
ID=8210777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19696093A Expired - Fee Related JP3509900B2 (ja) | 1992-07-14 | 1993-07-14 | 出力バッファ回路と入力バッファ回路とを有するシステム |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3509900B2 (ja) |
| KR (1) | KR100309081B1 (ja) |
| DE (1) | DE69318222T2 (ja) |
| TW (1) | TW247975B (ja) |
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| US6051998A (en) * | 1998-04-22 | 2000-04-18 | Mitsubishi Semiconductor America, Inc. | Offset-compensated peak detector with output buffering |
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| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
| KR100841126B1 (ko) * | 2006-02-14 | 2008-06-24 | 한양대학교 산학협력단 | 평판 디스플레이 구동용 아날로그 버퍼회로 |
| TW200903988A (en) * | 2007-07-03 | 2009-01-16 | Holtek Semiconductor Inc | Low drop-out voltage regulator with high-performance linear and load regulation |
| CN105610320A (zh) * | 2016-01-15 | 2016-05-25 | 中山芯达电子科技有限公司 | 同相时延升压电路 |
| CN105680687A (zh) * | 2016-01-15 | 2016-06-15 | 中山芯达电子科技有限公司 | 反相时延升压电路 |
| CN111682866B (zh) * | 2020-06-24 | 2024-02-09 | 天津中科海高微波技术有限公司 | 输出电流可调的GaAs开关驱动电路 |
| KR102446853B1 (ko) * | 2020-09-21 | 2022-09-26 | 인천대학교 산학협력단 | 더블 센싱 마진을 이용한 비휘발성 플립플롭 및 이의 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4002928A (en) | 1973-09-18 | 1977-01-11 | Siemens Aktiengesellschaft | Process for transmitting signals between two chips with high-speed complementary MOS circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238852A (en) * | 1975-09-22 | 1977-03-25 | Seiko Instr & Electronics Ltd | Level shift circuit |
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
| US5198699A (en) * | 1988-09-09 | 1993-03-30 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
| US4998028A (en) * | 1990-01-26 | 1991-03-05 | International Business Machines Corp. | High speed CMOS logic device for providing ECL compatible logic levels |
| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
-
1993
- 1993-06-03 TW TW082104427A patent/TW247975B/zh active
- 1993-06-15 US US08/076,033 patent/US5397940A/en not_active Expired - Fee Related
- 1993-07-07 DE DE69318222T patent/DE69318222T2/de not_active Expired - Fee Related
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|---|---|---|---|---|
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