JP2547889B2 - Ｃｍｏｓ−ｅｃｌ出力バッファ回路 - Google Patents
Ｃｍｏｓ−ｅｃｌ出力バッファ回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description
【発明の詳細な説明】 ［発明の属する技術分野］ 本発明は相補形金属酸化物シリコン（CMOS）回路に適
する電圧からエミッタ結合形論理（ECL）回路に適する
電圧へ変換するためのバッファ回路に関する。
する電圧からエミッタ結合形論理（ECL）回路に適する
電圧へ変換するためのバッファ回路に関する。
［従来技術の説明］ 多くのシステム、特に高速データリンクを必要とする
システムでは、CMOS技術を用いる集積回路チップとECL
回路を用いるチップの間に効率的な相互接続を提供する
必要がある。CMOS回路は通常０ボルトから５ボルトの間
の論理振幅で動作し、これに対してECLチップは−0.95
ボルトから−1.7ボルトの間の論理振幅で動作するため
問題が生じてくる。
システムでは、CMOS技術を用いる集積回路チップとECL
回路を用いるチップの間に効率的な相互接続を提供する
必要がある。CMOS回路は通常０ボルトから５ボルトの間
の論理振幅で動作し、これに対してECLチップは−0.95
ボルトから−1.7ボルトの間の論理振幅で動作するため
問題が生じてくる。
適当な電圧振幅を得る従来の方法は、CMOSチップの外
部チップにバイポーラ・バッファ回路を提供することで
ある。（例えば、1986年のフェアチャイルド（Fairchil
d）F100K ECL データブック第３−38頁から第40頁を参
照）。この従来技術においては、動作特性及びコストフ
ァクタの観点から、CMOSチップ自身に組込まれた、ECL
チップとの相互接続のためのCMOS出力バッファがさらに
必要とされる。
部チップにバイポーラ・バッファ回路を提供することで
ある。（例えば、1986年のフェアチャイルド（Fairchil
d）F100K ECL データブック第３−38頁から第40頁を参
照）。この従来技術においては、動作特性及びコストフ
ァクタの観点から、CMOSチップ自身に組込まれた、ECL
チップとの相互接続のためのCMOS出力バッファがさらに
必要とされる。
最近、CMOS出力バッファ回路を提供する幾つかの提案
がある。例えば、1988年のアイ・イー・イー・イー固体
回路国際会議技術論文集（IEEE International Solid S
tate Circuits Conference Digest of Technical Paper
s）第64−65頁及び第302−303頁のマイア（Meier）氏の
文献「２μmCMOSデジタル・アダプティプ等化器チップ
…」の中では、低レベル電圧は外部電源によって確立さ
れる。高電圧レベルは電流源として動作するMOSトラン
ジスタによってセットされ、それが他のブランチのトラ
ンジスタ列を通じて電流を映す。従って、高電圧レベル
のみが回路によって制御される。
がある。例えば、1988年のアイ・イー・イー・イー固体
回路国際会議技術論文集（IEEE International Solid S
tate Circuits Conference Digest of Technical Paper
s）第64−65頁及び第302−303頁のマイア（Meier）氏の
文献「２μmCMOSデジタル・アダプティプ等化器チップ
…」の中では、低レベル電圧は外部電源によって確立さ
れる。高電圧レベルは電流源として動作するMOSトラン
ジスタによってセットされ、それが他のブランチのトラ
ンジスタ列を通じて電流を映す。従って、高電圧レベル
のみが回路によって制御される。
バッファ回路の各ブランチの各トランジスタのゲート
に高低の基準電圧を接続することによって高電圧及び低
電圧を提供することが提案されている。第３のトランジ
スタは、バッファ出力に１つあるいは両方のブランチを
接続させるようにこれを制御し、それによって低電圧レ
ベルあるいは高電圧レベルをセットすることを決める。
例えば、1988年のアイ・イー・イー・イー固体回路（IE
EE Journal of Solid State Circuits）第23巻第133−1
41頁のチャオ（Chao）らの文献「140Mbit/s CMOS LSI
フレイマー・チップ…」を参照。
に高低の基準電圧を接続することによって高電圧及び低
電圧を提供することが提案されている。第３のトランジ
スタは、バッファ出力に１つあるいは両方のブランチを
接続させるようにこれを制御し、それによって低電圧レ
ベルあるいは高電圧レベルをセットすることを決める。
例えば、1988年のアイ・イー・イー・イー固体回路（IE
EE Journal of Solid State Circuits）第23巻第133−1
41頁のチャオ（Chao）らの文献「140Mbit/s CMOS LSI
フレイマー・チップ…」を参照。
本発明の目的は、CMOS集積回路チップの一部として、
ECL論理チップへの接続のための電圧レベルをセットす
る出力バッファ回路を提供することである。
ECL論理チップへの接続のための電圧レベルをセットす
る出力バッファ回路を提供することである。
（発明の概要） これらの目的は出力バッファ回路である本発明によっ
て実現される。その回路は回路の出力に接続されるMOS
トランジスタからなり、そのトランジスタはゲート電極
を含む。出力端に接続されているエミッタ結合形論理回
路に適する電圧レベルを回路の出力で確立するための手
段が提供されている。それらの手段は、単一半導体チッ
プに集積され、また基準電圧を供給するために、チップ
の外部で少なくとも１つの抵抗が提供されている。
て実現される。その回路は回路の出力に接続されるMOS
トランジスタからなり、そのトランジスタはゲート電極
を含む。出力端に接続されているエミッタ結合形論理回
路に適する電圧レベルを回路の出力で確立するための手
段が提供されている。それらの手段は、単一半導体チッ
プに集積され、また基準電圧を供給するために、チップ
の外部で少なくとも１つの抵抗が提供されている。
本回路は、それらの手段が、トランジスタが各基準電
圧に対して回路の出力でエミッタ結合形論理回路に適す
る電圧レベルを確立するように、ゲート電極に一対の基
準電圧を交互に供給する手段を含むことを特徴とする。
圧に対して回路の出力でエミッタ結合形論理回路に適す
る電圧レベルを確立するように、ゲート電極に一対の基
準電圧を交互に供給する手段を含むことを特徴とする。
（実施例の説明） 第１図は、CMOS電圧レベルのECL電圧レベルへの変換
を含む回路の全体図を示す。標準のバンドギャップ電圧
基準回路10は、温度及び電源電圧に影響されない電圧V
BGを生成する。バンドギャップ基準回路は標準の電圧ミ
ラー回路11に接続され、そこでVBGがそれぞれ低レベル
電圧VOLと高レベル電圧VOHに変換される。典型的には、
VBGは約VSS＋1.23ボルトで、VOLは約VDD−1.7ボルト
で、またVOHは約VDD−0.95ボルトである。VSSはCMOSチ
ップへの最大の負電圧（典型的には−５ボルト）、VDD
は最大の正電圧（典型的には０ボルト）である。
を含む回路の全体図を示す。標準のバンドギャップ電圧
基準回路10は、温度及び電源電圧に影響されない電圧V
BGを生成する。バンドギャップ基準回路は標準の電圧ミ
ラー回路11に接続され、そこでVBGがそれぞれ低レベル
電圧VOLと高レベル電圧VOHに変換される。典型的には、
VBGは約VSS＋1.23ボルトで、VOLは約VDD−1.7ボルト
で、またVOHは約VDD−0.95ボルトである。VSSはCMOSチ
ップへの最大の負電圧（典型的には−５ボルト）、VDD
は最大の正電圧（典型的には０ボルト）である。
これらの回路は従来技術で極標準的であり、従ってこ
こでは詳しい説明を省略する。
こでは詳しい説明を省略する。
電圧VOLとVOHは、基準回路12に接続され、この基準回
路12が基準抵抗13と共に出力バッファ回路14に低基準電
圧及び高基準電圧、VOLRとVOHRを供給する。VOLRは典型
的には−1.7ボルトで、VOHRは典型的には−3.0ボルトで
ある。バッファ回路14は、“CMOS入力”と示された入力
端子でCMOS集積回路チップよりCMOS電圧レベルを受信
し、“ECL出力”と示された出力端子でECLチップに適す
る電圧レベルに変換する。信号は伝送バス15に沿ってEC
Lチップ（図示せず）に送られる。
路12が基準抵抗13と共に出力バッファ回路14に低基準電
圧及び高基準電圧、VOLRとVOHRを供給する。VOLRは典型
的には−1.7ボルトで、VOHRは典型的には−3.0ボルトで
ある。バッファ回路14は、“CMOS入力”と示された入力
端子でCMOS集積回路チップよりCMOS電圧レベルを受信
し、“ECL出力”と示された出力端子でECLチップに適す
る電圧レベルに変換する。信号は伝送バス15に沿ってEC
Lチップ（図示せず）に送られる。
第２図は出力バッファ回路14を示す。ECLチップ（図
示せず）への接続のための出力電圧VoutはMOSトランジ
スタM1によって供給される。この場合、M1はｐ−チャネ
ル素子であることが望ましい。トランジスタのドレイン
は出力端子に接続され、ソースはVDDの電位（０ボル
ト）に接続される。Voutは、適当な基準電圧VOLRあるい
はVOHRをトランジスタM1のゲートへ与えることによって
制御される。トランジスタM2、M3、M4とM5は伝送ゲートと
して働き、M1のゲートへ基準電圧を二者択一的に与え
る。M2とM5はｐ−チャネル・トランジスタで、M3とM4は
ｎ−チャネル・トランジスタである。M2のソースとM3の
ドレインは共にVOLRに接続され、M2のドレインとM3のソ
ースは共にVOLRに接続され、M2のドレインとM3のソース
は共に、M1のゲートに接続されているノード１に接続さ
れている。同様に、M4のソースとM5のドレインは共にV
OHRに接続され、またM4のドレインとM5のソースはノー
ド１に接続されている。電圧パルス列VPはM2とM4のゲー
トに与えられ、これに対してVpと180度異なる位相の
ｐはM3とM5のゲートに与えられる。典型的にはVpは０か
ら−５ボルトまで変化し、約250MHzの周波数を有する。
示せず）への接続のための出力電圧VoutはMOSトランジ
スタM1によって供給される。この場合、M1はｐ−チャネ
ル素子であることが望ましい。トランジスタのドレイン
は出力端子に接続され、ソースはVDDの電位（０ボル
ト）に接続される。Voutは、適当な基準電圧VOLRあるい
はVOHRをトランジスタM1のゲートへ与えることによって
制御される。トランジスタM2、M3、M4とM5は伝送ゲートと
して働き、M1のゲートへ基準電圧を二者択一的に与え
る。M2とM5はｐ−チャネル・トランジスタで、M3とM4は
ｎ−チャネル・トランジスタである。M2のソースとM3の
ドレインは共にVOLRに接続され、M2のドレインとM3のソ
ースは共にVOLRに接続され、M2のドレインとM3のソース
は共に、M1のゲートに接続されているノード１に接続さ
れている。同様に、M4のソースとM5のドレインは共にV
OHRに接続され、またM4のドレインとM5のソースはノー
ド１に接続されている。電圧パルス列VPはM2とM4のゲー
トに与えられ、これに対してVpと180度異なる位相の
ｐはM3とM5のゲートに与えられる。典型的にはVpは０か
ら−５ボルトまで変化し、約250MHzの周波数を有する。
Vpとpは180度異なる位相のため、特定の時刻では、
M2とM3あるいはM4とM5のみ作動可能である。従って、Vp
は低レベルで、pが高レベルのとき、電圧VOLRがノー
ド１に現れ、M1に与えられる。Vpが高レベルで、pが
低レベルのとき電圧VOHRがM1に与えられる。
M2とM3あるいはM4とM5のみ作動可能である。従って、Vp
は低レベルで、pが高レベルのとき、電圧VOLRがノー
ド１に現れ、M1に与えられる。Vpが高レベルで、pが
低レベルのとき電圧VOHRがM1に与えられる。
この実施例では、VOHRとVOLRの印加に応じてVoutでEC
Lに適する電圧−0.95ボルトと−1.7ボルトを生成するた
めに、M1は約１μｍのチャネル長さ及び約550μｍのチ
ャネル幅を有する。高レベルの電圧が−0.880ボルトか
ら−1.028ボルトの範囲、また低レベルの電圧が−1.620
ボルトから−1.810ボルトの範囲内にあることが望まし
い。勿論、M1のサイズはチップに適した電圧に一致する
ように変更できる。
Lに適する電圧−0.95ボルトと−1.7ボルトを生成するた
めに、M1は約１μｍのチャネル長さ及び約550μｍのチ
ャネル幅を有する。高レベルの電圧が−0.880ボルトか
ら−1.028ボルトの範囲、また低レベルの電圧が−1.620
ボルトから−1.810ボルトの範囲内にあることが望まし
い。勿論、M1のサイズはチップに適した電圧に一致する
ように変更できる。
伝送ゲートを作動させる電圧Vpとpは第３図に示さ
れたような回路によって生成できる。電圧Vp′は０ボル
トから−５ボルトの間で振動する。このパルス信号は第
１のインバータ44に与えられ、Vp′と180度異なる位相
のp′を生成する。この信号（p′）はフリップフロ
ップ回路43のデータ入力（D2）に与えられる。またこの
信号は第２のインバータ45にも与えられ、他のフリップ
フロップ回路42のデータ入力（D1）に与えられるVp′を
生成する。同じクロック信号が２つのフリップフロップ
のクロック入力（C1とC2）に供給される。非反転出力
（Q1とQ2）からの信号はVpとpで、それらが伝送ゲー
ト（第２図のM2乃至M5）に供給される。フリップフロッ
プに与える前に信号を反転する結果、Vpとpとの間に
は大きな遅延がないため、この回路は有利である。
れたような回路によって生成できる。電圧Vp′は０ボル
トから−５ボルトの間で振動する。このパルス信号は第
１のインバータ44に与えられ、Vp′と180度異なる位相
のp′を生成する。この信号（p′）はフリップフロ
ップ回路43のデータ入力（D2）に与えられる。またこの
信号は第２のインバータ45にも与えられ、他のフリップ
フロップ回路42のデータ入力（D1）に与えられるVp′を
生成する。同じクロック信号が２つのフリップフロップ
のクロック入力（C1とC2）に供給される。非反転出力
（Q1とQ2）からの信号はVpとpで、それらが伝送ゲー
ト（第２図のM2乃至M5）に供給される。フリップフロッ
プに与える前に信号を反転する結果、Vpとpとの間に
は大きな遅延がないため、この回路は有利である。
M1のゲートに与えられる電圧VOLRとVOHRは第４図に示
された基準回路によって生成できる。電圧ミラー回路
（第１図の11）からの電圧VOLとVOHはそれぞれ演算増幅
器20と30の負入力に与えられる。演算増幅器20と30の出
力はそれぞれｐ−チャネルMOSトランジスタM6とM7のゲ
ートに接続される。これらのトランジスタはM1と同じ
で、バッファ回路（第２図）のための出力電圧を供給す
る。M6とM7のソースはVDD（０ボルト）の電位を有する
端子に接続され、それらのドレインは、典型的に50オー
ムの抵抗値を有する別々の外部基準抵抗R1とR2に接続さ
れる。約２ボルトの外部バイアスが、基準抵抗R1とR
2（第２図のR3も同様）に供給され、ECLチップに適する
電圧を生成する。演算増幅器20と30の出力はそれぞれ単
位利得演算増幅器40と41にも接続される。
された基準回路によって生成できる。電圧ミラー回路
（第１図の11）からの電圧VOLとVOHはそれぞれ演算増幅
器20と30の負入力に与えられる。演算増幅器20と30の出
力はそれぞれｐ−チャネルMOSトランジスタM6とM7のゲ
ートに接続される。これらのトランジスタはM1と同じ
で、バッファ回路（第２図）のための出力電圧を供給す
る。M6とM7のソースはVDD（０ボルト）の電位を有する
端子に接続され、それらのドレインは、典型的に50オー
ムの抵抗値を有する別々の外部基準抵抗R1とR2に接続さ
れる。約２ボルトの外部バイアスが、基準抵抗R1とR
2（第２図のR3も同様）に供給され、ECLチップに適する
電圧を生成する。演算増幅器20と30の出力はそれぞれ単
位利得演算増幅器40と41にも接続される。
動作時、VOLとVOHが演算増幅器20と30の対応する入力
に与えられるとき、それらの出力はトランジスタM6とM7
を作動させ、これらのトランジスタ及び外部基準抵抗R1
とR2に電流が流れる。それらの抵抗両端の電圧Vout2とV
out3は、それぞれ演算増幅器20と30の正端子にかかる。
演算増幅器の出力は、正端子及び負端子における入力が
等しくなるまで自分自身を調整する。この平衡状態にお
いて、電圧Ｖ′OLRとＶ′OHRは、電圧VOLとVOH及び基準
抵抗R1とR2の安定関数である。それらの電圧は半導体チ
ップの一部で生成でき、単位利得演算増幅器40と41によ
ってバッファされ、VOLRとVOHRを形成し、それらがチッ
プ上に配置される全ての出力バッファのために全入力／
出力フレームに沿って送られる。
に与えられるとき、それらの出力はトランジスタM6とM7
を作動させ、これらのトランジスタ及び外部基準抵抗R1
とR2に電流が流れる。それらの抵抗両端の電圧Vout2とV
out3は、それぞれ演算増幅器20と30の正端子にかかる。
演算増幅器の出力は、正端子及び負端子における入力が
等しくなるまで自分自身を調整する。この平衡状態にお
いて、電圧Ｖ′OLRとＶ′OHRは、電圧VOLとVOH及び基準
抵抗R1とR2の安定関数である。それらの電圧は半導体チ
ップの一部で生成でき、単位利得演算増幅器40と41によ
ってバッファされ、VOLRとVOHRを形成し、それらがチッ
プ上に配置される全ての出力バッファのために全入力／
出力フレームに沿って送られる。
１つのMOSトランジスタ（M1）のみが両方のECL電圧を
生成するため、本発明の回路は従来技術のものより簡単
で、より小さい面積を占め、またより高速である。｜V
OLR｜＞｜VTP｜（ここで｜VTP｜はM1のしきい値電圧で
ある）となるような電圧の小さい変化は、｜VOLR−VOHR
｜＜２ボルトであることが望ましいが、回路の動作中で
のM1の作動を保証し、回路を高速にする。さらに、本回
路は雑音が非常に小さく、これは主にM1をオンオフする
よりむしろそれに流れる電流を振幅変調するようにゲー
トへの電圧を変化させるからである。このことは雑音指
数に影響する電流の中断を生じない。0.9μｍ技術で
は、VOLRとVOHRの間の変換点の時間の望ましい範囲は70
0ピコ秒乃至1.8ナノ秒である。例えば、64の出力バッフ
ァが175MHzのクロック速度で同時にスイッチされると
き、計算機補助設計シミュレーションでは30mVのグラウ
ンド・バウンドしか検出されていない。本回路は約175M
Hzで動作するように設計されているが、少なくとも250M
Hzの速度で動作できる。
生成するため、本発明の回路は従来技術のものより簡単
で、より小さい面積を占め、またより高速である。｜V
OLR｜＞｜VTP｜（ここで｜VTP｜はM1のしきい値電圧で
ある）となるような電圧の小さい変化は、｜VOLR−VOHR
｜＜２ボルトであることが望ましいが、回路の動作中で
のM1の作動を保証し、回路を高速にする。さらに、本回
路は雑音が非常に小さく、これは主にM1をオンオフする
よりむしろそれに流れる電流を振幅変調するようにゲー
トへの電圧を変化させるからである。このことは雑音指
数に影響する電流の中断を生じない。0.9μｍ技術で
は、VOLRとVOHRの間の変換点の時間の望ましい範囲は70
0ピコ秒乃至1.8ナノ秒である。例えば、64の出力バッフ
ァが175MHzのクロック速度で同時にスイッチされると
き、計算機補助設計シミュレーションでは30mVのグラウ
ンド・バウンドしか検出されていない。本回路は約175M
Hzで動作するように設計されているが、少なくとも250M
Hzの速度で動作できる。
前述のような本発明において、様々な変形が可能であ
ることは明らかである。例えば、M1はｐ−チャネル・ト
ランジスタであることが望ましいが、もしチップ上にト
ランジスタをドライブする適当な電圧が与えられれば、
ｎ−チャネル・トランジスタも使用可能である。さら
に、出力電圧を生成するには１つのトランジスタ（M1）
しか必要がないが、場合によってはさらに１つのトラン
ジスタを並列に加えることが便利である可能性がある。
その追加のトランジスタは、M1に一定の電流を供給し、
それによってM1に要求される電流振幅を減らす。これは
M1の一層の小形化を可能にする。このような変形例の全
ては、基本的には本発明が従来技術よりも優れていると
いうことに依存するものであり、本発明の範囲に含まれ
ると考えられる。
ることは明らかである。例えば、M1はｐ−チャネル・ト
ランジスタであることが望ましいが、もしチップ上にト
ランジスタをドライブする適当な電圧が与えられれば、
ｎ−チャネル・トランジスタも使用可能である。さら
に、出力電圧を生成するには１つのトランジスタ（M1）
しか必要がないが、場合によってはさらに１つのトラン
ジスタを並列に加えることが便利である可能性がある。
その追加のトランジスタは、M1に一定の電流を供給し、
それによってM1に要求される電流振幅を減らす。これは
M1の一層の小形化を可能にする。このような変形例の全
ては、基本的には本発明が従来技術よりも優れていると
いうことに依存するものであり、本発明の範囲に含まれ
ると考えられる。
第１図は、本発明の実施例による出力バッファを組入れ
た回路の概略ブロック図、 第２図は、本発明の実施例による第１図の回路の一部の
概略回路図、 第３図は、本発明の実施例による第１図の回路の一部、 第４図は、本発明の実施例による第１図の回路の一部で
ある。 10…バンドギャップ電圧基準回路 11…電圧ミラー回路 12…基準回路 13…基準抵抗 14…出力バッファ回路 15…伝送パス 40、41、20、30…演算増幅器 42、43…フリップフロップ回路 44、45…インバータ
た回路の概略ブロック図、 第２図は、本発明の実施例による第１図の回路の一部の
概略回路図、 第３図は、本発明の実施例による第１図の回路の一部、 第４図は、本発明の実施例による第１図の回路の一部で
ある。 10…バンドギャップ電圧基準回路 11…電圧ミラー回路 12…基準回路 13…基準抵抗 14…出力バッファ回路 15…伝送パス 40、41、20、30…演算増幅器 42、43…フリップフロップ回路 44、45…インバータ
Claims (6)
- 【請求項１】回路の出力に接続され、ゲート電極を含む
MOSトランジスタ（M1）と、回路の出力で、該出力に接
続されるエミッタ結合形論理回路（ECL）に適する電圧
レベルを確立する、単一半導体チップ上に集積された電
圧レベル確立手段と、 前記電圧レベル確立手段に基準電圧を提供するためのチ
ップ外の一対の外部抵抗（R1,R2）とを有し、 前記電圧レベル確立手段は、前記トランジスタが基準電
圧の各々に対して回路の出力でエミッタ結合形論理回路
に適する電圧レベルを確立するように、前記ゲート電極
に一対の基準電圧（VOLR,VOHR）を交互に供給する基準
電圧供給手段（M2〜M5）を含み、 前記基準電圧供給手段は、一対の演算増幅器（20,30）
を含み、その各々が、前記一対の外部抵抗の一方に接続
されるMOSトランジスタ（M6,M7）とフィードバックルー
プを形成することを特徴とするCMOS−ECL出力バッファ
回路。 - 【請求項２】MOSトランジスタはｐ−チャネル素子であ
ることを特徴とする請求項１のCMOS−ECL出力バッファ
回路。 - 【請求項３】回路の出力電圧レベルは、−0.880Vから−
1.028Vおよび−1.620Vから−1.810Vの範囲内にあること
を特徴とする請求項１のCMOS−ECL出力バッファ回路。 - 【請求項４】前記基準電圧供給手段は、トランジスタを
通じて連続的な電流を生成するように電圧を供給するこ
とを特徴とする請求項１のCMOS−ECL出力バッファ回
路。 - 【請求項５】基準電圧は２対のMOSトランジスタ（M2,M3
およびM4,M5）を通じてトランジスタのゲートに供給さ
れ、それらのMOSトランジスタは二者択一的に導通およ
び非導通であることを特徴とする請求項１のCMOS−ECL
出力バッファ回路。 - 【請求項６】異なる対のMOSトランジスタにその出力が
接続される一対のフリップフロップ回路（42,43）を含
む、２対のMOSトランジスタのゲートをバイアスする手
段と、前記フリップフロップ回路の一方（42）の入力に
反転信号を、他方のフリップフロップ回路の入力に非反
転信号を与える手段（45）とをさらに有することを特徴
とする請求項５のCMOS−ECL出力バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US371356 | 1989-06-26 | ||
| US07/371,356 US5043605A (en) | 1989-06-26 | 1989-06-26 | CMOS to ECL output buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334566A JPH0334566A (ja) | 1991-02-14 |
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