JP3411574B2 - 高速の差動ラインドライバ - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
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Description
【発明の詳細な説明】
発明の分野
伝送線へとデータを供給し、伝送線からデータを受信
するトランシーバに関し、特に、高速、低電圧の差動ス
イング伝送線と関連した用途のトランシーバに関する。
するトランシーバに関し、特に、高速、低電圧の差動ス
イング伝送線と関連した用途のトランシーバに関する。
発明の背景
データ伝送線、又はバスは、コンピュータの構成要素
と他のデジタルデータシステム間でデータを転送するた
めに使用される。例えば、コンピュータの構成要素は、
一般に「シングルエンド」形式、すなわち単一の導体が
「ハイ（high）」か「ロー（low）」のどちらかでデー
タを処理するが、差動スイング伝送線が、CPUとコンピ
ュータの他の構成要素間でデータを伝送するために通常
使用される。その理由は、シングルエンド線は、コモン
モード雑音に対して受容可能であるが、差動スイングの
二重ワイヤ線はそうではないということである。差動ス
イングシステムにおいて、データは２線間の電圧差（例
えば、＋Ｖと−Ｖ）により表され、この差は、両方の線
が外部の影響にさらされた場合、同じままである。
と他のデジタルデータシステム間でデータを転送するた
めに使用される。例えば、コンピュータの構成要素は、
一般に「シングルエンド」形式、すなわち単一の導体が
「ハイ（high）」か「ロー（low）」のどちらかでデー
タを処理するが、差動スイング伝送線が、CPUとコンピ
ュータの他の構成要素間でデータを伝送するために通常
使用される。その理由は、シングルエンド線は、コモン
モード雑音に対して受容可能であるが、差動スイングの
二重ワイヤ線はそうではないということである。差動ス
イングシステムにおいて、データは２線間の電圧差（例
えば、＋Ｖと−Ｖ）により表され、この差は、両方の線
が外部の影響にさらされた場合、同じままである。
これには、シングルエンドから差動形式にデータを変
換するために、伝送線への入力において送信機が設けら
れ、差動からシングルエンド形式にデータを変換するた
めに、伝送線の出力において受信機が設けられる必要が
ある。伝送線の入／出力における送信機／受信機の対
は、組み合わせてトランシーバと言われる。
換するために、伝送線への入力において送信機が設けら
れ、差動からシングルエンド形式にデータを変換するた
めに、伝送線の出力において受信機が設けられる必要が
ある。伝送線の入／出力における送信機／受信機の対
は、組み合わせてトランシーバと言われる。
送信機は、シングルエンドの入力データを受信して、
それを公称スキューを有する差動パルスに変換しなけれ
ばならない。すなわち、伝送線対での対応する立ち上が
り、及び立ち下がりが、同時に発生しなければならな
い。受信機は、差動入力を受信して、対称的な出力パル
スを生成しなければならない。CMOS素子の特性が温度で
変動するので、素子がCMOSで形成される場合、特定の問
題に直面する。従って、温度変化により、伝送線上のデ
ータがスキューさせられ、このことは、受信機のシング
ルエンド出力の対称性に影響を与える可能性がある。
それを公称スキューを有する差動パルスに変換しなけれ
ばならない。すなわち、伝送線対での対応する立ち上が
り、及び立ち下がりが、同時に発生しなければならな
い。受信機は、差動入力を受信して、対称的な出力パル
スを生成しなければならない。CMOS素子の特性が温度で
変動するので、素子がCMOSで形成される場合、特定の問
題に直面する。従って、温度変化により、伝送線上のデ
ータがスキューさせられ、このことは、受信機のシング
ルエンド出力の対称性に影響を与える可能性がある。
発明の摘要
本発明によるトランシーバにおいて、送信機には、シ
ングルエンド入力データが向けられる、一対の伝導経路
が含まれる。並列経路の各々は、データ経路の出力での
それぞれの信号が、逆の関係にある、すなわちそれらの
一方が入力を反映し、他方は入力とは反対であるよう
に、選択された数のインバータ、及び伝送ゲートを含
む。各並列経路の出力は、電流が、「１」が入力に出現
した場合には、終端抵抗を介して第１の方向に流れ、
「０」が入力に出現した場合には、反対方向に流れるよ
うにして接続される、好適にはCMOSで形成される、トラ
ンジスタ・スイッチに接続される。差動伝送線の２つの
側は、終端抵抗のそれぞれの端子に接続される。
ングルエンド入力データが向けられる、一対の伝導経路
が含まれる。並列経路の各々は、データ経路の出力での
それぞれの信号が、逆の関係にある、すなわちそれらの
一方が入力を反映し、他方は入力とは反対であるよう
に、選択された数のインバータ、及び伝送ゲートを含
む。各並列経路の出力は、電流が、「１」が入力に出現
した場合には、終端抵抗を介して第１の方向に流れ、
「０」が入力に出現した場合には、反対方向に流れるよ
うにして接続される、好適にはCMOSで形成される、トラ
ンジスタ・スイッチに接続される。差動伝送線の２つの
側は、終端抵抗のそれぞれの端子に接続される。
受信機には、並列に接続され、電流源により共通に供
給される、一対のトランジスタが含まれる。伝送線のワ
イヤはそれぞれ、トランジスタの他方をオフに切り換え
た場合、トランジスタの一方をオンに切り換えるよう
に、これら２つのトランジスタの制御端子に接続され
る。電圧が、並列伝導経路の一方における点で検出さ
れ、１つ以上のインバータを介して、受信機の出力に供
給される。
給される、一対のトランジスタが含まれる。伝送線のワ
イヤはそれぞれ、トランジスタの他方をオフに切り換え
た場合、トランジスタの一方をオンに切り換えるよう
に、これら２つのトランジスタの制御端子に接続され
る。電圧が、並列伝導経路の一方における点で検出さ
れ、１つ以上のインバータを介して、受信機の出力に供
給される。
温度補償回路が、CMOS素子の温度依存特性に対する補
償が要求される、トランシーバの各種の点に接続され
る。好適な実施例において、温度補償回路には、共に連
結され、及び並列伝導経路に接続されたゲートを備え
た、一対の不整合トランジスタが含まれる。より大きな
トランジスタを介する電流は、温度変化に比例して変動
する。この電流は、温度補償が要求されるトランジスタ
の位置にミラーリングされる。通常、これは、CMOSトラ
ンジスタと直列に電流ミラートランジスタを接続するこ
とによりなされる。電流ミラートランジスタを介する電
流は、温度に比例して（すなわち、CMOS素子における通
常の電流−温度関係とは反対に）変動するので、電流ミ
ラートランジスタは、他のトランジスタを介する電流に
おける温度誘導の変化を打ち消す。
償が要求される、トランシーバの各種の点に接続され
る。好適な実施例において、温度補償回路には、共に連
結され、及び並列伝導経路に接続されたゲートを備え
た、一対の不整合トランジスタが含まれる。より大きな
トランジスタを介する電流は、温度変化に比例して変動
する。この電流は、温度補償が要求されるトランジスタ
の位置にミラーリングされる。通常、これは、CMOSトラ
ンジスタと直列に電流ミラートランジスタを接続するこ
とによりなされる。電流ミラートランジスタを介する電
流は、温度に比例して（すなわち、CMOS素子における通
常の電流−温度関係とは反対に）変動するので、電流ミ
ラートランジスタは、他のトランジスタを介する電流に
おける温度誘導の変化を打ち消す。
トランシーバは、β段階で開発されたクイックリング
伝送線のような単方向伝送線だけでなく、双方向伝送
線、すなわちバスに接続され得る。双方向伝送線、すな
わちバスの場合、送信機と受信機は、伝送線の各端部に
おいて接続され、他方の送信機が伝送線上にデータを送
っている場合に、送信機の一方を禁止にするための手段
が設けられる。
伝送線のような単方向伝送線だけでなく、双方向伝送
線、すなわちバスに接続され得る。双方向伝送線、すな
わちバスの場合、送信機と受信機は、伝送線の各端部に
おいて接続され、他方の送信機が伝送線上にデータを送
っている場合に、送信機の一方を禁止にするための手段
が設けられる。
図面の簡単な説明
図1Aは、クイックリングのような単方向伝送線で使用
される、トランシーバを示す。
される、トランシーバを示す。
図1Bは、双方向伝送線、すなわちバスで使用される、
トランシーバを示す。
トランシーバを示す。
図２は、クイックリング・データ伝送線の概略図を示
す。
す。
図３は、送信機の回路図を示す。
図４は、受信機の回路図を示す。
図５は、温度補償回路の回路図を示す。
発明の説明
図1Aは、伝送線103の端部に接続された、送信機100、
及び受信機101を示す。伝送線103は、図２に示されるよ
うな、クイックリング単方向データ伝送システムのセグ
メントであり得る。図２において、コントローラ201−2
05の各々は、デジタル装置211−215のそれぞれに接続さ
れ、データが、ループ200の回りで一方向に循環する。
このことは実際、送信機100が、何時でも送信可能であ
り、送信機100を禁止にする手段を設ける必要はないこ
とを意味する。
及び受信機101を示す。伝送線103は、図２に示されるよ
うな、クイックリング単方向データ伝送システムのセグ
メントであり得る。図２において、コントローラ201−2
05の各々は、デジタル装置211−215のそれぞれに接続さ
れ、データが、ループ200の回りで一方向に循環する。
このことは実際、送信機100が、何時でも送信可能であ
り、送信機100を禁止にする手段を設ける必要はないこ
とを意味する。
送信機100には、バッファとして働き、２つの並列デ
ータ経路へと供給する、インバータ104が含まれる。経
路の一方には、インバータ105、インバータ106、及びイ
ンバータ107が含まれる。他方の並列伝導経路には、イ
ンバータ108、伝送ゲート109、及びインバータ110が含
まれる。温度補償された電流源111が、インバータ108の
出力、及び伝送ゲート109の入力において電流を供給す
る。
ータ経路へと供給する、インバータ104が含まれる。経
路の一方には、インバータ105、インバータ106、及びイ
ンバータ107が含まれる。他方の並列伝導経路には、イ
ンバータ108、伝送ゲート109、及びインバータ110が含
まれる。温度補償された電流源111が、インバータ108の
出力、及び伝送ゲート109の入力において電流を供給す
る。
インバータ107の出力は、NMOSトランジスタ112及び11
3のゲートに共通に接続され、インバータ110の出力は、
NMOSトランジスタ114及び115のゲートに共通に接続され
る。トランジスタ112及び114のドレインは、温度補償さ
れた電流源116、及びトランジスタ113及び115のソース
に接続され、抵抗118を介して、接地に接続される。ト
ランジスタ112−115は又、伝送線103の他方の端部にあ
る、終端抵抗117にも結合される。伝送線103は、ワイヤ
321及び322を含む。
3のゲートに共通に接続され、インバータ110の出力は、
NMOSトランジスタ114及び115のゲートに共通に接続され
る。トランジスタ112及び114のドレインは、温度補償さ
れた電流源116、及びトランジスタ113及び115のソース
に接続され、抵抗118を介して、接地に接続される。ト
ランジスタ112−115は又、伝送線103の他方の端部にあ
る、終端抵抗117にも結合される。伝送線103は、ワイヤ
321及び322を含む。
図３は、送信機100の回路図を示す。インバータ104
は、PMOSトランジスタ300、及びNMOSトランジスタ301を
含み、反転出力は、線302上に出現する。インバータ105
は、PMOSトランジスタ303、及びNMOSトランジスタ304を
含み、インバータ106は、PMOSトランジスタ305、及びNM
OSトランジスタ306を含み、インバータ107は、PMOSトラ
ンジスタ307、及びNMOSトランジスタ308を含む。これに
より、図1Aに示す、上側の並列伝導経路が完了する。下
側の並列伝導経路について言えば、インバータ108は、P
MOSトランジスタ309、及びＮチャンネル・トランジスタ
310を含み、伝送ゲート109は、PMOSトランジスタ311、
及びNMOSトランジスタ312を含み、インバータ110は、PM
OSトランジスタ313、及びNMOSトランジスタ314を含む。
伝送ゲート311、及びこれらのインバータの各々は、当
業者には周知の、慣用的なCMOS構造である。温度補償さ
れた電流源111に含まれる、PMOSトランジスタ323は、ト
ランジスタ309及び310のドレインに共通に接続される。
は、PMOSトランジスタ300、及びNMOSトランジスタ301を
含み、反転出力は、線302上に出現する。インバータ105
は、PMOSトランジスタ303、及びNMOSトランジスタ304を
含み、インバータ106は、PMOSトランジスタ305、及びNM
OSトランジスタ306を含み、インバータ107は、PMOSトラ
ンジスタ307、及びNMOSトランジスタ308を含む。これに
より、図1Aに示す、上側の並列伝導経路が完了する。下
側の並列伝導経路について言えば、インバータ108は、P
MOSトランジスタ309、及びＮチャンネル・トランジスタ
310を含み、伝送ゲート109は、PMOSトランジスタ311、
及びNMOSトランジスタ312を含み、インバータ110は、PM
OSトランジスタ313、及びNMOSトランジスタ314を含む。
伝送ゲート311、及びこれらのインバータの各々は、当
業者には周知の、慣用的なCMOS構造である。温度補償さ
れた電流源111に含まれる、PMOSトランジスタ323は、ト
ランジスタ309及び310のドレインに共通に接続される。
この記述から明らかなように、線315上に出現する、
インバータ107の出力は、線316上に出現する、インバー
タ110の出力とは反対極性である。インバータ107の出力
は、図1Aで同様に符号づけられたトランジスタと同じで
ある、NMOSトランジスタ112及び113のそれぞれのゲート
に向けられる。同様に、インバータ110の出力は、NMOS
トランジスタ114及び115のそれぞれのゲートに向けられ
る。線315及び316上の信号は、反対極性であるので、ト
ランジスタ114及び115をオフにした場合、トランジスタ
112及び113はオンになり、その逆の場合も同じである。
インバータ107の出力は、線316上に出現する、インバー
タ110の出力とは反対極性である。インバータ107の出力
は、図1Aで同様に符号づけられたトランジスタと同じで
ある、NMOSトランジスタ112及び113のそれぞれのゲート
に向けられる。同様に、インバータ110の出力は、NMOS
トランジスタ114及び115のそれぞれのゲートに向けられ
る。線315及び316上の信号は、反対極性であるので、ト
ランジスタ114及び115をオフにした場合、トランジスタ
112及び113はオンになり、その逆の場合も同じである。
トランジスタ112−115は、トランジスタ317及び318を
介して流れる電流により供給される。（温度補償された
電流源116の一部であるトランジスタ317及び318の動作
を、以下に記載する。）トランジスタ112及び113をオン
にした（トランジスタ114及び115はオフにされる）場
合、電流が、トランジスタ112を介し、ワイヤ321にわた
り、終端抵抗117（図４）を介し、ワイヤ322にわたり、
トランジスタ113、及び抵抗118を介して、接地へと流れ
る。従って、トランジスタ112及び113をオンにした場
合、ワイヤ321上の信号はハイとなり、ワイヤ322上の信
号はローとなる。
介して流れる電流により供給される。（温度補償された
電流源116の一部であるトランジスタ317及び318の動作
を、以下に記載する。）トランジスタ112及び113をオン
にした（トランジスタ114及び115はオフにされる）場
合、電流が、トランジスタ112を介し、ワイヤ321にわた
り、終端抵抗117（図４）を介し、ワイヤ322にわたり、
トランジスタ113、及び抵抗118を介して、接地へと流れ
る。従って、トランジスタ112及び113をオンにした場
合、ワイヤ321上の信号はハイとなり、ワイヤ322上の信
号はローとなる。
逆に、トランジスタ114及び115をオンにした（トラン
ジスタ112及び113はオフにされる）場合、電流が、トラ
ンジスタ114を介し、ワイヤ322にわたり、終端抵抗117
を介し、ワイヤ321にわたり、トランジスタ115、及び抵
抗118を介して、接地へと流れる。この状況において、
ワイヤ322上の信号はハイであり、ハイヤ321上の信号は
ローである。（伝送線103を共に形成する）ワイヤ321及
び322は、インバータ104に対するシングルエンド入力に
応答して、差動出力を示す。即ち、インバータ104への
入力における２進信号は、トランジスタ112/113、及び1
14/115のどの対がオンになるかを決定し、これは次い
で、終端抵抗117を横切る信号の極性を決定する。終端
抵抗117の出力は、伝送線103により供給される、差動ス
イッチング信号を表す。
ジスタ112及び113はオフにされる）場合、電流が、トラ
ンジスタ114を介し、ワイヤ322にわたり、終端抵抗117
を介し、ワイヤ321にわたり、トランジスタ115、及び抵
抗118を介して、接地へと流れる。この状況において、
ワイヤ322上の信号はハイであり、ハイヤ321上の信号は
ローである。（伝送線103を共に形成する）ワイヤ321及
び322は、インバータ104に対するシングルエンド入力に
応答して、差動出力を示す。即ち、インバータ104への
入力における２進信号は、トランジスタ112/113、及び1
14/115のどの対がオンになるかを決定し、これは次い
で、終端抵抗117を横切る信号の極性を決定する。終端
抵抗117の出力は、伝送線103により供給される、差動ス
イッチング信号を表す。
再度図1Aを参照すると、受信機101には、基準電圧と
接地間で並列伝導経路に接続された、一対のPMOSトラン
ジスタ120及び121が含まれる。ワイヤ321は、トランジ
スタ120のゲートに接続され、ワイヤ322は、トランジス
タ121のゲートに接続される。また、そのゲートが共に
連結される、NMOSトランジスタ122、及びNMOSトランジ
スタ123も、並列伝導経路に接続される。トランジスタ1
23のゲートとドレインは、トランジスタ122及び123が電
流ミラーとして働くように、短絡される。並列伝導経路
は、温度補償された電流源124により供給される。出力
が、トランジスタ120と122間のノードからとられ、一連
のインバータ125、126、及び127の入力に供給される。
温度補償された電流源128が、インバータ125の入力に電
流を供給する。受信機101のシングルエンド出力は、イ
ンバータ127の出力において出現し、コンピュータ、又
は他のシステムの構成要素に供給される。
接地間で並列伝導経路に接続された、一対のPMOSトラン
ジスタ120及び121が含まれる。ワイヤ321は、トランジ
スタ120のゲートに接続され、ワイヤ322は、トランジス
タ121のゲートに接続される。また、そのゲートが共に
連結される、NMOSトランジスタ122、及びNMOSトランジ
スタ123も、並列伝導経路に接続される。トランジスタ1
23のゲートとドレインは、トランジスタ122及び123が電
流ミラーとして働くように、短絡される。並列伝導経路
は、温度補償された電流源124により供給される。出力
が、トランジスタ120と122間のノードからとられ、一連
のインバータ125、126、及び127の入力に供給される。
温度補償された電流源128が、インバータ125の入力に電
流を供給する。受信機101のシングルエンド出力は、イ
ンバータ127の出力において出現し、コンピュータ、又
は他のシステムの構成要素に供給される。
受信機101の回路図が、図４に示されている。インバ
ータ125には、NMOSトランジスタ401が含まれ、インバー
タ126には、一対のCMOSトランジスタ402及び403が含ま
れ、インバータ127には、一対のCMOSトランジスタ404及
び405が含まれる。インバータ127の出力におけるコンデ
ンサ418は、受信機101の出力を受信する、構成要素（不
図示）の寄生インピーダンスを表す。温度補償された電
流源124には、PMOSトランジスタ406が含まれ、温度補償
された電流源128には、PMOSトランジスタ407、408、及
び409が含まれる。抵抗410が、トランジスタ407と接地
間に接続される。トランジスタ120及び122は、ノード41
1で結合される。ワイヤ321上の信号は、PMOSトランジス
タ120のゲートで受信され、信号がハイの場合は、PMOS
トランジスタ120をオフにし、信号がローの場合は、PMO
Sトランジスタ120をオンにする。同様に、PMOSトランジ
スタ121が、線322上の信号により制御される。ワイヤ32
1上の信号がハイの場合、トランジスタ120はオフであ
り、トランジスタ121はオンである。従って、ノード411
における電圧がローである場合、この電圧はNMOSトラン
ジスタ401のゲートに供給され、そのトランジスタをオ
フにして、インバータ126への入力においてハイの電圧
が生成される。従って、インバータ127の出力も又ハイ
である。インバータ126及び127は、当業者には周知の、
慣用的なCMOSインバータである。インバータ125−127の
機能は、受信機101の出力において、急峻に規定され、
対称的な信号を生成するために、ノード411において出
現する信号を成形し、増幅することである。トランジス
タ122及び123の対は、トランジスタ120及び121を介する
電流を等しくするために、電流ミラーとして動作する。
これは、ワイヤ321及び322上の差動入力の変化に応答し
て、ノード411での出力電流を２倍にする効果を有す
る。
ータ125には、NMOSトランジスタ401が含まれ、インバー
タ126には、一対のCMOSトランジスタ402及び403が含ま
れ、インバータ127には、一対のCMOSトランジスタ404及
び405が含まれる。インバータ127の出力におけるコンデ
ンサ418は、受信機101の出力を受信する、構成要素（不
図示）の寄生インピーダンスを表す。温度補償された電
流源124には、PMOSトランジスタ406が含まれ、温度補償
された電流源128には、PMOSトランジスタ407、408、及
び409が含まれる。抵抗410が、トランジスタ407と接地
間に接続される。トランジスタ120及び122は、ノード41
1で結合される。ワイヤ321上の信号は、PMOSトランジス
タ120のゲートで受信され、信号がハイの場合は、PMOS
トランジスタ120をオフにし、信号がローの場合は、PMO
Sトランジスタ120をオンにする。同様に、PMOSトランジ
スタ121が、線322上の信号により制御される。ワイヤ32
1上の信号がハイの場合、トランジスタ120はオフであ
り、トランジスタ121はオンである。従って、ノード411
における電圧がローである場合、この電圧はNMOSトラン
ジスタ401のゲートに供給され、そのトランジスタをオ
フにして、インバータ126への入力においてハイの電圧
が生成される。従って、インバータ127の出力も又ハイ
である。インバータ126及び127は、当業者には周知の、
慣用的なCMOSインバータである。インバータ125−127の
機能は、受信機101の出力において、急峻に規定され、
対称的な信号を生成するために、ノード411において出
現する信号を成形し、増幅することである。トランジス
タ122及び123の対は、トランジスタ120及び121を介する
電流を等しくするために、電流ミラーとして動作する。
これは、ワイヤ321及び322上の差動入力の変化に応答し
て、ノード411での出力電流を２倍にする効果を有す
る。
逆に、ワイヤ321上の信号がローの場合、トランジス
タ120はオンとなり、トランジスタ121はオフとなって、
ノード411における電圧はハイとなる。結果として、NMO
Sトランジスタがオンとなり、インバータ126への入力は
ローとなる。この状況において、NMOSトランジスタ405
がオンとなり、受信機101の出力が接地される。従っ
て、受信機101の出力は、シングルエンド化され、Vddと
接地間で変化する。
タ120はオンとなり、トランジスタ121はオフとなって、
ノード411における電圧はハイとなる。結果として、NMO
Sトランジスタがオンとなり、インバータ126への入力は
ローとなる。この状況において、NMOSトランジスタ405
がオンとなり、受信機101の出力が接地される。従っ
て、受信機101の出力は、シングルエンド化され、Vddと
接地間で変化する。
上述したように、CMOS素子の特性は温度で変動する。
特に、それらのトランスコンダクタンスは、温度の上昇
に伴って減少する。従って、温度補償が設けられない限
り、CMOS素子を介する電流は、温度が上昇するにつれて
減少する。
特に、それらのトランスコンダクタンスは、温度の上昇
に伴って減少する。従って、温度補償が設けられない限
り、CMOS素子を介する電流は、温度が上昇するにつれて
減少する。
再度図４を参照すると、温度補償ユニット415が、送
信機100及び受信機101の幾つかのトランジスタ、即ち高
利得を有し、それゆえに、温度変動を特に受けやすいそ
れらトランジスタの温度依存性を補償するために使用さ
れる、基準信号を発生する。本発明の実施例において、
温度補償は、送信機100（図３）内のトランジスタ112−
115、及びトランジスタ310、及び受信機101（図４）内
のトランジスタ120及び401に適用される。
信機100及び受信機101の幾つかのトランジスタ、即ち高
利得を有し、それゆえに、温度変動を特に受けやすいそ
れらトランジスタの温度依存性を補償するために使用さ
れる、基準信号を発生する。本発明の実施例において、
温度補償は、送信機100（図３）内のトランジスタ112−
115、及びトランジスタ310、及び受信機101（図４）内
のトランジスタ120及び401に適用される。
図５は、温度補償ユニット415の回路図を示す。一対
の伝導経路500及び501が、Vddと接地間に接続される。P
MOSトランジスタ502、及びNMOSトランジスタ503が、伝
導経路500に接続される。PMOSトランジスタ504、NMOSト
ランジスタ505、及び抵抗506が、伝導経路501に接続さ
れ、トランジスタ504のゲートとドレインは短絡され
る。トランジスタ502及び504は、整合された対であり、
伝導経路500及び501の電流に対して電流ミラーを与え
る。
の伝導経路500及び501が、Vddと接地間に接続される。P
MOSトランジスタ502、及びNMOSトランジスタ503が、伝
導経路500に接続される。PMOSトランジスタ504、NMOSト
ランジスタ505、及び抵抗506が、伝導経路501に接続さ
れ、トランジスタ504のゲートとドレインは短絡され
る。トランジスタ502及び504は、整合された対であり、
伝導経路500及び501の電流に対して電流ミラーを与え
る。
トランジスタ505のエミッタ領域は、トランジスタ503
のエミッタ領域よりも実質的に大きい。従って、トラン
ジスタ503のゲート・ソース間電圧（VGS）は、トランジ
スタ505のゲート・ソース間電圧よりも大きい。トラン
ジスタ503及び505のゲートは共に連結されるので、以下
の関係が保たれる。
のエミッタ領域よりも実質的に大きい。従って、トラン
ジスタ503のゲート・ソース間電圧（VGS）は、トランジ
スタ505のゲート・ソース間電圧よりも大きい。トラン
ジスタ503及び505のゲートは共に連結されるので、以下
の関係が保たれる。
VGS（503）＝VGS（505）＋VR（506）
VGS（503）−VGS（505）＝VR（506）
ここで、VGS（503）は、トランジスタ503のゲート・ソ
ース間電圧であり、VGS（505）は、トランジスタ505の
ゲート・ソース間電圧であり、VR（506）は、抵抗506を
横切る電圧である。温度が上昇するにつれて、（VGS（5
03）−VGS（505））の量が増大し、従ってVR（506）も
又増大する。このことは、抵抗506を介して流れる電流
が増大することを意味する。従って、伝導経路501にお
ける電流（抵抗506を介する電流と同じである）は、温
度の上昇に伴って増大し、このことは、電流が、CMOSト
ランジスタの通常の変動と反比例して変化することを意
味する。
ース間電圧であり、VGS（505）は、トランジスタ505の
ゲート・ソース間電圧であり、VR（506）は、抵抗506を
横切る電圧である。温度が上昇するにつれて、（VGS（5
03）−VGS（505））の量が増大し、従ってVR（506）も
又増大する。このことは、抵抗506を介して流れる電流
が増大することを意味する。従って、伝導経路501にお
ける電流（抵抗506を介する電流と同じである）は、温
度の上昇に伴って増大し、このことは、電流が、CMOSト
ランジスタの通常の変動と反比例して変化することを意
味する。
NMOSトランジスタ507、及びPMOSトランジスタ508が、
Vddと接地間で伝導経路に接続される。トランジスタ507
のゲートは、トランジスタ503及び505のゲートに結合さ
れる。従って、トランジスタ507は、伝導経路501に流れ
る電流に対して電流ミラーとして働く。トランジスタ50
8のゲートにおける電圧は、伝導経路509を介して流れる
電流に比例して変化する。この電圧は、温度補償ユニッ
ト415の出力を構成し、IREFで表される。伝導経路509を
介して流れる電流は通常、伝導経路501において流れる
電流よりもずっと大きい（例えば、マイクロアンペアで
はなくミリアンペア）。トランジスタ507及び508の値
は、以下に記載するように、温度補償の目的のための正
確なIREFが得られるように、確立される。
Vddと接地間で伝導経路に接続される。トランジスタ507
のゲートは、トランジスタ503及び505のゲートに結合さ
れる。従って、トランジスタ507は、伝導経路501に流れ
る電流に対して電流ミラーとして働く。トランジスタ50
8のゲートにおける電圧は、伝導経路509を介して流れる
電流に比例して変化する。この電圧は、温度補償ユニッ
ト415の出力を構成し、IREFで表される。伝導経路509を
介して流れる電流は通常、伝導経路501において流れる
電流よりもずっと大きい（例えば、マイクロアンペアで
はなくミリアンペア）。トランジスタ507及び508の値
は、以下に記載するように、温度補償の目的のための正
確なIREFが得られるように、確立される。
IREF1で表される、温度補償ユニット415の第２の出力
が、Vddと接地間で抵抗511と直列に接続される、トラン
ジスタ510のドレインにおいてとられる。トランジスタ5
10のゲートとドレインは共に短絡される。トランジスタ
510は温度補償されていないので、出力IREF1は、通常の
CMOS素子のように、温度と反比例して変化する。
が、Vddと接地間で抵抗511と直列に接続される、トラン
ジスタ510のドレインにおいてとられる。トランジスタ5
10のゲートとドレインは共に短絡される。トランジスタ
510は温度補償されていないので、出力IREF1は、通常の
CMOS素子のように、温度と反比例して変化する。
NMOSトランジスタ512が、トランジスタ503、505、及
び507の共通のゲート端子間に接続され、接地線（513で
表す）上に出現する可能性のある如何なる雑音をも濾波
除去するために、コンデンサとして働く。同様に、PMOS
トランジスタ514が、トランジスタ508のゲートとVdd電
源線（515で表す）間に接続され、PMOSトランジスタ516
が、トランジスタ510のドレインと電源線515間に接続さ
れる。トランジスタ514及び516は、電源線515上に発生
する如何なる雑音をも濾歯除去して、それにより雑音
が、それぞれ出力信号IREF及びIREF1に出現するのを防
止する。
び507の共通のゲート端子間に接続され、接地線（513で
表す）上に出現する可能性のある如何なる雑音をも濾波
除去するために、コンデンサとして働く。同様に、PMOS
トランジスタ514が、トランジスタ508のゲートとVdd電
源線（515で表す）間に接続され、PMOSトランジスタ516
が、トランジスタ510のドレインと電源線515間に接続さ
れる。トランジスタ514及び516は、電源線515上に発生
する如何なる雑音をも濾歯除去して、それにより雑音
が、それぞれ出力信号IREF及びIREF1に出現するのを防
止する。
トランジスタ517−520は、温度補償ユニット415のた
めのスタートアップ回路を形成する。PMOSトランジスタ
517、及び２つのNMOSトランジスタ518及び519が、Vddと
接地間で直列に接続される。これらのトランジスタのド
レインとゲート端子は共に連結され、それらは共に分圧
器を形成して、トランジスタ517と518間の共通のノード
における電圧が、NMOSトランジスタ520のゲートに印加
される。トランシーバが先ずオンになると、トランジス
タ520が導通して、トランジスタ503のドレインをVddに
結合する。これにより、トランジスタ503を介して電流
が流れ始め、次いでトランジスタ505において電流を流
れさせる。トランジスタ518及び519は、トランジスタ52
0のゲートをクランプし、電流が伝導経路500及び501に
おいて流れ、回路が動作している場合、トランジスタ52
0はオフとなる。
めのスタートアップ回路を形成する。PMOSトランジスタ
517、及び２つのNMOSトランジスタ518及び519が、Vddと
接地間で直列に接続される。これらのトランジスタのド
レインとゲート端子は共に連結され、それらは共に分圧
器を形成して、トランジスタ517と518間の共通のノード
における電圧が、NMOSトランジスタ520のゲートに印加
される。トランシーバが先ずオンになると、トランジス
タ520が導通して、トランジスタ503のドレインをVddに
結合する。これにより、トランジスタ503を介して電流
が流れ始め、次いでトランジスタ505において電流を流
れさせる。トランジスタ518及び519は、トランジスタ52
0のゲートをクランプし、電流が伝導経路500及び501に
おいて流れ、回路が動作している場合、トランジスタ52
0はオフとなる。
要約すると、温度補償ユニット415は、２つの電圧出
力、すなわち温度に比例して変化する第１の電圧出力I
REF、及び温度と反比例して変化する第２の電圧出力I
REF1を生成する。
力、すなわち温度に比例して変化する第１の電圧出力I
REF、及び温度と反比例して変化する第２の電圧出力I
REF1を生成する。
もう一度図４を参照すると、IREFは線416上に出現し
て、トランジスタ406及び409のゲートに供給される。先
ず、トランジスタ406を考えると、IREFは温度と比例し
て変化するので、それによりトランジスタ406を介する
電流が、同様にして温度と比例して変化させられ、これ
によって、トランジスタ120及び121における温度誘導の
影響が補償される。換言すると、温度が上昇するにつれ
て、トランジスタ120及び121のトランスコンダクタンス
が減少して、これにより、これらのトランジスタを介す
る温度の流動が削減される。しかし、トランジスタ406
を介する電流は、温度と共に増大して、これにより電流
削減の平衡がとられ、トランジスタ120及び121に流れ
る、比較的温度依存性のある電流が維持される。SPICE
のようなシミュレーション・プログラムの手段により、
トランジスタ503及び505のエミッタ領域の比率、及びト
ランジスタ507、508、及び406のサイズが、トランジス
タ120及び121に対して、適切な温度補償を与えるように
設定される。
て、トランジスタ406及び409のゲートに供給される。先
ず、トランジスタ406を考えると、IREFは温度と比例し
て変化するので、それによりトランジスタ406を介する
電流が、同様にして温度と比例して変化させられ、これ
によって、トランジスタ120及び121における温度誘導の
影響が補償される。換言すると、温度が上昇するにつれ
て、トランジスタ120及び121のトランスコンダクタンス
が減少して、これにより、これらのトランジスタを介す
る温度の流動が削減される。しかし、トランジスタ406
を介する電流は、温度と共に増大して、これにより電流
削減の平衡がとられ、トランジスタ120及び121に流れ
る、比較的温度依存性のある電流が維持される。SPICE
のようなシミュレーション・プログラムの手段により、
トランジスタ503及び505のエミッタ領域の比率、及びト
ランジスタ507、508、及び406のサイズが、トランジス
タ120及び121に対して、適切な温度補償を与えるように
設定される。
同様に、IREFは、トランジスタ401と直列に接続され
る、トランジスタ409のゲートに印加される。トランジ
スタ409を介する電流は、トランジスタ401を介する電流
における温度誘導の変動を補償する。対のトランジスタ
407及び408は、電流ミラーとして働き、トランジスタ40
1に加えられる補償の大きさを縮減する。これにより、
確実に、トランジスタ401により伝送されるパルスの立
ち上がり時間は、温度に関係なく、同一のままとなる。
これらパルスの立ち下がり時間は、トランジスタ401の
ゲートにおける電圧により決定され、これは、次いでト
ランジスタ120及び121を介して流れる電流により決定さ
れる。トランジスタ406によりもたらされる温度補償に
よって、確実に、トランジスタ401により伝送されるパ
ルスの立ち下がり時間が同一のままとなる。従って、ト
ランジスタ406によりもたらされる温度補償（トランジ
スタ120及び121に対する）、及びトランジスタ407−409
の組合わさった影響（トランジスタ401に対する）が、
共に作用して、トランジスタ401により生成されるパル
スが対称であるのを確実にする。
る、トランジスタ409のゲートに印加される。トランジ
スタ409を介する電流は、トランジスタ401を介する電流
における温度誘導の変動を補償する。対のトランジスタ
407及び408は、電流ミラーとして働き、トランジスタ40
1に加えられる補償の大きさを縮減する。これにより、
確実に、トランジスタ401により伝送されるパルスの立
ち上がり時間は、温度に関係なく、同一のままとなる。
これらパルスの立ち下がり時間は、トランジスタ401の
ゲートにおける電圧により決定され、これは、次いでト
ランジスタ120及び121を介して流れる電流により決定さ
れる。トランジスタ406によりもたらされる温度補償に
よって、確実に、トランジスタ401により伝送されるパ
ルスの立ち下がり時間が同一のままとなる。従って、ト
ランジスタ406によりもたらされる温度補償（トランジ
スタ120及び121に対する）、及びトランジスタ407−409
の組合わさった影響（トランジスタ401に対する）が、
共に作用して、トランジスタ401により生成されるパル
スが対称であるのを確実にする。
再度図３を参照すると、温度補償ユニット415のIREF
出力は、トランジスタ317及び323のゲートに向けられ
る。上記で注目したように、トランジスタ323は、図1A
の温度補償された電流源111を表す。トランジスタ323
は、電源電圧Vddと接地間で、トランジスタ309と並列
に、及びトランジスタ310と直列に接続される。トラン
ジスタ309及び310は、インバータ108（図1A）内に含ま
れる。トランジスタ323を介する電流は、温度と比例し
て変化し、トランジスタ310を介して流れる電流を温度
補償する。これにより、確実に、トランジスタ310を介
する電流の立ち上がり時間が一定となる。
出力は、トランジスタ317及び323のゲートに向けられ
る。上記で注目したように、トランジスタ323は、図1A
の温度補償された電流源111を表す。トランジスタ323
は、電源電圧Vddと接地間で、トランジスタ309と並列
に、及びトランジスタ310と直列に接続される。トラン
ジスタ309及び310は、インバータ108（図1A）内に含ま
れる。トランジスタ323を介する電流は、温度と比例し
て変化し、トランジスタ310を介して流れる電流を温度
補償する。これにより、確実に、トランジスタ310を介
する電流の立ち上がり時間が一定となる。
トランジスタ317は、トランジスタ318と並列に接続さ
れ、共にこれら２つのトランジスタは、電流源116（図
１）を形成する。IREFは、トランジスタ317のゲートに
印加され、IREF1は、トランジスタ318のゲートに印加さ
れる。上記で注目したように、IREF1は、温度と反比例
して変化し、それにより、温度における変動と、Vddに
おける揺動の両方が補償される。トランジスタ317は、
温度と比例して変化する電流を与え、従ってトランジス
タ対112/113、及び114/115を介する電流の、通常のCMOS
の温度誘導の影響を補償する。トランジスタ317と318の
組み合わせは、Vddにおける揺動、及び温度に対する補
償を与える。
れ、共にこれら２つのトランジスタは、電流源116（図
１）を形成する。IREFは、トランジスタ317のゲートに
印加され、IREF1は、トランジスタ318のゲートに印加さ
れる。上記で注目したように、IREF1は、温度と反比例
して変化し、それにより、温度における変動と、Vddに
おける揺動の両方が補償される。トランジスタ317は、
温度と比例して変化する電流を与え、従ってトランジス
タ対112/113、及び114/115を介する電流の、通常のCMOS
の温度誘導の影響を補償する。トランジスタ317と318の
組み合わせは、Vddにおける揺動、及び温度に対する補
償を与える。
図1Aを参照すると、温度補償された電流源111、116、
124、及び128は、以下の機能を実行するものと見なすこ
とができる。
124、及び128は、以下の機能を実行するものと見なすこ
とができる。
電流源111
電流源111（トランジスタ323及び309）は、インバー
タ108の出力の立ち上がり時間を調節して、伝送ゲート1
09に対して対称的な入力を与える。
タ108の出力の立ち上がり時間を調節して、伝送ゲート1
09に対して対称的な入力を与える。
電流源116
電流源116（トランジスタ317及び318）は、トランジ
スタ112/113、及び114/115をスイッチングするために、
温度補償され、Vddと雑音に無関係な電流を与える。抵
抗118と関連して動作すると、電流源116により生成され
た電流が、伝送線103に供給されるデータパルスに対し
て、安定なコモンモード電圧を与え、終端抵抗117と関
連して動作すると、電流は、データパルスに対して、安
定な差動電圧を与える。
スタ112/113、及び114/115をスイッチングするために、
温度補償され、Vddと雑音に無関係な電流を与える。抵
抗118と関連して動作すると、電流源116により生成され
た電流が、伝送線103に供給されるデータパルスに対し
て、安定なコモンモード電圧を与え、終端抵抗117と関
連して動作すると、電流は、データパルスに対して、安
定な差動電圧を与える。
電流源124
電流源124（トランジスタ406）は、トランジスタ120
及び121を介する温度補償された電流を与え、それによ
って、入力段（トランジスタ120−123）の利得を安定化
する。
及び121を介する温度補償された電流を与え、それによ
って、入力段（トランジスタ120−123）の利得を安定化
する。
電流源128
電流源128（トランジスタ407−409）は、トランジス
タ401を介する温度補償された電流を与え、それによっ
て、トランジスタ401（インバータ125）により生成され
るパルスの立ち上がり時間を安定化する。電流源121と
関連して動作すると、電流源128により、確実に、トラ
ンジスタ401により生成されるパルスが対称で安定にな
る。
タ401を介する温度補償された電流を与え、それによっ
て、トランジスタ401（インバータ125）により生成され
るパルスの立ち上がり時間を安定化する。電流源121と
関連して動作すると、電流源128により、確実に、トラ
ンジスタ401により生成されるパルスが対称で安定にな
る。
本発明のトランシーバは又、図1Bに示すように、双方
向データ伝送線にも適用可能である。一対のNORゲート1
52及び153が、インバータ107及び110と置き換わってい
るのを除いて、送信機150は、送信機100（図1A）と同じ
である。イネーブル信号が、バッファインバータ154を
介して、NORゲート152及び153の各々の入力の一方に加
えられる。イネーブル信号がハイである場合、NORゲー
ト152及び153のそれぞれの出力は、ゼロに凍結され、従
って送信機は禁止される。送信機151は、送信機150と同
一である。送信機150及び151に加えられるイネーブル信
号は、送信機の他方が、伝送線103に情報を供給してい
る場合、送信機の一方は禁止にされるように協働する。
受信機154及び155は、図1Aの受信機101と同一である。
向データ伝送線にも適用可能である。一対のNORゲート1
52及び153が、インバータ107及び110と置き換わってい
るのを除いて、送信機150は、送信機100（図1A）と同じ
である。イネーブル信号が、バッファインバータ154を
介して、NORゲート152及び153の各々の入力の一方に加
えられる。イネーブル信号がハイである場合、NORゲー
ト152及び153のそれぞれの出力は、ゼロに凍結され、従
って送信機は禁止される。送信機151は、送信機150と同
一である。送信機150及び151に加えられるイネーブル信
号は、送信機の他方が、伝送線103に情報を供給してい
る場合、送信機の一方は禁止にされるように協働する。
受信機154及び155は、図1Aの受信機101と同一である。
上記の実施例は、例示を意図したものであり、限定さ
れるものではない。本発明による多数の付加的な、及び
代替の実施例は、当業者には明白であろう。本発明の完
全なる範囲は、添付の請求の範囲でのみ規定される。
れるものではない。本発明による多数の付加的な、及び
代替の実施例は、当業者には明白であろう。本発明の完
全なる範囲は、添付の請求の範囲でのみ規定される。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−171849（ＪＰ，Ａ)
特開 昭60−75121（ＪＰ，Ａ)
特開 平６−169258（ＪＰ，Ａ)
特開 平５−335849（ＪＰ，Ａ)
特表 昭61−501244（ＪＰ，Ａ)
特表 平６−506336（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 25/02
H03K 19/003
H03K 19/0175
H03K 5/151
Claims (19)
- 【請求項１】シングルエンドのデジタルデータを差動デ
ータに変換するデータ送信機において、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のインバータ、及
び前記第２の伝導経路に接続され、CMOSで形成される伝
送ゲートと、 前記伝送ゲートに接続され、該伝送ゲートの電流におい
て、温度誘導の変動を補正する温度補償手段と、 前記第１及び第２の伝導経路に接続され、２進の０が前
記入力端子に出現した場合、第１の差動出力を与え、２
進の１が前記入力端子に出現した場合、第２の差動出力
を与えるスイッチング手段と、 からなるデータ送信機。 - 【請求項２】前記第１の伝導経路が更に、第２のインバ
ータ、及び第３のインバータからなり、前記第１のイン
バータは、前記第２及び第３のインバータ間に接続さ
れ、前記第２の伝導経路が更に、第４のインバータ、及
び第５のインバータからなり、前記伝送ゲートは、前記
第４及び第５のインバータ間に接続される、請求項１に
記載のデータ送信機。 - 【請求項３】前記スイッチング手段が、第１及び第２の
トランジスタからなり、該第１及び第２のトランジスタ
のゲートは、前記第１の伝導経路に接続され、前記スイ
ッチング手段は又、第３及び第４のトランジスタからな
り、該第３及び第４のトランジスタのゲートは、前記第
２の伝導経路に接続され、前記第１及び第４のトランジ
スタ間のノードが、差動データ伝送線の第１のワイヤに
接続され、前記第２及び第３のトランジスタ間のノード
が、前記差動データ伝送線の第２のワイヤに接続され
る、請求項１に記載のデータ送信機。 - 【請求項４】前記温度補償手段が、第３及び第４の並列
伝導経路からなり、第１のトランジスタが、前記第３の
伝導経路に接続され、第２のトランジスタが、前記第４
の伝導経路に接続され、前記第１及び第２のトランジス
タのそれぞれのエミッタ領域は異なり、前記第１及び第
２のトランジスタのゲートは、共に接続され、且つ電流
ミラー・トランジスタに接続される、請求項１に記載の
データ送信機。 - 【請求項５】シングルエンドのデジタルデータを差動デ
ータに変換するデータ送信機において、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のインバータ、及
び前記伝導経路に接続される伝送ゲートと、 前記第１及び第２の伝導経路に接続され、２進の０が前
記入力端子に出現した場合、第１の差動出力を与え、２
進の１が前記入力端子に出現した場合、第２の差動出力
を与え、CMOS技術で形成されるスイッチング手段と、 前記スイッチング手段に接続され、該スイッチング手段
の電流において、温度誘導の変動を補正する温度補償手
段と、 からなるデータ送信機。 - 【請求項６】前記第１の伝導経路が更に、第２のインバ
ータ、及び第３のインバータからなり、前記第１のイン
バータは、前記第２及び第３のインバータ間に接続さ
れ、前記第２の伝導経路が更に、第４のインバータ、及
び第５のインバータからなり、前記伝送ゲートは、前記
第４及び第５のインバータ間に接続される、請求項５に
記載のデータ送信機。 - 【請求項７】前記スイッチング手段が、第１及び第２の
トランジスタからなり、該第１及び第２のトランジスタ
のゲートは、前記第１の伝導経路に接続され、前記スイ
ッチング手段は又、第３及び第４のトランジスタからな
り、該第３及び第４のトランジスタのゲートは、前記第
２の伝導経路に接続され、前記第１及び第４のトランジ
スタ間のノードが、差動データ伝送線の第１のワイヤに
接続され、前記第２及び第３のトランジスタ間のノード
が、前記差動データ伝送線の第２のワイヤに接続され
る、請求項５に記載のデータ送信機。 - 【請求項８】前記温度補償手段が、第３及び第４の並列
伝導経路からなり、第１のトランジスタが、前記第３の
伝導経路に接続され、第２のトランジスタが、前記第４
の伝導経路に接続され、前記第１及び第２のトランジス
タのそれぞれのエミッタ領域は異なり、前記第１及び第
２のトランジスタのゲートは、共に接続され、且つ電流
ミラー・トランジスタに接続される、請求項５に記載の
データ送信機。 - 【請求項９】第２の温度補償手段からなり、該第２の温
度補償手段が、前記伝送ゲートに接続され、該伝送ゲー
トは、CMOSで形成される、請求項５に記載のデータ送信
機。 - 【請求項１０】差動データをシングルエンドのデータに
変換する受信機において、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のトランジスタ、
及び前記第２の伝導経路に接続される第２のトランジス
タと、 前記第１及び第２の伝導経路にそれぞれ接続される一対
の電流ミラー・トランジスタと、 前記第１のトランジスタと、前記第１の伝導経路におけ
る電流ミラー・トランジスタとの間の共通のノードに接
続され、CMOSで形成される第３のトランジスタからなる
インバータと、 前記第１のトランジスタに接続され、該第１のトランジ
スタにおける電流の、温度誘導の変動を補正する温度補
償手段と、 からなる受信機。 - 【請求項１１】前記第１のインバータと直列に接続され
る、第２及び第３のインバータから更になる、請求項10
に記載の受信機。 - 【請求項１２】前記温度補償手段が、第３及び第４の並
列伝導経路からなり、第３のトランジスタが、前記第３
の伝導経路に接続され、第４のトランジスタが、前記第
４の伝導経路に接続され、前記第３及び第４のトランジ
スタのそれぞれのエミッタ領域は異なり、前記第３及び
第４のトランジスタのゲートは、共に接続され、且つ電
流ミラー・トランジスタに接続される、請求項10に記載
の受信機。 - 【請求項１３】差動データをシングルエンドのデータに
変換する受信機において、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のトランジスタ、
及び前記第２の伝導経路に接続される第２のトランジス
タであり、前記第１及び第２のトランジスタがCMOSで形
成されることと、 前記第１及び第２の伝導経路にそれぞれ接続される一対
の電流ミラー・トランジスタと、 前記第１のトランジスタと、前記第１の伝導経路におけ
る電流ミラー・トランジスタとの間の共通のノードに接
続されるインバータと、 前記第３のトランジスタに接続され、該第３のトランジ
スタにおける電流の、温度誘導の変動を補正する温度補
償手段と、 からなる受信機。 - 【請求項１４】前記第１のインバータと直列に接続され
る、第２及び第３のインバータから更になる、請求項13
に記載の受信機。 - 【請求項１５】前記温度補償手段が、第３及び第４の並
列伝導経路からなり、第３のトランジスタが、前記第３
の伝導経路に接続され、第４のトランジスタが、前記第
４の伝導経路に接続され、前記第３及び第４のトランジ
スタのそれぞれのエミッタ領域は異なり、前記第３及び
第４のトランジスタのゲートは、共に接続され、且つ電
流ミラー・トランジスタに接続される、請求項13に記載
の受信機。 - 【請求項１６】データトランシーバの組合せにおいて、 差動スイングデータ伝送線と、 前記伝送線の第１の端部に接続されるデータ送信機であ
り、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のインバータ、及
び前記第２の伝導経路に接続され、CMOSで形成される伝
送ゲートと、 前記伝送ゲートに接続され、該伝送ゲートの電流におい
て、温度誘導の変動を補正する温度補償手段と、 前記第１及び第２の伝導経路に接続され、２進の０が前
記入力端子に出現した場合、第１の差動出力を前記伝送
線に与え、２進の１が前記入力端子に出現した場合、第
２の差動出力を前記伝送線に与えるスイッチング手段
と、からなるデータ送信機と、 前記伝送線の第２の端部に接続される受信機であり、 入力端子と、 第３及び第４の並列伝導経路と、 前記第３の伝導経路に接続される第１のトランジスタ、
及び前記第４の伝導経路に接続される第２のトランジス
タと、 前記第３及び第４の伝導経路にそれぞれ接続される一対
の電流ミラー・トランジスタと、 前記第３のトランジスタと、前記第１の導電経路におけ
る電流ミラー・トランジスタとの間の共通のノードに接
続されるインバータと、からなる受信機と、 から構成されるデータトランシーバの組合せ。 - 【請求項１７】データトランシーバの組合せにおいて、 差動スイングデータ伝送線と、 前記伝送線の第１の端部に接続されるデータ送信機であ
り、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のインバータ、及
び前記伝導経路に接続される伝送ゲートと、 前記第１及び第２の伝導経路に接続され、２進の０が前
記入力端子に出現した場合、第１の差動出力を与え、２
進の１が前記入力端子に出現した場合、第２の差動出力
を与え、CMOSで形成されるスイッチング手段と、 前記スイッチング手段に接続され、該スイッチング手段
の電流において、温度誘導の変動を補正する温度補償手
段と、からなるデータ送信機と、 前記伝送線の第２の端部に接続される受信機であり、 入力端子と、 第３及び第４の並列伝導経路と、 前記第３の伝導経路に接続される第１のトランジスタ、
及び前記第４の伝導経路に接続される第２のトランジス
タと、 前記第３及び第４の伝導経路にそれぞれ接続される一対
の電流ミラー・トランジスタと、 前記第３のトランジスタと、前記第１の導電経路におけ
る電流ミラー・トランジスタとの間の共通のノードに接
続されるインバータと、からなる受信機と、 から構成されるデータトランシーバの組合せ。 - 【請求項１８】データトランシーバの組合せにおいて、 差動スイングデータ伝送線と、 前記データ伝送線の第１の端部に接続されるデータ送信
機であり、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のインバータ、及
び前記第２の伝導経路に接続される伝送ゲートと、 前記第１及び第２の伝導経路に接続され、２進の０が前
記入力端子に出現した場合、第１の差動出力を前記デー
タ伝送線に与え、２進の１が前記入力端子に出現した場
合、第２の差動出力を前記データ伝送線に与えるスイッ
チング手段と、からなるデータ送信機と、 前記データ伝送線の第２の端部に接続される受信機であ
り、 入力端子と、 第３及び第４の並列伝導経路と、 前記第３の伝導経路に接続される第１のトランジスタ、
及び前記第４の伝導経路に接続される第２のトランジス
タであり、前記第１及び第２のトランジスタがCMOSで形
成されることと、 前記第３及び第４の伝導経路にそれぞれ接続される一対
の電流ミラー・トランジスタと、 前記第１のトランジスタと、前記第３の伝導経路におけ
る電流ミラー・トランジスタとの間の共通のノードに接
続されるインバータと、 前記第１のトランジスタに接続され、該第１のトランジ
スタにおける電流の、温度誘導の変動を補正する温度補
償手段と、からなる受信機と、 から構成されるデータトランシーバの組合せ。 - 【請求項１９】データトランシーバの組合せにおいて、 データ伝送線と、 前記データ伝送線の第１の端部に接続されるデータ送信
機であり、 入力端子と、 第１及び第２の並列伝導経路と、 前記第１の伝導経路に接続される第１のインバータ、及
び前記第２の伝導経路に接続される伝送ゲートと、 前記第１及び第２の伝導経路に接続され、２進の０が前
記入力端子に出現した場合、第１の差動出力を前記デー
タ伝送線に与え、２進の１が前記入力端子に出現した場
合、第２の差動出力を前記データ伝送線に与えるスイッ
チング手段と、からなるデータ送信機と、 前記データ伝送線の第２の端部に接続される受信機であ
り、 入力端子と、 第３及び第４の並列伝導経路と、 前記第３の伝導経路に接続される第１のトランジスタ、
及び前記第４の伝導経路に接続される第２のトランジス
タと、 前記第３及び第４の伝導経路にそれぞれ接続される一対
の電流ミラー・トランジスタと、 前記第１のトランジスタと、前記第３の伝導経路におけ
る電流ミラー・トランジスタとの間の共通のノードに接
続され、第３のトランジスタからなるインバータと、 前記第３のトランジスタに接続され、該第３のトランジ
スタにおける電流の、温度誘導の変動を補正する温度補
償手段と、からなる受信機と、 から構成されるデータトランシーバの組合せ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/047,731 | 1993-04-15 | ||
| US08/047,731 US5471498A (en) | 1993-04-15 | 1993-04-15 | High-speed low-voltage differential swing transmission line transceiver |
| PCT/US1994/004096 WO1994024797A1 (en) | 1993-04-15 | 1994-04-13 | High-speed, differential line driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08509332A JPH08509332A (ja) | 1996-10-01 |
| JP3411574B2 true JP3411574B2 (ja) | 2003-06-03 |
Family
ID=21950628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52343994A Expired - Fee Related JP3411574B2 (ja) | 1993-04-15 | 1994-04-13 | 高速の差動ラインドライバ |
Country Status (7)
| Country | Link |
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| US (2) | US5471498A (ja) |
| EP (1) | EP0775404B1 (ja) |
| JP (1) | JP3411574B2 (ja) |
| KR (1) | KR100292573B1 (ja) |
| DE (1) | DE69422644T2 (ja) |
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