JPH0767069B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0767069B2 JPH0767069B2 JP60501041A JP50104185A JPH0767069B2 JP H0767069 B2 JPH0767069 B2 JP H0767069B2 JP 60501041 A JP60501041 A JP 60501041A JP 50104185 A JP50104185 A JP 50104185A JP H0767069 B2 JPH0767069 B2 JP H0767069B2
- Authority
- JP
- Japan
- Prior art keywords
- elements
- integrated circuit
- path
- circuit chip
- delays
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001934 delay Effects 0.000 claims description 15
- 230000007704 transition Effects 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 2
- 238000011112 process operation Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 19
- 230000001419 dependent effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000037230 mobility Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 １ 本発明の分野 本発明は半導体集積回路（ICs）、より具体的には、信
号がその後の相互作用のため、二ないしそれ以上の多要
素導電路に印加される相補−金属−酸化物−半導体（CM
OS）回路（又はバイポーラ回路）に係る。
号がその後の相互作用のため、二ないしそれ以上の多要
素導電路に印加される相補−金属−酸化物−半導体（CM
OS）回路（又はバイポーラ回路）に係る。
本発明の背景 信号が印加される複数の多要素導電路を含むCMOS集積回
路チツプは、当業者には周知である。そのような構成の
典型的な例は、一対の刻時信号（一方は他方の相対）用
に意図した二つの導電路を含む。各導電路はカスケード
構成に電気的に接続された複数のインバータを含む。信
号はその後の刻時ゲートでの相互作用のため、そのよう
な導電路への入力に、同時に印加される。
路チツプは、当業者には周知である。そのような構成の
典型的な例は、一対の刻時信号（一方は他方の相対）用
に意図した二つの導電路を含む。各導電路はカスケード
構成に電気的に接続された複数のインバータを含む。信
号はその後の刻時ゲートでの相互作用のため、そのよう
な導電路への入力に、同時に印加される。
この型の多導電路回路はゆがみを発生し、従ってこのよ
うな回路が動作できるクロック速度を減少させる遅延を
特徴とする。ここにおいて、「ゆがみ」とは発生が予想
される時間に対する実際のパルス発生時間を意味する。
現在、一導電路の遅延の総和は最悪のプロセス条件を考
慮して、ゆがみを減少させるために他方の導電路の遅延
の総和に等しくなるように調整されている。一導電路の
全遅延を他の導電路の総和に等しくなるように調整する
ことは、さまざまな条件下でのプロセスによってもたら
される遅延の変動を補正するものではない。
うな回路が動作できるクロック速度を減少させる遅延を
特徴とする。ここにおいて、「ゆがみ」とは発生が予想
される時間に対する実際のパルス発生時間を意味する。
現在、一導電路の遅延の総和は最悪のプロセス条件を考
慮して、ゆがみを減少させるために他方の導電路の遅延
の総和に等しくなるように調整されている。一導電路の
全遅延を他の導電路の総和に等しくなるように調整する
ことは、さまざまな条件下でのプロセスによってもたら
される遅延の変動を補正するものではない。
本発明の簡単な要約 本発明はプロセスの変動により通常導入されるゆがみの
著しい減少が各導電路中のインバータの大きさを、二つ
の導電路中の要素の引上げ遅延の合計が等しく、二つの
導電路中の引下げ遅延の合計も等しく（この場合、全遅
延も等しいことに注意すべきである）なるように、調整
することにより達成できるということの認識を基礎にし
ている。その結果、プロセス変動だけでなく、電圧及び
温度変動も比較的ない、多導電路論理回路が得られる。
本発明の原理に従つて作られたデバイスは、一導電路中
の電界効果トランジスタ（PEETs及びNFETs）の幅が、他
方の中のPFETs及びNFETsの幅に、機能的に関連するよう
に選択されたPFETs及びNFETsを特徴とする。この関連に
おいて、（ゲート）“長”という用語は、PFET又はNFET
のソース及びドレイン間の導電路の長さをさし、（ゲー
ト）“幅”というのはPFET又はNFETのＰ又はＮチヤネル
領域の横方向の大きさをさす。
著しい減少が各導電路中のインバータの大きさを、二つ
の導電路中の要素の引上げ遅延の合計が等しく、二つの
導電路中の引下げ遅延の合計も等しく（この場合、全遅
延も等しいことに注意すべきである）なるように、調整
することにより達成できるということの認識を基礎にし
ている。その結果、プロセス変動だけでなく、電圧及び
温度変動も比較的ない、多導電路論理回路が得られる。
本発明の原理に従つて作られたデバイスは、一導電路中
の電界効果トランジスタ（PEETs及びNFETs）の幅が、他
方の中のPFETs及びNFETsの幅に、機能的に関連するよう
に選択されたPFETs及びNFETsを特徴とする。この関連に
おいて、（ゲート）“長”という用語は、PFET又はNFET
のソース及びドレイン間の導電路の長さをさし、（ゲー
ト）“幅”というのはPFET又はNFETのＰ又はＮチヤネル
領域の横方向の大きさをさす。
図面の簡単な説明 第１図は本発明の原理に従つて設計できる従来技術の回
路構成図； 第２図及び３図は回路中の各種要素の遅延を規定する第
１図の回路の出力波形を表す図である。
路構成図； 第２図及び３図は回路中の各種要素の遅延を規定する第
１図の回路の出力波形を表す図である。
詳細な記述 第１図は半導体チツプの一部分10を示し、その中では、
第１及び第２の論理路Ａ及びＢに、それぞれ３個及び２
個のインバータ論理チエインが付随するように示されて
いる。論理路Ａのインバータは、図示されているよう
に、21、22、23と印され、内部ノードNoとインバータ24
でもよい負荷への入力の間に接続されている。同様に、
論理路ＢはノードNoとインバータから成る負荷への入力
の間に接続されたインバータ31及び32を含む。ノードNo
はマイクロプロセツサのクロツクバスへの接続を含んで
もよく、その場合第１図の回路は、マイクロプロセツサ
の入力−出力（I/O）フレームの一部分を含む。
第１及び第２の論理路Ａ及びＢに、それぞれ３個及び２
個のインバータ論理チエインが付随するように示されて
いる。論理路Ａのインバータは、図示されているよう
に、21、22、23と印され、内部ノードNoとインバータ24
でもよい負荷への入力の間に接続されている。同様に、
論理路ＢはノードNoとインバータから成る負荷への入力
の間に接続されたインバータ31及び32を含む。ノードNo
はマイクロプロセツサのクロツクバスへの接続を含んで
もよく、その場合第１図の回路は、マイクロプロセツサ
の入力−出力（I/O）フレームの一部分を含む。
それら論理路中の信号遅延は、基本的には二つの関数項
の積として表すことができる。それらの項の一つは、一
対の多要素論理路のインバータのチエインのつながつた
インバータ中のトランジスタの大きさ（幅）によつての
み決る次元のない要素の関数である。それらの項のもう
一方は、プロセス、温度及び電圧に依存するパラメータ
の関数である。二つの別々の項の合計として、遅延を表
すことができる、なぜならば、引上げFETは常にPFETsで
引下げFETsは常にNFETsであるからである。また、PFETs
及びNFETsは異なる条件下で処理されるが、なおともに
遅延に寄与するからである。
の積として表すことができる。それらの項の一つは、一
対の多要素論理路のインバータのチエインのつながつた
インバータ中のトランジスタの大きさ（幅）によつての
み決る次元のない要素の関数である。それらの項のもう
一方は、プロセス、温度及び電圧に依存するパラメータ
の関数である。二つの別々の項の合計として、遅延を表
すことができる、なぜならば、引上げFETは常にPFETsで
引下げFETsは常にNFETsであるからである。また、PFETs
及びNFETsは異なる条件下で処理されるが、なおともに
遅延に寄与するからである。
より具体的には、プロセス変動はトランジスタのソース
及びドレイン間の電流路の長さ（ゲート長）に、制御で
きない変化を生じる。そのような変動は、コンダクタン
ス変化として現れ、コンダクタンスはトランジスタの遅
延特性を決る。第１の項がPFETsを表す要素のみを含
み、第２の項がNFETsを表す要素のみを含む二つの項の
合計として遅延時間の式を表すことにより、各項は次元
のない要因と、プロセス温度及び電圧により影響を受け
る要因で表すことができる。もし、二つの論理路に対す
る遅延の式の各積の項を相互に別々に等しくおくことが
できるならば、引上げ及び引下げ遅延は、二つの式の中
の各プロセス変動項が、相互に別々の値をとるように指
定でき、それによりプロセス変動項はそれらの遅延に、
正確に同じように影響を与えるようになる。事実、トラ
ンジスタのゲート長はプロセス変動により、制御できな
い影響を受けるから、一対の回路中のゆがみを本質的に
ゼロにするための重要な要因は、より制御可能なゲート
幅であり、遅延の制御はその幅を調整することである。
実際に、ゲートの長さ及び幅は、プロセス変動により、
等しい影響を受ける。しかし、ゲート長は典型的な場
合、ゲートの１パーセントで、そのためプロセスによる
どのような変動もゲート幅にあまり大きな影響を及ぼさ
ない。インバータのチエインを含む論理路の遅延特性
は、以下のように導かれる。インバータのＮ段チエイン
を考え、チエイン中のＰ及びＮ電界効果トランジスタ
（PFETs及びNFETs）の大きさを、ミクロン単位で、Pi及
びNiと表すことにする。ここで任意に、（Ｎ＋１）番目
の段は負荷で、第１段は通常の場合のように、低インピ
ーダンスパルス源により、駆動されると仮定する。入力
電圧が低から高への遷移をする場合、チエインの全遅延
は以下のように表される。
及びドレイン間の電流路の長さ（ゲート長）に、制御で
きない変化を生じる。そのような変動は、コンダクタン
ス変化として現れ、コンダクタンスはトランジスタの遅
延特性を決る。第１の項がPFETsを表す要素のみを含
み、第２の項がNFETsを表す要素のみを含む二つの項の
合計として遅延時間の式を表すことにより、各項は次元
のない要因と、プロセス温度及び電圧により影響を受け
る要因で表すことができる。もし、二つの論理路に対す
る遅延の式の各積の項を相互に別々に等しくおくことが
できるならば、引上げ及び引下げ遅延は、二つの式の中
の各プロセス変動項が、相互に別々の値をとるように指
定でき、それによりプロセス変動項はそれらの遅延に、
正確に同じように影響を与えるようになる。事実、トラ
ンジスタのゲート長はプロセス変動により、制御できな
い影響を受けるから、一対の回路中のゆがみを本質的に
ゼロにするための重要な要因は、より制御可能なゲート
幅であり、遅延の制御はその幅を調整することである。
実際に、ゲートの長さ及び幅は、プロセス変動により、
等しい影響を受ける。しかし、ゲート長は典型的な場
合、ゲートの１パーセントで、そのためプロセスによる
どのような変動もゲート幅にあまり大きな影響を及ぼさ
ない。インバータのチエインを含む論理路の遅延特性
は、以下のように導かれる。インバータのＮ段チエイン
を考え、チエイン中のＰ及びＮ電界効果トランジスタ
（PFETs及びNFETs）の大きさを、ミクロン単位で、Pi及
びNiと表すことにする。ここで任意に、（Ｎ＋１）番目
の段は負荷で、第１段は通常の場合のように、低インピ
ーダンスパルス源により、駆動されると仮定する。入力
電圧が低から高への遷移をする場合、チエインの全遅延
は以下のように表される。
ここで、Ｃは一般的な比例定数、μＮ及びμｐは電子及
び正孔の移動度、VTHN及びVTHPはそれぞれNFETs及びPFE
Tsの閾値電圧である。入力電圧の高から低への遷移の遅
延も、同様に書ける。
び正孔の移動度、VTHN及びVTHPはそれぞれNFETs及びPFE
Tsの閾値電圧である。入力電圧の高から低への遷移の遅
延も、同様に書ける。
第１式中の係数ｆは次元のない係数で、ゲート容量に対
するドレイン容量の比を表す。従つてTdは Td（↑）＝QN×R11＋QP×R12 （及び） Td（↓）＝QN×R21＋QP×R22 （２） と表わされる。ここで、 は、プロセス、温度及び電圧依存のパラメータである。
R11、R12、R21及びR22は次元のない係数で、これらの
“物理的”パラメータにはほとんど依存せず、係数ｆに
小さな依存性があるだけである。
するドレイン容量の比を表す。従つてTdは Td（↑）＝QN×R11＋QP×R12 （及び） Td（↓）＝QN×R21＋QP×R22 （２） と表わされる。ここで、 は、プロセス、温度及び電圧依存のパラメータである。
R11、R12、R21及びR22は次元のない係数で、これらの
“物理的”パラメータにはほとんど依存せず、係数ｆに
小さな依存性があるだけである。
二つの回路、すなわち第１図の回路Ａ及びＢの遅延は、
以下のように表される。
以下のように表される。
TD（↑）Ａ＝QNR11（Ａ）＋QPR12（Ａ） TD（↓）Ａ＝QNR21（Ａ）＋QPR22（Ａ） （３） 及び TD（↑）Ｂ＝QNR11（Ｂ）＋QPR12（Ｂ） TD（↓）Ｂ＝QNR21（Ｂ）＋QPR22（Ｂ） （４） もし、R11（Ａ）＝R11（Ｂ）、R12（Ａ）＝R12（Ｂ）、
R21（Ａ）＝R21（Ｂ）及びR22（Ａ）＝R22（Ｂ）のよう
に回路が設計されるならば、二つの回路の遅延は等し
く、相互に跡を追う。この結果は第３及び第４式からわ
かる。なぜならば、R11（Ａ）＝R11（Ｂ）……；の条件
を満すように、トランジスタの大きさを正しく選択する
ならば、プロセス、温度又は温度に依存する第３及び第
４式のこれらの項は、正確に同じく進むようになる。そ
の結果、アロログ刻時システムが可能になり、プロセス
依存性の競争状態は避けられる。カウントダウン回路は
パラメータ変動に対し、大きな依存性をもたなくなり、
刻時信号のゆがみのない刻時信号反転が可能になる。
R21（Ａ）＝R21（Ｂ）及びR22（Ａ）＝R22（Ｂ）のよう
に回路が設計されるならば、二つの回路の遅延は等し
く、相互に跡を追う。この結果は第３及び第４式からわ
かる。なぜならば、R11（Ａ）＝R11（Ｂ）……；の条件
を満すように、トランジスタの大きさを正しく選択する
ならば、プロセス、温度又は温度に依存する第３及び第
４式のこれらの項は、正確に同じく進むようになる。そ
の結果、アロログ刻時システムが可能になり、プロセス
依存性の競争状態は避けられる。カウントダウン回路は
パラメータ変動に対し、大きな依存性をもたなくなり、
刻時信号のゆがみのない刻時信号反転が可能になる。
第１図の回路は一対のCMOS刻時パルスを供給する。第１
図のノードN5及びN3は、刻時パルスとその反転を供給す
る。ノードN0−N5での電圧波形が、第２図に示されてい
る。反転遅れT1、T2、T3、TA及びTBは、この図及び第３
図中で定義されている。この型の従来技術の回路は、最
悪のプロセス条件に対し、 T1＋T2＋T3＝TA＋TB （５） と設計される。従つて、ゆがみは“より良い場合”のプ
ロセス条件で作られた従来技術の回路が示す。
図のノードN5及びN3は、刻時パルスとその反転を供給す
る。ノードN0−N5での電圧波形が、第２図に示されてい
る。反転遅れT1、T2、T3、TA及びTBは、この図及び第３
図中で定義されている。この型の従来技術の回路は、最
悪のプロセス条件に対し、 T1＋T2＋T3＝TA＋TB （５） と設計される。従つて、ゆがみは“より良い場合”のプ
ロセス条件で作られた従来技術の回路が示す。
本発明の原理に従うと、二つの論理路を有する回路は、
以下のようになるように構成される。
以下のようになるように構成される。
T1＋T3＝TA及びT2＝TB （６） この後者の場合、PFET及びNFETデバイスによる遅延は、
二つの回路間で別々につりあいがとられる。
二つの回路間で別々につりあいがとられる。
第１図の回路の二つの状態は、以下のFETの大きさを用
いて設計された。
いて設計された。
ここで、Ｐ及びＮは同様の単位で表され、１単位は3.75
ミクロンである。状態１は第５式のみを満すが、状態２
は第６式を満す。両方の状態とも5.0Vの供給電圧
（VDD）、105℃及び最悪のプロセス状態でゆがみがな
い。しかし、状態１は他のプロセス状態の場合、ゆがみ
を示す（下の表を参照のこと）状態２の回路はそうでは
ない。
ミクロンである。状態１は第５式のみを満すが、状態２
は第６式を満す。両方の状態とも5.0Vの供給電圧
（VDD）、105℃及び最悪のプロセス状態でゆがみがな
い。しかし、状態１は他のプロセス状態の場合、ゆがみ
を示す（下の表を参照のこと）状態２の回路はそうでは
ない。
状態１及び２の場合のゆがみのパラメータは、下の表に
示されている。
示されている。
表中、単位［NS］は、ナノ秒を意味する。この時間は、
FIG.1及びFIG.3に示されるように入力を低電圧から高電
圧を遷移されるいわゆるアップワード遷移における反転
遅れの時間を示し、この時間をゆがみのパラメータとす
る。「NFET−高電流（又はPFET−高電流）」とは、すべ
てのNFET（又はPFET）においてソース−ドレイン間の導
電路の長さを短く設定して高電流を流す状態を意味し、
「PFET−低電流（又はNFET−低電流）」とは、すべての
PFET（又はNFET）においてソース−ドレイン間の導電路
の長さを長く設定して低電流を流す状態を意味する。
FIG.1及びFIG.3に示されるように入力を低電圧から高電
圧を遷移されるいわゆるアップワード遷移における反転
遅れの時間を示し、この時間をゆがみのパラメータとす
る。「NFET−高電流（又はPFET−高電流）」とは、すべ
てのNFET（又はPFET）においてソース−ドレイン間の導
電路の長さを短く設定して高電流を流す状態を意味し、
「PFET−低電流（又はNFET−低電流）」とは、すべての
PFET（又はNFET）においてソース−ドレイン間の導電路
の長さを長く設定して低電流を流す状態を意味する。
本発明は、論理路中の要素のソース−ドレイン間の導電
路の長さの変化に起因する信号ゆがみを最小にするとい
う効果を有する。表は、上記要素としての電界効果トラ
ンジスタ（FET）のソース−ドレイン間の導電路の長さ
を変化させた場合、即ち、NFETとPFETの間でソース−ド
レイン間の導電路の長さに極端な差を持たせた場合のゆ
がみの状態を示す。
路の長さの変化に起因する信号ゆがみを最小にするとい
う効果を有する。表は、上記要素としての電界効果トラ
ンジスタ（FET）のソース−ドレイン間の導電路の長さ
を変化させた場合、即ち、NFETとPFETの間でソース−ド
レイン間の導電路の長さに極端な差を持たせた場合のゆ
がみの状態を示す。
上記より明らかなように、表における状態２について
は、いずれの条件下でも、ソース−ドレイン間の導電路
の長さの変化に関わらず、ゆがみが保証される。これに
対して、状態１では、示されるごとくゆがみを生じる。
は、いずれの条件下でも、ソース−ドレイン間の導電路
の長さの変化に関わらず、ゆがみが保証される。これに
対して、状態１では、示されるごとくゆがみを生じる。
本発明においては、二つの論理路中の引き上げ遅延を相
互に等しくし、かつ引き下げ遅延を相互に等しくおくこ
と、即ち、本明細書第７頁に記載の第６式を満たす上記
状態２において、ゆがみを最小にすることが可能とな
る。
互に等しくし、かつ引き下げ遅延を相互に等しくおくこ
と、即ち、本明細書第７頁に記載の第６式を満たす上記
状態２において、ゆがみを最小にすることが可能とな
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/15 19/0175 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ (56)参考文献 特開 昭58−92128（ＪＰ，Ａ) 特開 昭57−24126（ＪＰ，Ａ)
Claims (4)
- 【請求項１】電子信号が同時に供給される第１及び第２
の論理路を含み、前記論理路のそれぞれが異なる数のCM
OSインバータ要素を含む集積回路チップにおいて、 すべての前記要素におけるｐ−チャネルトランジスタが
互いに等しいソース・ドレイン間の導電路の長さを有
し、すべての前記要素におけるｎ−チャネルトランジス
タが互いに等しいソース・ドレイン間の導電路の長さを
有し；及び すべての前記要素におけるすべてのトランジスタでのｐ
−チャネル及びｎ−チャネルの横方向の大きさ、即ち幅
を、入力遷移に対応して、前記第１の論理路中のすべて
の前記要素（21、22、23）の引下げ遅延の総和を前記第
２の論理路中のすべての前記要素（31、32）の引下げ遅
延の総和に等しくし、かつ前記第１の論理路中のすべて
の前記要素の引上げ遅延の総和を前記第２の論理路中の
すべての前記要素の引上げ遅延の総和に等しくするよう
に設定することにより、前記第１及び第２の論理路中の
前記要素のソース・ドレイン間の導電路の長さの変化に
起因する信号ゆがみが最小にされることを特徴とする集
積回路チップ。 - 【請求項２】請求の範囲第１項に記載された集積回路チ
ップにおいて、 すべてのｐ−チャネルトランジスタ及びすべてのｎ−チ
ャネルトランジスタが、それぞれ第１及び第２のプロセ
ス操作中に形成されることを特徴とする集積回路チッ
プ。 - 【請求項３】請求の範囲第１項又は第２項に記載された
集積回路チップにおいて、 前記入力遷移が、アップワードであることを特徴とする
集積回路チップ。 - 【請求項４】請求の範囲第１項又は第２項に記載された
集積回路チップにおいて、 前記入力遷移が、ダウンワードであることを特徴とする
集積回路チップ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58023284A | 1984-02-15 | 1984-02-15 | |
| US580232 | 1984-02-15 | ||
| PCT/US1985/000184 WO1985003817A1 (en) | 1984-02-15 | 1985-02-01 | High speed cmos circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61501244A JPS61501244A (ja) | 1986-06-19 |
| JPH0767069B2 true JPH0767069B2 (ja) | 1995-07-19 |
Family
ID=24320247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60501041A Expired - Fee Related JPH0767069B2 (ja) | 1984-02-15 | 1985-02-01 | 集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0172229B1 (ja) |
| JP (1) | JPH0767069B2 (ja) |
| DE (1) | DE3570338D1 (ja) |
| WO (1) | WO1985003817A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068547A (en) * | 1990-09-05 | 1991-11-26 | Lsi Logic Corporation | Process monitor circuit |
| US5491432A (en) * | 1992-08-07 | 1996-02-13 | Lsi Logic Corporation | CMOS Differential driver circuit for high offset ground |
| US5471498A (en) * | 1993-04-15 | 1995-11-28 | National Semiconductor Corporation | High-speed low-voltage differential swing transmission line transceiver |
| DE10227618B4 (de) | 2002-06-20 | 2007-02-01 | Infineon Technologies Ag | Logikschaltung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS5892128A (ja) * | 1981-11-26 | 1983-06-01 | Nec Corp | ２相クロツク信号発生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4069429A (en) * | 1976-09-13 | 1978-01-17 | Harris Corporation | IGFET clock generator |
-
1985
- 1985-02-01 JP JP60501041A patent/JPH0767069B2/ja not_active Expired - Fee Related
- 1985-02-01 DE DE8585901189T patent/DE3570338D1/de not_active Expired
- 1985-02-01 EP EP19850901189 patent/EP0172229B1/en not_active Expired
- 1985-02-01 WO PCT/US1985/000184 patent/WO1985003817A1/en active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS5892128A (ja) * | 1981-11-26 | 1983-06-01 | Nec Corp | ２相クロツク信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1985003817A1 (en) | 1985-08-29 |
| EP0172229A1 (en) | 1986-02-26 |
| DE3570338D1 (en) | 1989-06-22 |
| JPS61501244A (ja) | 1986-06-19 |
| EP0172229B1 (en) | 1989-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0136775B1 (ko) | 스위칭 유도 잡음을 감소시키는 출력 버퍼 | |
| US5115150A (en) | Low power CMOS bus receiver with small setup time | |
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| EP0493873A1 (en) | CMOS output buffer circuit with ground bounce reduction | |
| US6188244B1 (en) | Hysteresis input buffer | |
| JP3868293B2 (ja) | 半導体集積回路 | |
| US4823029A (en) | Noise controlled output buffer | |
| JP3047869B2 (ja) | 出力振幅調整回路 | |
| JPH05145401A (ja) | レベル変換回路 | |
| JPH0767069B2 (ja) | 集積回路装置 | |
| US5715198A (en) | Output latching circuit for static memory devices | |
| US4782253A (en) | High speed MOS circuits | |
| JP2771375B2 (ja) | レベルシフト回路 | |
| JP2872058B2 (ja) | 出力バッファ回路 | |
| US20030080782A1 (en) | Low threshold voltage silicon-on-insulator clock gates | |
| JP2669346B2 (ja) | 半導体集積回路装置 | |
| US6087875A (en) | Single-edge adjustable delay circuit | |
| JPH05152936A (ja) | 論理回路 | |
| JP2000059204A (ja) | ダイナミック型論理回路および半導体集積回路装置 | |
| JP2567152B2 (ja) | Ｃｍｏｓ論理回路 | |
| JPS61150232A (ja) | 半導体集積回路の入出力回路 | |
| JPS6119227A (ja) | Ｍｏｓ入力回路装置 | |
| JPH06260901A (ja) | ラッチ回路及びフリップフロップ回路 | |
| JPS6315522A (ja) | 論理回路 | |
| JPH04343111A (ja) | 中間レベル生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |