JP3383136B2 - 定振幅クロック発生回路 - Google Patents
定振幅クロック発生回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、インバータ回路に
関し、特に、抵抗性負荷を駆動する定振幅クロック信号
を発生するインバータ回路の改良に関する。
関し、特に、抵抗性負荷を駆動する定振幅クロック信号
を発生するインバータ回路の改良に関する。
【０００２】
【従来の技術】従来、定振幅クロック信号を発生するイ
ンバータ回路は、ＣＭＯＳインバータを用いて構成して
いる。これは、ＣＭＯＳインバータの出力値が正電源電
圧値と負電源電圧値であることを利用し、所望の出力振
幅値を正電源電圧値としてＣＭＯＳインバータを駆動す
ることによって、ＣＭＯＳインバータの出力振幅値を制
御するようにしている。
ンバータ回路は、ＣＭＯＳインバータを用いて構成して
いる。これは、ＣＭＯＳインバータの出力値が正電源電
圧値と負電源電圧値であることを利用し、所望の出力振
幅値を正電源電圧値としてＣＭＯＳインバータを駆動す
ることによって、ＣＭＯＳインバータの出力振幅値を制
御するようにしている。
【０００３】図４は、従来のインバータ回路の一例を示
したものであり、ＣＭＯＳインバータ１０の正電源電圧
として用いられる正電源電圧ＶREF を低インピーダンス
出力とするために、バッファアンプＡＭＰを介してＣＭ
ＯＳインバータ１０に供給するようにしている。そし
て、例えば、水晶発振器等の出力信号からなるクロック
信号をＣＭＯＳインバータ１０の入力端子に入力するよ
うになっている。そして、ＣＭＯＳインバータ１０の出
力端子には、近似的に、容量Ｃ及び抵抗Ｒの直列回路で
表される負荷が接続される。前記容量Ｃは、直流成分除
去用の容量であって、信号成分は伝達することが十分に
可能な容量値を有している。
したものであり、ＣＭＯＳインバータ１０の正電源電圧
として用いられる正電源電圧ＶREF を低インピーダンス
出力とするために、バッファアンプＡＭＰを介してＣＭ
ＯＳインバータ１０に供給するようにしている。そし
て、例えば、水晶発振器等の出力信号からなるクロック
信号をＣＭＯＳインバータ１０の入力端子に入力するよ
うになっている。そして、ＣＭＯＳインバータ１０の出
力端子には、近似的に、容量Ｃ及び抵抗Ｒの直列回路で
表される負荷が接続される。前記容量Ｃは、直流成分除
去用の容量であって、信号成分は伝達することが十分に
可能な容量値を有している。
【０００４】そして、抵抗Ｒの他端は、定振幅クロック
信号を受信する回路のＤＣ動作点であり、容量Ｃと抵抗
Ｒとの間の電圧値が定振幅クロック信号として取り出さ
れる。そして、これによって、容量Ｃにより直流成分が
除去されたＣＭＯＳインバータ１０の信号成分は、イン
バータ回路１００からの定振幅クロック信号を受信する
回路のＤＣ動作点ＶDCを中心に変化し、出力信号ＶOUT
として出力されるようになっている。
信号を受信する回路のＤＣ動作点であり、容量Ｃと抵抗
Ｒとの間の電圧値が定振幅クロック信号として取り出さ
れる。そして、これによって、容量Ｃにより直流成分が
除去されたＣＭＯＳインバータ１０の信号成分は、イン
バータ回路１００からの定振幅クロック信号を受信する
回路のＤＣ動作点ＶDCを中心に変化し、出力信号ＶOUT
として出力されるようになっている。
【０００５】
【発明が解決しようとする課題】上記従来の定振幅クロ
ック信号を発生するインバータ回路では、低インピーダ
ンス出力の正電源ＶREF を必要としており、この正電源
ＶREF を供給する手段としては、図４に示すように、バ
ッファアンプＡＭＰを用いる方法，ＩＣ外部から供給す
る方法等が考えられる。しかしながら、図４に示すよう
に、バッファアンプＡＭＰを用いる場合には、安定した
振幅のクロック信号を得るためには、かな高速な高価な
バッファアンプを用いる必要がある。また、ＩＣ外部か
ら供給する場合には、ＩＣ駆動用の電源とは別に新たに
電源が必要になるという欠点がある。
ック信号を発生するインバータ回路では、低インピーダ
ンス出力の正電源ＶREF を必要としており、この正電源
ＶREF を供給する手段としては、図４に示すように、バ
ッファアンプＡＭＰを用いる方法，ＩＣ外部から供給す
る方法等が考えられる。しかしながら、図４に示すよう
に、バッファアンプＡＭＰを用いる場合には、安定した
振幅のクロック信号を得るためには、かな高速な高価な
バッファアンプを用いる必要がある。また、ＩＣ外部か
ら供給する場合には、ＩＣ駆動用の電源とは別に新たに
電源が必要になるという欠点がある。
【０００６】さらに、容量性の負荷だけでなく、抵抗性
の負荷も駆動しなくてはならない場合には、出力端子か
ら外部に電流が流れるので、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタ共に、ソース・
ドレイン間に電圧降下が発生し、結果として出力するク
ロック出力信号の振幅値がＶREF 値、すなわち、所望と
する振幅値よりも小さくなってしまうという未解決の課
題がある。また、この電圧降下は、プロセス依存性，温
度依存性，電源電圧依存性を持つので、ＶREF値の微調
整を行うことで補正することはできないという問題もあ
る。
の負荷も駆動しなくてはならない場合には、出力端子か
ら外部に電流が流れるので、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタ共に、ソース・
ドレイン間に電圧降下が発生し、結果として出力するク
ロック出力信号の振幅値がＶREF 値、すなわち、所望と
する振幅値よりも小さくなってしまうという未解決の課
題がある。また、この電圧降下は、プロセス依存性，温
度依存性，電源電圧依存性を持つので、ＶREF値の微調
整を行うことで補正することはできないという問題もあ
る。
【０００７】そこで、この発明は、上記従来の未解決の
課題に着目してなされたものであり、低インピーダンス
電源、バッファ用の高速アンプを必要とすることなく、
抵抗性負荷を駆動する際にプロセス依存性，温度依存
性，電源電圧依存性を持たず、安定な定振幅クロック信
号を出力することのできるインバータ回路を提供するこ
とを目的としている。
課題に着目してなされたものであり、低インピーダンス
電源、バッファ用の高速アンプを必要とすることなく、
抵抗性負荷を駆動する際にプロセス依存性，温度依存
性，電源電圧依存性を持たず、安定な定振幅クロック信
号を出力することのできるインバータ回路を提供するこ
とを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るインバータ回路は、少なく
とも第１及び第２のＭＯＳトランジスタが直列に接続さ
れ且つ抵抗性負荷を駆動するインバータを有し、前記イ
ンバータに入力されるクロック信号の反転信号であり且
つ所定の振幅値を有するクロック信号を、前記第１及び
第２のＭＯＳトランジスタが接続される接続点から出力
するインバータ回路において、前記インバータと直列に
電源間に接続されソース・フォロワとして作動する第３
のＭＯＳトランジスタと、前記インバータを構成する第
１及び第２のＭＯＳトランジスタと同一種類であり且つ
同一の接続関係で接続され導通状態に維持された第４及
び第５のＭＯＳトランジスタ及び前記第４及び第５のＭ
ＯＳトランジスタ間に介挿された抵抗体からなる調整用
回路と、当該調整用回路と直列に前記電源間に接続され
ソース・フォロワとして作動する第６のＭＯＳトランジ
スタと、４入力差動増幅器と、を備え、当該４入力差動
増幅器は、所望のクロック信号の振幅値に応じた電圧差
を有する正電源電圧及び負電源電圧が非反転入力端子及
び反転入力端子に入力される差動対と、前記抵抗体の両
端の電圧がそれぞれ反転入力端子及び非反転入力端子に
入力される差動対と、前記各差動対の出力を加算する加
算手段とを有し、当該加算手段の出力を前記第３及び第
６のＭＯＳトランジスタにゲート電圧として供給するこ
とを特徴としている。
に、本発明の請求項１に係るインバータ回路は、少なく
とも第１及び第２のＭＯＳトランジスタが直列に接続さ
れ且つ抵抗性負荷を駆動するインバータを有し、前記イ
ンバータに入力されるクロック信号の反転信号であり且
つ所定の振幅値を有するクロック信号を、前記第１及び
第２のＭＯＳトランジスタが接続される接続点から出力
するインバータ回路において、前記インバータと直列に
電源間に接続されソース・フォロワとして作動する第３
のＭＯＳトランジスタと、前記インバータを構成する第
１及び第２のＭＯＳトランジスタと同一種類であり且つ
同一の接続関係で接続され導通状態に維持された第４及
び第５のＭＯＳトランジスタ及び前記第４及び第５のＭ
ＯＳトランジスタ間に介挿された抵抗体からなる調整用
回路と、当該調整用回路と直列に前記電源間に接続され
ソース・フォロワとして作動する第６のＭＯＳトランジ
スタと、４入力差動増幅器と、を備え、当該４入力差動
増幅器は、所望のクロック信号の振幅値に応じた電圧差
を有する正電源電圧及び負電源電圧が非反転入力端子及
び反転入力端子に入力される差動対と、前記抵抗体の両
端の電圧がそれぞれ反転入力端子及び非反転入力端子に
入力される差動対と、前記各差動対の出力を加算する加
算手段とを有し、当該加算手段の出力を前記第３及び第
６のＭＯＳトランジスタにゲート電圧として供給するこ
とを特徴としている。
【０００９】また、請求項２に係るインバータ回路は、
少なくとも第１及び第２のＭＯＳトランジスタが直列に
接続され且つ抵抗性負荷を駆動するインバータを有し、
前記インバータに入力されるクロック信号の反転信号で
あり且つ所定の振幅値を有するクロック信号を、前記第
１及び第２のＭＯＳトランジスタが接続される接続点か
ら出力するインバータ回路において、前記インバータと
第１の電源との間に直列に接続されソース・フォロワと
して作動する第３のＭＯＳトランジスタと、前記インバ
ータを構成する第１及び第２のＭＯＳトランジスタのう
ち前記第３のＭＯＳトランジスタ及び前記抵抗性負荷間
に接続されるＭＯＳトランジスタと同一種類であり、且
つ導通状態に維持された第４のＭＯＳトランジスタ及び
当該第４のＭＯＳトランジスタと第２の電源との間に直
列に接続される抵抗体からなる調整用回路と、前記第４
のＭＯＳトランジスタと前記第１の電源との間に接続さ
れソース・フォロワとして作動する第５のＭＯＳトラン
ジスタと、所望のクロック信号の振幅値に応じた電圧が
非反転入力端子に入力され、前記抵抗体と前記第４のＭ
ＯＳトランジスタとの間の電圧が反転入力端子に入力さ
れる差動増幅器とを備え、当該差動増幅器の出力は、前
記第３及び第５のＭＯＳトランジスタのゲート電圧とし
て供給されることを特徴としている。
少なくとも第１及び第２のＭＯＳトランジスタが直列に
接続され且つ抵抗性負荷を駆動するインバータを有し、
前記インバータに入力されるクロック信号の反転信号で
あり且つ所定の振幅値を有するクロック信号を、前記第
１及び第２のＭＯＳトランジスタが接続される接続点か
ら出力するインバータ回路において、前記インバータと
第１の電源との間に直列に接続されソース・フォロワと
して作動する第３のＭＯＳトランジスタと、前記インバ
ータを構成する第１及び第２のＭＯＳトランジスタのう
ち前記第３のＭＯＳトランジスタ及び前記抵抗性負荷間
に接続されるＭＯＳトランジスタと同一種類であり、且
つ導通状態に維持された第４のＭＯＳトランジスタ及び
当該第４のＭＯＳトランジスタと第２の電源との間に直
列に接続される抵抗体からなる調整用回路と、前記第４
のＭＯＳトランジスタと前記第１の電源との間に接続さ
れソース・フォロワとして作動する第５のＭＯＳトラン
ジスタと、所望のクロック信号の振幅値に応じた電圧が
非反転入力端子に入力され、前記抵抗体と前記第４のＭ
ＯＳトランジスタとの間の電圧が反転入力端子に入力さ
れる差動増幅器とを備え、当該差動増幅器の出力は、前
記第３及び第５のＭＯＳトランジスタのゲート電圧とし
て供給されることを特徴としている。
【００１０】さらに、請求項３に係るインバータ回路
は、前記インバータと電源との間に接続されるＭＯＳト
ランジスタ及び前記調整用回路と電源との間に接続され
るＭＯＳトランジスタのトランジスタサイズ比と、前記
第４のＭＯＳトランジスタに対応する前記インバータを
構成するＭＯＳトランジスタ及び前記第４のＭＯＳトラ
ンジスタのトランジスタサイズ比とを１対Ｎとしたと
き、前記抵抗性負荷及び前記抵抗体の抵抗値比を１対
（２×Ｎ）とすることを特徴としている。
は、前記インバータと電源との間に接続されるＭＯＳト
ランジスタ及び前記調整用回路と電源との間に接続され
るＭＯＳトランジスタのトランジスタサイズ比と、前記
第４のＭＯＳトランジスタに対応する前記インバータを
構成するＭＯＳトランジスタ及び前記第４のＭＯＳトラ
ンジスタのトランジスタサイズ比とを１対Ｎとしたと
き、前記抵抗性負荷及び前記抵抗体の抵抗値比を１対
（２×Ｎ）とすることを特徴としている。
【００１１】なお、電源間に接続されるとは、電位に相
対的な高低差がある二つの電源間（正側電源と負側電源
との間）に接続されることをいう。よって、請求項１に
係るインバータ回路によれば、調整用回路を構成するＭ
ＯＳトランジスタはインバータを構成するＭＯＳトラン
ジスタのそれぞれと同一種類のＭＯＳトランジスタであ
って、調整用回路を構成するＭＯＳトランジスタは導通
状態に維持され、且つ、インバータを構成するＭＯＳト
ランジスタの接続関係と同一の接続関係で接続されてい
る。さらに、調整用回路におけるインバータの出力端子
の配設位置に対応する位置には抵抗体が設けられ、調整
用回路及びインバータには電流値が等しい電流が供給さ
れるので、抵抗体の両端の電圧は、インバータの出力信
号の振幅値と等しくなる。よって、この抵抗体の両端の
電圧を所望の電圧値と一致させる制御信号を４入力差動
増幅器から出力させれば、インバータの出力信号の振幅
値は常に所望の電圧値に一致する。
対的な高低差がある二つの電源間（正側電源と負側電源
との間）に接続されることをいう。よって、請求項１に
係るインバータ回路によれば、調整用回路を構成するＭ
ＯＳトランジスタはインバータを構成するＭＯＳトラン
ジスタのそれぞれと同一種類のＭＯＳトランジスタであ
って、調整用回路を構成するＭＯＳトランジスタは導通
状態に維持され、且つ、インバータを構成するＭＯＳト
ランジスタの接続関係と同一の接続関係で接続されてい
る。さらに、調整用回路におけるインバータの出力端子
の配設位置に対応する位置には抵抗体が設けられ、調整
用回路及びインバータには電流値が等しい電流が供給さ
れるので、抵抗体の両端の電圧は、インバータの出力信
号の振幅値と等しくなる。よって、この抵抗体の両端の
電圧を所望の電圧値と一致させる制御信号を４入力差動
増幅器から出力させれば、インバータの出力信号の振幅
値は常に所望の電圧値に一致する。
【００１２】また、請求項２に係るインバータ回路によ
れば、第３のＭＯＳトランジスタ及び抵抗性負荷間に接
続されるＭＯＳトランジスタと同一種類の第４のＭＯＳ
トランジスタ及び抵抗体間の電圧値を、所望の電圧値と
一致させる制御信号を差動増幅器から出力させるように
すれば、インバータを構成するＭＯＳトランジスタのう
ち、第４のＭＯＳトランジスタに対応するＭＯＳトラン
ジスタの影響によるインバータの出力信号の振幅変動が
防止される。
れば、第３のＭＯＳトランジスタ及び抵抗性負荷間に接
続されるＭＯＳトランジスタと同一種類の第４のＭＯＳ
トランジスタ及び抵抗体間の電圧値を、所望の電圧値と
一致させる制御信号を差動増幅器から出力させるように
すれば、インバータを構成するＭＯＳトランジスタのう
ち、第４のＭＯＳトランジスタに対応するＭＯＳトラン
ジスタの影響によるインバータの出力信号の振幅変動が
防止される。
【００１３】さらに、請求項３に係るインバータ回路に
よれば、前記インバータと電源との間に接続されるＭＯ
Ｓトランジスタ及び前記調整用回路と電源との間に接続
されるＭＯＳトランジスタのトランジスタサイズ比と、
前記インバータを構成するＭＯＳトランジスタ及びこの
ＭＯＳトランジスタに対応する前記ＭＯＳトランジスタ
のトランジスタサイズ比とが、それぞれ１対Ｎであると
き、抵抗性負荷及び抵抗体の抵抗値比を１対（２×Ｎ）
となるように設定すれば、インバータの出力信号の振幅
変動が防止される。
よれば、前記インバータと電源との間に接続されるＭＯ
Ｓトランジスタ及び前記調整用回路と電源との間に接続
されるＭＯＳトランジスタのトランジスタサイズ比と、
前記インバータを構成するＭＯＳトランジスタ及びこの
ＭＯＳトランジスタに対応する前記ＭＯＳトランジスタ
のトランジスタサイズ比とが、それぞれ１対Ｎであると
き、抵抗性負荷及び抵抗体の抵抗値比を１対（２×Ｎ）
となるように設定すれば、インバータの出力信号の振幅
変動が防止される。
【００１４】
【発明の実施の形態】以下に、本発明の実施の形態を説
明する。図１は、本発明におけるインバータ回路の第１
の実施の形態を示したものである。第１の実施の形態に
おけるインバータ回路１００は、ＣＭＯＳインバータ１
０からなるクロック出力部１と、ＣＭＯＳインバータの
出力振幅値を調整する振幅調整部２とから構成されてい
る。
明する。図１は、本発明におけるインバータ回路の第１
の実施の形態を示したものである。第１の実施の形態に
おけるインバータ回路１００は、ＣＭＯＳインバータ１
０からなるクロック出力部１と、ＣＭＯＳインバータの
出力振幅値を調整する振幅調整部２とから構成されてい
る。
【００１５】前記クロック出力部１は、ＰチャネルＭＯ
ＳトランジスタＴｒ12 （第１のＭＯＳトランジスタ）及
びＮチャネルＭＯＳトランジスタＴｒ13 （第２のＭＯＳ
トランジスタ）から構成されるＣＭＯＳインバータ１０
と、トランジスタＴｒ12のソースと接続され、ソース・
フォロワとして作動するＮチャネルＭＯＳトランジスタ
Ｔｒ11（第３のＭＯＳトランジスタ）とから構成され
る。そして、このＣＭＯＳインバータ１０の出力端子Ｔ
10には、本インバータ回路１００の出力信号を受ける、
近似的に容量Ｃと抵抗Ｒ1 （抵抗性負荷）との直列回路
で表される負荷が接続されている。そして、ＣＭＯＳイ
ンバータ１０の入力端子にクロック信号である入力信号
ＶINが入力され、容量Ｃと抵抗Ｒ1 との間の電圧値がク
ロック出力信号ＶOUT として取り出される。
ＳトランジスタＴｒ12 （第１のＭＯＳトランジスタ）及
びＮチャネルＭＯＳトランジスタＴｒ13 （第２のＭＯＳ
トランジスタ）から構成されるＣＭＯＳインバータ１０
と、トランジスタＴｒ12のソースと接続され、ソース・
フォロワとして作動するＮチャネルＭＯＳトランジスタ
Ｔｒ11（第３のＭＯＳトランジスタ）とから構成され
る。そして、このＣＭＯＳインバータ１０の出力端子Ｔ
10には、本インバータ回路１００の出力信号を受ける、
近似的に容量Ｃと抵抗Ｒ1 （抵抗性負荷）との直列回路
で表される負荷が接続されている。そして、ＣＭＯＳイ
ンバータ１０の入力端子にクロック信号である入力信号
ＶINが入力され、容量Ｃと抵抗Ｒ1 との間の電圧値がク
ロック出力信号ＶOUT として取り出される。
【００１６】ここで、ＶDCは、インバータ回路１００の
クロック出力信号Ｖ OUT を受信する回路のＤＣ動作点を
表している。また、容量Ｃは、動作点変換を行うための
直流成分除去用の容量であり、この容量Ｃの容量値は、
直流成分のみを除去し、信号成分は伝達することのでき
る十分な大きさを持つものとする。そして、トランジス
タＴｒ11とＣＭＯＳインバータ１０との直列回路が電源
ラインＶDD，ＶSS間に接続される。
クロック出力信号Ｖ OUT を受信する回路のＤＣ動作点を
表している。また、容量Ｃは、動作点変換を行うための
直流成分除去用の容量であり、この容量Ｃの容量値は、
直流成分のみを除去し、信号成分は伝達することのでき
る十分な大きさを持つものとする。そして、トランジス
タＴｒ11とＣＭＯＳインバータ１０との直列回路が電源
ラインＶDD，ＶSS間に接続される。
【００１７】一方、前記振幅調整部２は、トランジスタ
Ｔｒ11とＣＭＯＳインバータ１０との直列回路と並列
に、電源ラインＶDD，ＶSS間に接続される、トランジス
タＴｒ21，Ｔｒ22，抵抗Ｒ2 （抵抗体），トランジスタ
Ｔｒ23がこの順に接続された直列回路と、４入力差動増
幅器２０とから構成されている。前記トランジスタＴｒ
21 （第６のＭＯＳトランジスタ）は前記トランジスタＴ
ｒ11と同一種類のＮチャネルＭＯＳトランジスタであっ
て、同様に、トランジスタＴｒ22 （第４のＭＯＳトラン
ジスタ）はトランジスタＴｒ12と同一種類のＰチャネル
ＭＯＳトランジスタ，トランジスタＴｒ23 （第５のＭＯ
Ｓトランジスタ）はトランジスタＴｒ13と同一種類のＮ
チャネルＭＯＳトランジスタである。そして、トランジ
スタＴｒ22と抵抗Ｒ2 とトランジスタＴｒ23とで調整用
回路を構成している。
Ｔｒ11とＣＭＯＳインバータ１０との直列回路と並列
に、電源ラインＶDD，ＶSS間に接続される、トランジス
タＴｒ21，Ｔｒ22，抵抗Ｒ2 （抵抗体），トランジスタ
Ｔｒ23がこの順に接続された直列回路と、４入力差動増
幅器２０とから構成されている。前記トランジスタＴｒ
21 （第６のＭＯＳトランジスタ）は前記トランジスタＴ
ｒ11と同一種類のＮチャネルＭＯＳトランジスタであっ
て、同様に、トランジスタＴｒ22 （第４のＭＯＳトラン
ジスタ）はトランジスタＴｒ12と同一種類のＰチャネル
ＭＯＳトランジスタ，トランジスタＴｒ23 （第５のＭＯ
Ｓトランジスタ）はトランジスタＴｒ13と同一種類のＮ
チャネルＭＯＳトランジスタである。そして、トランジ
スタＴｒ22と抵抗Ｒ2 とトランジスタＴｒ23とで調整用
回路を構成している。
【００１８】そして、トランジスタＴｒ22のゲートは負
電源ライン（ＶSS）に、またトランジスタＴｒ23のゲー
トは正電源ライン（ＶDD）にそれぞれ接続され、これら
トランジスタＴｒ22及びＴｒ23は導通状態に維持されて
いる。また、前記トランジスタＴｒ11及びＴｒ21のゲー
トは共に、４入力差動増幅器２０の出力側と接続されて
いる。
電源ライン（ＶSS）に、またトランジスタＴｒ23のゲー
トは正電源ライン（ＶDD）にそれぞれ接続され、これら
トランジスタＴｒ22及びＴｒ23は導通状態に維持されて
いる。また、前記トランジスタＴｒ11及びＴｒ21のゲー
トは共に、４入力差動増幅器２０の出力側と接続されて
いる。
【００１９】この４入力差動増幅器２０は、例えば、２
つのバッファアンプＡＭＰ1 及びＡＭＰ2 とから構成さ
れ、バッファアンプＡＭＰ1 の差動入力対には、出力す
るクロック出力信号ＶOUT の振幅値ＶSIG の電位差を有
する正電源電圧ＶPREF及び負電源電圧ＶNREFがそれぞれ
非反転入力端子及び反転入力端子に入力されるようにな
っている。
つのバッファアンプＡＭＰ1 及びＡＭＰ2 とから構成さ
れ、バッファアンプＡＭＰ1 の差動入力対には、出力す
るクロック出力信号ＶOUT の振幅値ＶSIG の電位差を有
する正電源電圧ＶPREF及び負電源電圧ＶNREFがそれぞれ
非反転入力端子及び反転入力端子に入力されるようにな
っている。
【００２０】また、バッファアンプＡＭＰ2 の差動入力
対には、抵抗Ｒ2 の両端の電圧ＶN1及びＶN2が反転入力
端子，非反転入力端子にそれぞれ入力されるようになっ
ている。ここで、電圧ＶN1はトランジスタＴｒ22と抵抗
Ｒ2 との間の電圧値、電圧Ｖ N2は抵抗Ｒ2 とトランジス
タＴｒ23との間の電圧値である。そして、バッファアン
プＡＭＰ1 及びＡＭＰ2 の出力値が加算器２１で加算さ
れてその加算結果が、４入力差動増幅器２０の出力信号
Ｖref （制御信号）として出力されるようになってい
る。そして、この出力信号Ｖref がトランジスタＴｒ11
及びＴｒ21のゲートに供給されるようになっている。
対には、抵抗Ｒ2 の両端の電圧ＶN1及びＶN2が反転入力
端子，非反転入力端子にそれぞれ入力されるようになっ
ている。ここで、電圧ＶN1はトランジスタＴｒ22と抵抗
Ｒ2 との間の電圧値、電圧Ｖ N2は抵抗Ｒ2 とトランジス
タＴｒ23との間の電圧値である。そして、バッファアン
プＡＭＰ1 及びＡＭＰ2 の出力値が加算器２１で加算さ
れてその加算結果が、４入力差動増幅器２０の出力信号
Ｖref （制御信号）として出力されるようになってい
る。そして、この出力信号Ｖref がトランジスタＴｒ11
及びＴｒ21のゲートに供給されるようになっている。
【００２１】図２は、４入力差動増幅器２０の回路図を
示したものである。この４入力差動増幅器２０は、Ｐチ
ャネルＭＯＳトランジスタＴｒ41，ＮチャネルＭＯＳト
ランジスタからなるバイアス用のトランジスタＴｒ42及
びＴｒ43からなる直列回路が電源ラインＶDD，ＶSS間に
接続され、同様に、ＰチャネルＭＯＳトランジスタＴｒ
44，ＮチャネルＭＯＳトランジスタからなるバイアス用
のトランジスタＴｒ45及びＴｒ46からなる直列回路が電
源ラインＶDD，ＶSS間に接続されている。そして、前記
トランジスタＴｒ41とＴｒ44とでカレントミラー回路を
構成しており、これらトランジスタＴｒ41及びＴｒ44の
ゲートには、トランジスタＴｒ44のドレイン側の電圧が
供給されるようになっている。また、トランジスタＴｒ
42及びＴｒ45のゲートには所定のバイアス電圧ＶBIAS2
が供給され、トランジスタＴｒ43及びＴｒ46のゲートに
は所定のバイアス電圧ＶBIAS1 が供給されるようになっ
ている。
示したものである。この４入力差動増幅器２０は、Ｐチ
ャネルＭＯＳトランジスタＴｒ41，ＮチャネルＭＯＳト
ランジスタからなるバイアス用のトランジスタＴｒ42及
びＴｒ43からなる直列回路が電源ラインＶDD，ＶSS間に
接続され、同様に、ＰチャネルＭＯＳトランジスタＴｒ
44，ＮチャネルＭＯＳトランジスタからなるバイアス用
のトランジスタＴｒ45及びＴｒ46からなる直列回路が電
源ラインＶDD，ＶSS間に接続されている。そして、前記
トランジスタＴｒ41とＴｒ44とでカレントミラー回路を
構成しており、これらトランジスタＴｒ41及びＴｒ44の
ゲートには、トランジスタＴｒ44のドレイン側の電圧が
供給されるようになっている。また、トランジスタＴｒ
42及びＴｒ45のゲートには所定のバイアス電圧ＶBIAS2
が供給され、トランジスタＴｒ43及びＴｒ46のゲートに
は所定のバイアス電圧ＶBIAS1 が供給されるようになっ
ている。
【００２２】そして、トランジスタＴｒ41及びＴｒ42の
ドレイン電圧が４入力差動増幅器２０の出力信号ＶOUT
として出力されるようになっている。そして、Ｐチャネ
ルＭＯＳトランジスタからなるトランジスタＴｒ47及び
Ｔｒ 48のソースが共通に定電流源ＩA を介して正電源ラ
インＶDDに接続され、トランジスタＴｒ47のドレインが
バイアス用トランジスタＴｒ42とＴｒ43との間に接続さ
れ、トランジスタＴｒ48のドレインがバイアス用トラン
ジスタＴｒ45とＴｒ46との間に接続されている。同様
に、ＰチャネルＭＯＳトランジスタからなるトランジス
タＴｒ49及びＴｒ50のソースが共通に定電流源ＩB を介
して正電源ラインＶDDに接続され、トランジスタＴｒ49
のドレインがバイアス用トランジスタＴｒ 42とＴｒ43と
の間に接続され、トランジスタＴｒ50のドレインがバイ
アス用トランジスタＴｒ45とＴｒ46との間に接続されて
いる。
ドレイン電圧が４入力差動増幅器２０の出力信号ＶOUT
として出力されるようになっている。そして、Ｐチャネ
ルＭＯＳトランジスタからなるトランジスタＴｒ47及び
Ｔｒ 48のソースが共通に定電流源ＩA を介して正電源ラ
インＶDDに接続され、トランジスタＴｒ47のドレインが
バイアス用トランジスタＴｒ42とＴｒ43との間に接続さ
れ、トランジスタＴｒ48のドレインがバイアス用トラン
ジスタＴｒ45とＴｒ46との間に接続されている。同様
に、ＰチャネルＭＯＳトランジスタからなるトランジス
タＴｒ49及びＴｒ50のソースが共通に定電流源ＩB を介
して正電源ラインＶDDに接続され、トランジスタＴｒ49
のドレインがバイアス用トランジスタＴｒ 42とＴｒ43と
の間に接続され、トランジスタＴｒ50のドレインがバイ
アス用トランジスタＴｒ45とＴｒ46との間に接続されて
いる。
【００２３】そして、トランジスタＴｒ47のゲートに一
方の差動入力信号の非反転信号（Ｖ PIN1）が入力され、
トランジスタＴｒ48のゲートに反転信号（ＶNIN1）が入
力され、同様に、トランジスタＴｒ49のゲートに他方の
差動入力信号の非反転信号（ＶPIN2）が入力され、トラ
ンジスタＴｒ50のゲートに反転信号（ＶNIN2）が入力さ
れるようになっている。
方の差動入力信号の非反転信号（Ｖ PIN1）が入力され、
トランジスタＴｒ48のゲートに反転信号（ＶNIN1）が入
力され、同様に、トランジスタＴｒ49のゲートに他方の
差動入力信号の非反転信号（ＶPIN2）が入力され、トラ
ンジスタＴｒ50のゲートに反転信号（ＶNIN2）が入力さ
れるようになっている。
【００２４】このとき、この４入力差動増幅器２０の入
出力の伝達特性は次式（１）で表される。なお、Ａは増
幅器の利得であり十分大きいものとする。また、ＶOUT
（２０）は、４入力差動増幅器２０の出力信号であるこ
とを表す。 ＶOUT （２０） ＝Ａ・｛（ＶPIN1−ＶNIN1）＋（ＶPIN2−ＶNIN2）｝ ……（１） 次に、第１の実施の形態の動作について説明する。
出力の伝達特性は次式（１）で表される。なお、Ａは増
幅器の利得であり十分大きいものとする。また、ＶOUT
（２０）は、４入力差動増幅器２０の出力信号であるこ
とを表す。 ＶOUT （２０） ＝Ａ・｛（ＶPIN1−ＶNIN1）＋（ＶPIN2−ＶNIN2）｝ ……（１） 次に、第１の実施の形態の動作について説明する。
【００２５】ここで、説明の簡略化のために以下のよう
に仮定する。図１において、トランジスタＴｒ11とＴｒ
21，トランジスタＴｒ12とＴｒ22，トランジスタＴｒ13
とＴｒ23の、各組み合わせのトランジスタのトランジス
タサイズＷ／Ｌは同一であり、各トランジスタサイズを
それぞれ、Ｗ1 ／Ｌ1 ，Ｗ2／Ｌ2 ，Ｗ3 ／Ｌ3 とす
る。なお、Ｗはゲートの幅，Ｌはゲートの長さである。
に仮定する。図１において、トランジスタＴｒ11とＴｒ
21，トランジスタＴｒ12とＴｒ22，トランジスタＴｒ13
とＴｒ23の、各組み合わせのトランジスタのトランジス
タサイズＷ／Ｌは同一であり、各トランジスタサイズを
それぞれ、Ｗ1 ／Ｌ1 ，Ｗ2／Ｌ2 ，Ｗ3 ／Ｌ3 とす
る。なお、Ｗはゲートの幅，Ｌはゲートの長さである。
【００２６】また、抵抗Ｒ1 の抵抗値をｒ1 ，抵抗Ｒ2
の抵抗値をｒ2 としたとき、これらの間には次式（２）
が成立するものとする。 ｒ2 ＝２・ｒ1 ＝２・ｒ ……（２） 今、インバータ回路１００のクロック出力信号Ｖ OUT の
振幅の所望値をＶSIGとし、この電位差を有する電圧信
号ＶPREF及びＶNREFを、４入力差動増幅器２０のバッフ
ァアンプＡＭＰ1 に入力したものとする。
の抵抗値をｒ2 としたとき、これらの間には次式（２）
が成立するものとする。 ｒ2 ＝２・ｒ1 ＝２・ｒ ……（２） 今、インバータ回路１００のクロック出力信号Ｖ OUT の
振幅の所望値をＶSIGとし、この電位差を有する電圧信
号ＶPREF及びＶNREFを、４入力差動増幅器２０のバッフ
ァアンプＡＭＰ1 に入力したものとする。
【００２７】このとき、４入力差動増幅器２０，トラン
ジスタＴｒ21，Ｔｒ22，抵抗Ｒ2 ，トランジスタＴｒ23
で構成される回路は、負帰還の閉ループを形成するの
で、次式（３）が成立する。 ＶN1−ＶN2＝ＶPREF−ＶNREF＝ＶSIG ……（３） すなわち、４入力差動増幅器２０は、抵抗Ｒ2 の両端の
電位差、つまり、ＶN1とＶN2との電位差がバッファアン
プＡＭＰ1 に入力される差動信号、つまり、クロック出
力信号の所望の振幅値ＶSIG と一致するようなトランジ
スタＴｒ21のゲート電圧Ｖref を出力することになる。
ジスタＴｒ21，Ｔｒ22，抵抗Ｒ2 ，トランジスタＴｒ23
で構成される回路は、負帰還の閉ループを形成するの
で、次式（３）が成立する。 ＶN1−ＶN2＝ＶPREF−ＶNREF＝ＶSIG ……（３） すなわち、４入力差動増幅器２０は、抵抗Ｒ2 の両端の
電位差、つまり、ＶN1とＶN2との電位差がバッファアン
プＡＭＰ1 に入力される差動信号、つまり、クロック出
力信号の所望の振幅値ＶSIG と一致するようなトランジ
スタＴｒ21のゲート電圧Ｖref を出力することになる。
【００２８】このとき、トランジスタＴｒ21を流れる電
流Ｉ1 は、次式（４）で表すことができるので、トラン
ジスタＴｒ21のゲート電圧Ｖref は、前記（２）及び
（４）式から次式（５）で表すことができる。 Ｉ1 ＝ＶSIG ／ｒ2 ……（４） Ｖref ＝ＶGS２１＋ＶDS２２＋ＶSIG ＋ＶDS２３ ＝ＶGS２１＋ＶDS２２＋２・ｒ・Ｉ1 ＋ＶDS２３ ……（５） ここで、ＶGSＮはトランジスタＴｒN のゲート・ソース
間電圧、ＶDSＮはトランジスタＴｒN のドレイン・ソー
ス間電圧を表すものとする。
流Ｉ1 は、次式（４）で表すことができるので、トラン
ジスタＴｒ21のゲート電圧Ｖref は、前記（２）及び
（４）式から次式（５）で表すことができる。 Ｉ1 ＝ＶSIG ／ｒ2 ……（４） Ｖref ＝ＶGS２１＋ＶDS２２＋ＶSIG ＋ＶDS２３ ＝ＶGS２１＋ＶDS２２＋２・ｒ・Ｉ1 ＋ＶDS２３ ……（５） ここで、ＶGSＮはトランジスタＴｒN のゲート・ソース
間電圧、ＶDSＮはトランジスタＴｒN のドレイン・ソー
ス間電圧を表すものとする。
【００２９】次に、ＣＭＯＳインバータ１０の入力端子
に入力されるクロック信号等の入力信号ＶINの電圧値
を、“Ｈ”（Ｈｉｇｈ）のときＶDD，“Ｌ”（Ｌｏｗ）
のときＶSSとする。入力信号ＶINが入力されると、容量
Ｃと抵抗Ｒ1 間の電圧値ＶOUT2は、容量Ｃにより直流成
分が除去されるため、その信号成分の振幅をＶSIG ′と
すると、次式（６）で表すことができる。また、入力信
号ＶINが“Ｈ”及び“Ｌ”のときに抵抗Ｒ1 にそれぞれ
流れる電流値Ｉ（Ｒ1 ）は等しく、次式（７）で表すこ
とができる。
に入力されるクロック信号等の入力信号ＶINの電圧値
を、“Ｈ”（Ｈｉｇｈ）のときＶDD，“Ｌ”（Ｌｏｗ）
のときＶSSとする。入力信号ＶINが入力されると、容量
Ｃと抵抗Ｒ1 間の電圧値ＶOUT2は、容量Ｃにより直流成
分が除去されるため、その信号成分の振幅をＶSIG ′と
すると、次式（６）で表すことができる。また、入力信
号ＶINが“Ｈ”及び“Ｌ”のときに抵抗Ｒ1 にそれぞれ
流れる電流値Ｉ（Ｒ1 ）は等しく、次式（７）で表すこ
とができる。
【００３０】
ＶOUT2＝ＶDC±（１／２）・ＶSIG ′ ……（６）
Ｉ（Ｒ1 ）＝｛（１／２）・ＶSIG ′｝／ｒ ……（７）
さらに、ＣＭＯＳインバータ１０の出力電圧ＶOUT1の振
幅は、容量Ｃの容量値が十分大きければ、ＶSIG ′とな
り、このとき、容量Ｃの両端の電圧ＶCAP は一定であ
る。よって、ＶOUT1の振幅中心値をＶOUT1（ＤＣ）とす
ると、容量Ｃの両端の電圧ＶCAP は次式（８）と表すこ
とができる。
幅は、容量Ｃの容量値が十分大きければ、ＶSIG ′とな
り、このとき、容量Ｃの両端の電圧ＶCAP は一定であ
る。よって、ＶOUT1の振幅中心値をＶOUT1（ＤＣ）とす
ると、容量Ｃの両端の電圧ＶCAP は次式（８）と表すこ
とができる。
【００３１】
ＶCAP ＝ＶOUT1−ＶOUT2＝ＶOUT1（ＤＣ）−ＶDC ……（８）
そして、ＣＭＯＳインバータ１０に入力される入力信号
ＶINが“Ｌ”すなわち、ＶSSであるときには、トランジ
スタＴｒ12はオン、Ｔｒ13はオフ状態となるので、電流
は正電源側（ＶDD）からＤＣ動作点ＶDC側に流れ、次式
（９）が成り立つ。
ＶINが“Ｌ”すなわち、ＶSSであるときには、トランジ
スタＴｒ12はオン、Ｔｒ13はオフ状態となるので、電流
は正電源側（ＶDD）からＤＣ動作点ＶDC側に流れ、次式
（９）が成り立つ。
【００３２】
Ｖref −ＶDC
＝ＶGS１１＋ＶDS１２＋ＶCAP ＋（１／２）・ＶSIG ′ ……（９）
同様に、ＣＭＯＳインバータ１０への入力信号ＶINが
“Ｈ”すなわち、ＶDDであるときには、トランジスタＴ
ｒ12はオフ，Ｔｒ13はオン状態となるので、電流はＤＣ
動作点ＶDC側から負電源ライン側（ＶSS）に流れ、次式
（１０）が成り立つ。また、抵抗Ｒ1 を流れる電流値Ｉ
（Ｒ1 ）は次式（１１）で表すことができる。
“Ｈ”すなわち、ＶDDであるときには、トランジスタＴ
ｒ12はオフ，Ｔｒ13はオン状態となるので、電流はＤＣ
動作点ＶDC側から負電源ライン側（ＶSS）に流れ、次式
（１０）が成り立つ。また、抵抗Ｒ1 を流れる電流値Ｉ
（Ｒ1 ）は次式（１１）で表すことができる。
【００３３】
ＶDC＝（１／２）・ＶSIG ′−ＶCAP ＋ＶDS１３ ……（１０）
Ｉ（Ｒ1 ）＝（１／２）・ＶSIG ′／ｒ ……（１１）
よって、前記（９）〜（１１）式から、Ｖref 電圧は次
式（１２）のように示すことができる。 Ｖref ＝（Ｖref −ＶDC）＋ＶDC ＝ＶGS１１＋ＶDS１２＋ＶSIG ′＋ＶDS１３ ＝ＶGS１１＋ＶDS１２＋２・Ｉ（Ｒ1 ）・ｒ＋ＶDS１３ ……（１２） したがって、各対応するトランジスタのトランジスタサ
イズは等しいことから、前記（５）及び（１２）式よ
り、次式（１３）が成り立つことがわかる。
式（１２）のように示すことができる。 Ｖref ＝（Ｖref −ＶDC）＋ＶDC ＝ＶGS１１＋ＶDS１２＋ＶSIG ′＋ＶDS１３ ＝ＶGS１１＋ＶDS１２＋２・Ｉ（Ｒ1 ）・ｒ＋ＶDS１３ ……（１２） したがって、各対応するトランジスタのトランジスタサ
イズは等しいことから、前記（５）及び（１２）式よ
り、次式（１３）が成り立つことがわかる。
【００３４】
Ｉ1 ＝Ｉ（Ｒ1 ） ……（１３）
これは、ＭＯＳトランジスタのＶGS及びＶDSは、ＩDSが
大きくなれば電圧降下により大きくなり、ＩDSが小さく
なれば電圧降下による小さくなることから、もし、仮
に、Ｉ（Ｒ1 ）＞Ｉ1 であれば、（１２）式中のＶref
値は（５）式中のＶref より大きくなり、Ｉ（Ｒ1 ）＜
Ｉ1 であれば、（１２）式中のＶref 値は（５）式中の
Ｖref 値よりも小さくなる。そのため、（５）及び（１
２）式中のＶref 値が一致するためには、上記（１３）
式が成り立つ必要がある。
大きくなれば電圧降下により大きくなり、ＩDSが小さく
なれば電圧降下による小さくなることから、もし、仮
に、Ｉ（Ｒ1 ）＞Ｉ1 であれば、（１２）式中のＶref
値は（５）式中のＶref より大きくなり、Ｉ（Ｒ1 ）＜
Ｉ1 であれば、（１２）式中のＶref 値は（５）式中の
Ｖref 値よりも小さくなる。そのため、（５）及び（１
２）式中のＶref 値が一致するためには、上記（１３）
式が成り立つ必要がある。
【００３５】よって、前記（５）及び（１２）式及び前
記（１３）式から、次式（１４）が成り立つ。 ＶSIG ′＝ＶSIG ……（１４） したがって、抵抗Ｒ1 の抵抗値が既知であれば、抵抗Ｒ
2 の抵抗値をその２倍とすることによって所望の振幅値
ＶSIG を有する定振幅クロック信号を発生させることが
できる。
記（１３）式から、次式（１４）が成り立つ。 ＶSIG ′＝ＶSIG ……（１４） したがって、抵抗Ｒ1 の抵抗値が既知であれば、抵抗Ｒ
2 の抵抗値をその２倍とすることによって所望の振幅値
ＶSIG を有する定振幅クロック信号を発生させることが
できる。
【００３６】よって、各トランジスタのゲート・ソース
間電圧，ドレイン・ソース間電圧の温度変化、プロセス
変動，電源電圧変動等によるＣＭＯＳインバータ１０の
出力信号の依存性は、この依存性に伴う変動分をキャン
セルする電流値を供給するようなゲート電圧Ｖref がト
ランジスタＴｒ11に供給されるから、ＣＭＯＳインバー
タ１０の出力信号がこれら依存性の影響を受けることは
なく、確実に所望の振幅値を有する定振幅クロック信号
を得ることができる。
間電圧，ドレイン・ソース間電圧の温度変化、プロセス
変動，電源電圧変動等によるＣＭＯＳインバータ１０の
出力信号の依存性は、この依存性に伴う変動分をキャン
セルする電流値を供給するようなゲート電圧Ｖref がト
ランジスタＴｒ11に供給されるから、ＣＭＯＳインバー
タ１０の出力信号がこれら依存性の影響を受けることは
なく、確実に所望の振幅値を有する定振幅クロック信号
を得ることができる。
【００３７】また、このとき、４入力差動増幅器は直流
電圧を発生するだけであり、高速性及び電流供給能力を
必要としないから、容易に且つ安価に定振幅クロック信
号を発生するインバータ回路を実現することができる。
なお、上記第１の実施の形態においては、トランジスタ
Ｔｒ11〜Ｔｒ13及びＴｒ21〜Ｔｒ23のそれぞれ対応する
トランジスタのトランジスタサイズ比は等しく、また、
抵抗Ｒ1 及びＲ2 の抵抗値の比を、２・ｒ1 ＝ｒ2 とし
た場合、すなわち、これらトランジスタ比１対Ｎ，抵抗
値比１対（２×Ｎ）においてＮ＝１の場合について説明
したが、次式（１５）〜（１８）の条件下、すなわち、
Ｎ＝αの場合でも上記と同様の効果を得ることができ
る。なお、トランジスタＴｒN のトランジスタサイズＷ
／ＬをＷN ／ＬN と表すものとする。
電圧を発生するだけであり、高速性及び電流供給能力を
必要としないから、容易に且つ安価に定振幅クロック信
号を発生するインバータ回路を実現することができる。
なお、上記第１の実施の形態においては、トランジスタ
Ｔｒ11〜Ｔｒ13及びＴｒ21〜Ｔｒ23のそれぞれ対応する
トランジスタのトランジスタサイズ比は等しく、また、
抵抗Ｒ1 及びＲ2 の抵抗値の比を、２・ｒ1 ＝ｒ2 とし
た場合、すなわち、これらトランジスタ比１対Ｎ，抵抗
値比１対（２×Ｎ）においてＮ＝１の場合について説明
したが、次式（１５）〜（１８）の条件下、すなわち、
Ｎ＝αの場合でも上記と同様の効果を得ることができ
る。なお、トランジスタＴｒN のトランジスタサイズＷ
／ＬをＷN ／ＬN と表すものとする。
【００３８】
Ｗ11／Ｌ11＝α・Ｗ21／Ｌ21 ……（１５）
Ｗ12／Ｌ12＝α・Ｗ22／Ｌ22 ……（１６）
Ｗ13／Ｌ13＝α・Ｗ23／Ｌ23 ……（１７）
ｒ1 ＝ｒ2 ／（２・α） ……（１８）
この場合、前記（４）式から、
ＶSIG ＝Ｉ1 ・ｒ2
が成り立つことから、ＶOUT2、すなわち、クロック信号
出力ＶOUT の振幅は、 ＶOUT ＝α・Ｉ1 ・ｒ1 ＋α・Ｉ1 ・ｒ1 ＝２・α・Ｉ1 ・ｒ1 ＝２・α・（ｒ1 ／ｒ2 ）・ＶSIG と表すことができる。α＝１、すなわち、トランジスタ
サイズが等しい場合には、ｒ1 ／ｒ2 ＝１／２と設定す
れば、ＶOUT ＝ＶSIG となる。
出力ＶOUT の振幅は、 ＶOUT ＝α・Ｉ1 ・ｒ1 ＋α・Ｉ1 ・ｒ1 ＝２・α・Ｉ1 ・ｒ1 ＝２・α・（ｒ1 ／ｒ2 ）・ＶSIG と表すことができる。α＝１、すなわち、トランジスタ
サイズが等しい場合には、ｒ1 ／ｒ2 ＝１／２と設定す
れば、ＶOUT ＝ＶSIG となる。
【００３９】同様に、α＝ｎである場合には、ｒ1 ／ｒ
2 ＝１／（２・ｎ）と設定すれば、ＶOUT ＝ＶSIG とな
り、上記（１５）〜（１８）式の条件下でも上記第１の
実施の形態が成立することがわかる。次に、本発明の第
２の実施の形態について説明する。図３は、第２の実施
の形態におけるインバータ回路１００を示したものであ
る。第２の実施の形態におけるインバータ回路１００
は、図１に示す第１の実施の形態におけるインバータ回
路１００において、振幅調整部２の構成が異なること以
外は同一構成であり、同一部には同一符号を付与してい
る。
2 ＝１／（２・ｎ）と設定すれば、ＶOUT ＝ＶSIG とな
り、上記（１５）〜（１８）式の条件下でも上記第１の
実施の形態が成立することがわかる。次に、本発明の第
２の実施の形態について説明する。図３は、第２の実施
の形態におけるインバータ回路１００を示したものであ
る。第２の実施の形態におけるインバータ回路１００
は、図１に示す第１の実施の形態におけるインバータ回
路１００において、振幅調整部２の構成が異なること以
外は同一構成であり、同一部には同一符号を付与してい
る。
【００４０】第２の実施の形態における振幅調整部２
は、電源ラインＶDD，ＶSS間にトランジスタＴｒ21 （第
５のＭＯＳトランジスタ），Ｔｒ22 （第４のＭＯＳトラ
ンジスタ），抵抗Ｒ2 （抵抗体）の直列回路が接続され
ている。そして、トランジスタＴｒ21及びＴｒ11のゲー
トには、４入力差動増幅器２０に替えて差動増幅器ＡＭ
Ｐ11の出力信号Ｖref （制御信号）が供給されるように
なっている。また、トランジスタＴｒ22のゲートには負
電源電圧が印加されて、導通状態に維持されている。
は、電源ラインＶDD，ＶSS間にトランジスタＴｒ21 （第
５のＭＯＳトランジスタ），Ｔｒ22 （第４のＭＯＳトラ
ンジスタ），抵抗Ｒ2 （抵抗体）の直列回路が接続され
ている。そして、トランジスタＴｒ21及びＴｒ11のゲー
トには、４入力差動増幅器２０に替えて差動増幅器ＡＭ
Ｐ11の出力信号Ｖref （制御信号）が供給されるように
なっている。また、トランジスタＴｒ22のゲートには負
電源電圧が印加されて、導通状態に維持されている。
【００４１】前記差動増幅器ＡＭＰ11の反転入力端子に
は、トランジスタＴｒ22と抵抗Ｒ2との間の電圧ＶN1が
入力され、非反転入力端子には、クロック出力信号の振
幅値として所望とする電圧値ＶSIG が入力されるように
なっている。そして、上記第１の実施の形態と同様に、
トランジスタＴｒ11及びＴｒ21はそのトランジスタサイ
ズが同一であり、また、Ｔｒ12及びＴｒ22も同一のトラ
ンジスタサイズを有している。また、抵抗Ｒ1 とＲ2 と
の抵抗値は、ｒ2 ＝２・ｒ1＝２・ｒを満足するものと
する。
は、トランジスタＴｒ22と抵抗Ｒ2との間の電圧ＶN1が
入力され、非反転入力端子には、クロック出力信号の振
幅値として所望とする電圧値ＶSIG が入力されるように
なっている。そして、上記第１の実施の形態と同様に、
トランジスタＴｒ11及びＴｒ21はそのトランジスタサイ
ズが同一であり、また、Ｔｒ12及びＴｒ22も同一のトラ
ンジスタサイズを有している。また、抵抗Ｒ1 とＲ2 と
の抵抗値は、ｒ2 ＝２・ｒ1＝２・ｒを満足するものと
する。
【００４２】また、トランジスタＴｒ13は、オン状態で
あるとき、そのドレイン・ソース間電圧は十分低い（Ｖ
DS１３≒０）ものとする。これは、図１に示す第１の実
施の形態におけるインバータ回路１００において、回路
図中のＶN2の電圧が略零であることと等価であるから、
この第２の実施の形態においては、トランジスタＴｒ23
を設けていない。
あるとき、そのドレイン・ソース間電圧は十分低い（Ｖ
DS１３≒０）ものとする。これは、図１に示す第１の実
施の形態におけるインバータ回路１００において、回路
図中のＶN2の電圧が略零であることと等価であるから、
この第２の実施の形態においては、トランジスタＴｒ23
を設けていない。
【００４３】そして、第２の実施の形態の場合、差動増
幅器ＡＭＰ11の出力信号Ｖref は、トランジスタＴｒ22
と抵抗Ｒ2 との間の電圧ＶN1を、クロック出力信号の振
幅値として所望とする電圧ＶSIG に一致させるように作
動する。よって、上記第１の実施の形態と同様にして、 Ｖref ＝ＶGS２１＋ＶDS２２＋ＶSIG ＝ＶGS２１＋ＶDS２２＋２・ｒ・Ｉ1 ……（５′） Ｖref ＝（Ｖref −ＶDC）＋ＶDC ＝ＶGS１１＋ＶDS１２＋ＶSIG ′ ＝ＶGS１１＋ＶDS１２＋２・Ｉ（Ｒ1 ）・ｒ ……（１２′） と表すことができるから、 Ｉ1 ＝Ｉ（Ｒ1 ） ……（１３′） ＶSIG ′＝ＶSIG ……（１４′） が成り立つ。
幅器ＡＭＰ11の出力信号Ｖref は、トランジスタＴｒ22
と抵抗Ｒ2 との間の電圧ＶN1を、クロック出力信号の振
幅値として所望とする電圧ＶSIG に一致させるように作
動する。よって、上記第１の実施の形態と同様にして、 Ｖref ＝ＶGS２１＋ＶDS２２＋ＶSIG ＝ＶGS２１＋ＶDS２２＋２・ｒ・Ｉ1 ……（５′） Ｖref ＝（Ｖref −ＶDC）＋ＶDC ＝ＶGS１１＋ＶDS１２＋ＶSIG ′ ＝ＶGS１１＋ＶDS１２＋２・Ｉ（Ｒ1 ）・ｒ ……（１２′） と表すことができるから、 Ｉ1 ＝Ｉ（Ｒ1 ） ……（１３′） ＶSIG ′＝ＶSIG ……（１４′） が成り立つ。
【００４４】したがって、上記第１の実施の形態と同様
に、抵抗Ｒ1 の抵抗値が既知であれば、抵抗Ｒ2 の抵抗
値をその２倍とすることによって所望の振幅値ＶSIG を
有する定振幅クロック信号を発生させることができる。
この場合、トランジスタＴｒ13のドレイン・ソース間電
圧を十分低いものとしてトランジスタＴｒ13の電圧降下
分を考慮していない。しかしながら、上記第１の実施の
形態によれば、電圧変動，温度変動，プロセス変動等に
よるクロック信号の振幅を低下させる誤差要因は全て除
去されるが、４入力差動増幅器を必要とし、また、抵抗
Ｒ1 及びＲ2 の抵抗値の比を精度良く設定するために
は、抵抗Ｒ2 を集積回路の外部に設置する必要があり、
集積回路の端子としては２ピンを必要とすることにな
る。これに対し、上記第２の実施の形態では、集積回路
の端子としては１ピンのみでよく、また、通常の簡単な
差動増幅器のみを必要としており、容易に定振幅クロッ
クを発生するインバータ回路を実現することができる。
に、抵抗Ｒ1 の抵抗値が既知であれば、抵抗Ｒ2 の抵抗
値をその２倍とすることによって所望の振幅値ＶSIG を
有する定振幅クロック信号を発生させることができる。
この場合、トランジスタＴｒ13のドレイン・ソース間電
圧を十分低いものとしてトランジスタＴｒ13の電圧降下
分を考慮していない。しかしながら、上記第１の実施の
形態によれば、電圧変動，温度変動，プロセス変動等に
よるクロック信号の振幅を低下させる誤差要因は全て除
去されるが、４入力差動増幅器を必要とし、また、抵抗
Ｒ1 及びＲ2 の抵抗値の比を精度良く設定するために
は、抵抗Ｒ2 を集積回路の外部に設置する必要があり、
集積回路の端子としては２ピンを必要とすることにな
る。これに対し、上記第２の実施の形態では、集積回路
の端子としては１ピンのみでよく、また、通常の簡単な
差動増幅器のみを必要としており、容易に定振幅クロッ
クを発生するインバータ回路を実現することができる。
【００４５】なお、この第２の実施の形態においても、
上記第１の実施の形態と同様に、トランジスタＴｒ11及
びＴｒ12，Ｔｒ21及びＴｒ22のそれぞれ対応するトラン
ジスタのトランジスタサイズ比及び抵抗Ｒ1 及びＲ2 の
抵抗値の比が前記（１５）〜（１６），（１８）式の条
件下でも上記と同様の効果を得ることができる。なお、
上記第１及び第２の実施の形態では、インバータとして
ＣＭＯＳインバータを適用した場合について説明した
が、これに限らず、例えば、Ｅ／Ｅ形ＭＯＳインバータ
回路等を適用することも可能である。また、上記実施の
形態では、２つのＭＯＳトランジスタで構成されるＣＭ
ＯＳインバータを適用した場合について説明したが、こ
れに限らず、例えば、並列に接続されたＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタから
なる並列回路にＮチャネルＭＯＳトランジスタを直列に
接続して形成されるインバータ等、３つのＭＯＳトラン
ジスタから形成されるインバータを適用することも可能
であり、また、それ以上のＭＯＳトランジスタから形成
されるインバータを適用することも可能である。そし
て、この場合にも、上記と同様に効果を得ることができ
る。
上記第１の実施の形態と同様に、トランジスタＴｒ11及
びＴｒ12，Ｔｒ21及びＴｒ22のそれぞれ対応するトラン
ジスタのトランジスタサイズ比及び抵抗Ｒ1 及びＲ2 の
抵抗値の比が前記（１５）〜（１６），（１８）式の条
件下でも上記と同様の効果を得ることができる。なお、
上記第１及び第２の実施の形態では、インバータとして
ＣＭＯＳインバータを適用した場合について説明した
が、これに限らず、例えば、Ｅ／Ｅ形ＭＯＳインバータ
回路等を適用することも可能である。また、上記実施の
形態では、２つのＭＯＳトランジスタで構成されるＣＭ
ＯＳインバータを適用した場合について説明したが、こ
れに限らず、例えば、並列に接続されたＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタから
なる並列回路にＮチャネルＭＯＳトランジスタを直列に
接続して形成されるインバータ等、３つのＭＯＳトラン
ジスタから形成されるインバータを適用することも可能
であり、また、それ以上のＭＯＳトランジスタから形成
されるインバータを適用することも可能である。そし
て、この場合にも、上記と同様に効果を得ることができ
る。
【００４６】また、第１及び第２のＭＯＳトランジスタ
としてのトランジスタＴｒ11及びＴｒ12を、Ｎチャネル
ＭＯＳトランジスタで構成した場合について説明した
が、トランジスタＴｒ11及びＴｒ12を、ＰチャネルＭＯ
Ｓトランジスタで構成し、これらトランジスタＴｒ11及
びＴｒ12を負電源ラインＶSS側に設けることも可能であ
り、この場合にも上記と同様の効果を得ることができ
る。
としてのトランジスタＴｒ11及びＴｒ12を、Ｎチャネル
ＭＯＳトランジスタで構成した場合について説明した
が、トランジスタＴｒ11及びＴｒ12を、ＰチャネルＭＯ
Ｓトランジスタで構成し、これらトランジスタＴｒ11及
びＴｒ12を負電源ラインＶSS側に設けることも可能であ
り、この場合にも上記と同様の効果を得ることができ
る。
【００４７】
【発明の効果】以上説明したように、本発明に係るイン
バータ回路によれば、インバータを構成するＭＯＳトラ
ンジスタの温度変化，プロセス変動，電源電圧変動等に
依存する誤差要因の影響を考慮した電源電圧がインバー
タに供給されるから、インバータの出力信号にこれら誤
差要因の影響に伴う振幅変動が含まれることを防止する
ことができ、所定の振幅値のクロック信号を出力するこ
とができる。また、インバータを構成するＭＯＳトラン
ジスタのうち、ソース・フォロワとして作動するＭＯＳ
トランジスタ及び抵抗性負荷間に接続されるＭＯＳトラ
ンジスタによる誤差要因のみを考慮するようにすれば、
集積回路を形成した場合に、より少ないピン数で定振幅
クロック信号を発生するインバータ回路を実現すること
ができ、また、より簡単な差動増幅器を用いることによ
り容易に出力信号の振幅変動を抑えることができる。さ
らに、調整用回路のＭＯＳトランジスタは、インバータ
を構成するＭＯＳトランジスタと同一種類であれば、こ
れら対応するトランジスタのトランジスタ比に応じて抵
抗性負荷及び抵抗体の抵抗値比を調整すれば、同一規格
のトランジスタを用いなくても同様の効果を得ることが
できる。
バータ回路によれば、インバータを構成するＭＯＳトラ
ンジスタの温度変化，プロセス変動，電源電圧変動等に
依存する誤差要因の影響を考慮した電源電圧がインバー
タに供給されるから、インバータの出力信号にこれら誤
差要因の影響に伴う振幅変動が含まれることを防止する
ことができ、所定の振幅値のクロック信号を出力するこ
とができる。また、インバータを構成するＭＯＳトラン
ジスタのうち、ソース・フォロワとして作動するＭＯＳ
トランジスタ及び抵抗性負荷間に接続されるＭＯＳトラ
ンジスタによる誤差要因のみを考慮するようにすれば、
集積回路を形成した場合に、より少ないピン数で定振幅
クロック信号を発生するインバータ回路を実現すること
ができ、また、より簡単な差動増幅器を用いることによ
り容易に出力信号の振幅変動を抑えることができる。さ
らに、調整用回路のＭＯＳトランジスタは、インバータ
を構成するＭＯＳトランジスタと同一種類であれば、こ
れら対応するトランジスタのトランジスタ比に応じて抵
抗性負荷及び抵抗体の抵抗値比を調整すれば、同一規格
のトランジスタを用いなくても同様の効果を得ることが
できる。
【図１】本発明の第１の実施の形態におけるインバータ
回路の構成図である。
回路の構成図である。
【図２】４入力差動増幅の回路図である。
【図３】本発明の第２の実施の形態におけるインバータ
回路の構成図である。
回路の構成図である。
【図４】従来のインバータ回路の構成図である。
１ クロック出力部
２ 振幅調整部
１０ ＣＭＯＳインバータ
２０ ４入力差動増幅器
１００ インバータ回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/02
H03K 5/08
H03K 3/353
H03K 19/0948
H03F 3/45
Claims (3)
- 【請求項１】 少なくとも第１及び第２のＭＯＳトラン
ジスタが直列に接続され且つ抵抗性負荷を駆動するイン
バータを有し、前記インバータに入力されるクロック信
号の反転信号であり且つ所定の振幅値を有するクロック
信号を、前記第１及び第２のＭＯＳトランジスタが接続
される接続点から出力するインバータ回路において、前
記インバータと直列に電源間に接続されソース・フォロ
ワとして作動する第３のＭＯＳトランジスタと、前記イ
ンバータを構成する第１及び第２のＭＯＳトランジスタ
と同一種類であり且つ同一の接続関係で接続され導通状
態に維持された第４及び第５のＭＯＳトランジスタ及び
前記第４及び第５のＭＯＳトランジスタ間に介挿された
抵抗体からなる調整用回路と、当該調整用回路と直列に
前記電源間に接続されソース・フォロワとして作動する
第６のＭＯＳトランジスタと、４入力差動増幅器と、を
備え、当該４入力差動増幅器は、所望のクロック信号の
振幅値に応じた電圧差を有する正電源電圧及び負電源電
圧が非反転入力端子及び反転入力端子に入力される差動
対と、前記抵抗体の両端の電圧がそれぞれ反転入力端子
及び非反転入力端子に入力される差動対と、前記各差動
対の出力を加算する加算手段とを有し、当該加算手段の
出力を前記第３及び第６のＭＯＳトランジスタにゲート
電圧として供給することを特徴とするインバータ回路。 - 【請求項２】 少なくとも第１及び第２のＭＯＳトラン
ジスタが直列に接続され且つ抵抗性負荷を駆動するイン
バータを有し、前記インバータに入力されるクロック信
号の反転信号であり且つ所定の振幅値を有するクロック
信号を、前記第１及び第２のＭＯＳトランジスタが接続
される接続点から出力するインバータ回路において、前
記インバータと第１の電源との間に直列に接続されソー
ス・フォロワとして作動する第３のＭＯＳトランジスタ
と、前記インバータを構成する第１及び第２のＭＯＳト
ランジスタのうち前記第３のＭＯＳトランジスタ及び前
記抵抗性負荷間に接続されるＭＯＳトランジスタと同一
種類であり、且つ導通状態に維持された第４のＭＯＳト
ランジスタ及び当該第４のＭＯＳトランジスタと第２の
電源との間に直列に接続される抵抗体からなる調整用回
路と、前記第４のＭＯＳトランジスタと前記第１の電源
との間に接続されソース・フォロワとして作動する第５
のＭＯＳトランジスタと、所望のクロック信号の振幅値
に応じた電圧 が非反転入力端子に入力され、前記抵抗体
と前記第４のＭＯＳトランジスタとの間の電圧が反転入
力端子に入力される差動増幅器とを備え、当該差動増幅
器の出力は、前記第３及び第５のＭＯＳトランジスタの
ゲート電圧として供給されることを特徴とするインバー
タ回路。 - 【請求項３】 前記インバータと電源との間に接続され
るＭＯＳトランジスタ及び前記調整用回路と電源との間
に接続されるＭＯＳトランジスタのトランジスタサイズ
比と、前記第４のＭＯＳトランジスタに対応する前記イ
ンバータを構成するＭＯＳトランジスタ及び前記第４の
ＭＯＳトランジスタのトランジスタサイズ比とを１対Ｎ
としたとき、前記抵抗性負荷及び前記抵抗体の抵抗値比
を１対（２×Ｎ）とすることを特徴とする請求項１又は
２記載のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22901095A JP3383136B2 (ja) | 1995-09-06 | 1995-09-06 | 定振幅クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22901095A JP3383136B2 (ja) | 1995-09-06 | 1995-09-06 | 定振幅クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974338A JPH0974338A (ja) | 1997-03-18 |
| JP3383136B2 true JP3383136B2 (ja) | 2003-03-04 |
Family
ID=16885350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22901095A Expired - Lifetime JP3383136B2 (ja) | 1995-09-06 | 1995-09-06 | 定振幅クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3383136B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003216252A (ja) * | 2001-11-15 | 2003-07-31 | Seiko Instruments Inc | ボルテージレギュレータ |
| US20080100371A1 (en) * | 2006-10-26 | 2008-05-01 | Fabrice Paillet | Dual rail generator |
| US20080143408A1 (en) | 2006-12-19 | 2008-06-19 | Fabrice Paillet | Pulse width modulator |
| JP5208249B2 (ja) * | 2011-06-06 | 2013-06-12 | ルネサスエレクトロニクス株式会社 | 半導体チップ |
| JP2018186457A (ja) | 2017-04-27 | 2018-11-22 | 富士通株式会社 | 増幅回路および光モジュール |
-
1995
- 1995-09-06 JP JP22901095A patent/JP3383136B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0974338A (ja) | 1997-03-18 |
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