JP5208249B2 - 半導体チップ - Google Patents
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Description
本発明は、半導体装置、特に、２つの半導体チップを含む半導体装置に関し、その２つ
のチップの動作電圧が異なる場合に特に好適なものである。
のチップの動作電圧が異なる場合に特に好適なものである。
近年、機能の異なる複数の半導体チップを一つのパッケージに収めることにより、高機
能な半導体装置を製造することが行なわれている。このような半導体装置はマルチチップ
パッケージ（ＭＣＰ）と呼ばれ、例えば、特許文献１に開示されている。ＭＣＰは、複数
の機能を１つのチップに集積したＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）に比べて容易
かつ低コストで製造できるという利点があり、注目されている。
能な半導体装置を製造することが行なわれている。このような半導体装置はマルチチップ
パッケージ（ＭＣＰ）と呼ばれ、例えば、特許文献１に開示されている。ＭＣＰは、複数
の機能を１つのチップに集積したＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）に比べて容易
かつ低コストで製造できるという利点があり、注目されている。
ＭＣＰとして、例えば、ロジックチップとメモリチップをパッケージングする場合があ
る。ロジックチップについては、高性能化・低消費電力化のために微細化が進行しており
、その動作電圧の低下が著しい。一方、ＭＣＰに求められるメモリチップには小さい容量
が十分な場合がある。そして、容量の小さいメモリチップには数世代前の製造技術が用い
られ、動作電圧が比較的高い場合がある。
る。ロジックチップについては、高性能化・低消費電力化のために微細化が進行しており
、その動作電圧の低下が著しい。一方、ＭＣＰに求められるメモリチップには小さい容量
が十分な場合がある。そして、容量の小さいメモリチップには数世代前の製造技術が用い
られ、動作電圧が比較的高い場合がある。
このような場合に、動作電圧の異なる半導体チップを組み合わせて用いる必要が生じる
。
。
動作電圧が異なる半導体チップを組み合わせて用いる場合、動作電圧が高いほうの半導
体チップから、自身の動作電圧がＨｉｇｈレベルであるデータ信号を、そのまま、動作電
圧が低い方の半導体チップに出力すると、低い電圧で動作する受信側の半導体チップの入
力回路を構成するトランジスタが破壊される可能性がある。
体チップから、自身の動作電圧がＨｉｇｈレベルであるデータ信号を、そのまま、動作電
圧が低い方の半導体チップに出力すると、低い電圧で動作する受信側の半導体チップの入
力回路を構成するトランジスタが破壊される可能性がある。
また、低い電圧で動作する半導体チップが、その低い電圧がＨｉｇｈレベルであるデー
タ信号を高電圧で動作する半導体チップにそのまま送信すると、高い電圧で動作する半導
体チップの入力回路の論理が正常に確定しない可能性がある。
タ信号を高電圧で動作する半導体チップにそのまま送信すると、高い電圧で動作する半導
体チップの入力回路の論理が正常に確定しない可能性がある。
従来、これらの問題を以下のように解決していた。
例えば１．５Ｖで動作するメモリチップと１．０Ｖで動作するロジックチップを組みあ
わせる場合、メモリチップとロジックチップのそれぞれに３．３Ｖの電源を設け、両チッ
プ内に３．３Ｖで動作する入出力回路をそれぞれ設けていた。つまり、両チップ間の入出
力電圧を一致させるためのバッファ回路を、両チップのそれぞれに設けていた。
わせる場合、メモリチップとロジックチップのそれぞれに３．３Ｖの電源を設け、両チッ
プ内に３．３Ｖで動作する入出力回路をそれぞれ設けていた。つまり、両チップ間の入出
力電圧を一致させるためのバッファ回路を、両チップのそれぞれに設けていた。
本発明者は、上記の従来技術には、動作電圧と異なる電圧で動作するバッファ回路を、
データ送信側と受信側のそれぞれの半導体チップ内に設ける必要があるため、それぞれの
半導体チップの面積が大きくなってしまう、とういう課題があることを発見した。
データ送信側と受信側のそれぞれの半導体チップ内に設ける必要があるため、それぞれの
半導体チップの面積が大きくなってしまう、とういう課題があることを発見した。
例えば、メモリチップがデータ幅１６ビットでデータ信号を出力する場合には、動作電
圧と異なる電圧で動作するバッファ回路を１６個設ける必要があり、チップ面積が増加す
る問題は深刻である。
圧と異なる電圧で動作するバッファ回路を１６個設ける必要があり、チップ面積が増加す
る問題は深刻である。
尚、本明細書で「動作電圧」とは、内部回路を駆動する電圧のことである。内部回路と
は、ロジックチップでは演算処理を行なう回路のことを、メモリチップではメモリセル回
路やＸデコーダ・Ｙデコーダ、センスアンプ等を意味する。
は、ロジックチップでは演算処理を行なう回路のことを、メモリチップではメモリセル回
路やＸデコーダ・Ｙデコーダ、センスアンプ等を意味する。
本発明は、一方の半導体チップの動作電圧を、当該一方の半導体チップから他方の半導
体チップに供給するものである。
体チップに供給するものである。
この特徴により、前記他方の半導体チップは、前記一方の半導体チップの動作電圧がHi
ghレベルであるデータ信号を生成することができる。そのため、少なくとも、前記一方の
半導体チップは、前記他方の半導体チップから、Ｈｉｇｈレベルが自身の動作電圧である
データ信号を受信することができるので、自身の動作電圧と異なる電圧で動作するバッフ
ァ回路を別途設ける必要が無くなる。
ghレベルであるデータ信号を生成することができる。そのため、少なくとも、前記一方の
半導体チップは、前記他方の半導体チップから、Ｈｉｇｈレベルが自身の動作電圧である
データ信号を受信することができるので、自身の動作電圧と異なる電圧で動作するバッフ
ァ回路を別途設ける必要が無くなる。
例えば、本発明は、第1電源電圧で動作する第1半導体チップと、前記第1電源電圧より
も低い第2電源電圧で動作し、当該第2電源電圧を前記第1半導体チップに供給する第2半導
体チップと、を有すること、を特徴とする半導体装置である。
も低い第2電源電圧で動作し、当該第2電源電圧を前記第1半導体チップに供給する第2半導
体チップと、を有すること、を特徴とする半導体装置である。
また、上記半導体装置に用いるのに好適な半導体チップも本発明に含まれる。そのような半導体チップは、例えば、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタと、前記第１外部端子に入力端子が接続され、前記第１電源電圧供給源により供給される電圧および前記第２外部端子に入力される電圧の２つの電圧により駆動される入力回路と、を有すること、を特徴とする半導体チップである。即ち、本発明の半導体チップによれば、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタと、第１電源電圧供給源と、前記第１外部端子に入力端子が接続され、前記第１電源電圧供給源により供給される電圧および前記第２外部端子に入力される電圧の２つの電圧により駆動される入力回路と、を有し、前記第３トランジスタが前記第１電源電圧供給源と前記第１トランジスタとの間に接続されている。
本発明によれば、動作電圧と異なる電圧で動作するバッファ回路を設ける必要が無くな
るため、半導体チップの面積を縮小することができる。
るため、半導体チップの面積を縮小することができる。
本発明の実施の形態を、図１を用いて以下に説明する。
図１は、本発明の第1の実施の形態に係る半導体装置１００を説明するための図である
。
。
半導体装置１００は、第1半導体チップ１０と第２半導体チップ２０とを有する。以下
、本実施の形態を、第1半導体チップ１０をメモリチップ、第2半導体チップ２０をロジッ
クチップとして説明するが、本発明は、半導体チップの種類をこれらに限定するものでは
ない。
、本実施の形態を、第1半導体チップ１０をメモリチップ、第2半導体チップ２０をロジッ
クチップとして説明するが、本発明は、半導体チップの種類をこれらに限定するものでは
ない。
メモリチップ１０は、メモリセル、デコーダ、センスアンプ等（不図示）を含む内部回
路１２を有する。内部回路１２は第1電源電圧供給源である電源線Ｖｄｄ１に接続され、
電源線Ｖｄｄ１が供給する第1電源電圧をＨｉｇｈレベルとするデータ信号ＳＤ１を出力
する。すなわち、内部回路１２は、電源線Ｖｄｄ１が供給する第1電源電圧を動作電圧と
する。本実施の形態では、第1電源電圧を、１．５Ｖとして説明する。
路１２を有する。内部回路１２は第1電源電圧供給源である電源線Ｖｄｄ１に接続され、
電源線Ｖｄｄ１が供給する第1電源電圧をＨｉｇｈレベルとするデータ信号ＳＤ１を出力
する。すなわち、内部回路１２は、電源線Ｖｄｄ１が供給する第1電源電圧を動作電圧と
する。本実施の形態では、第1電源電圧を、１．５Ｖとして説明する。
尚、 本明細書中で、同一の符号が付された電源線は、同一の電源電圧を供給する配線
のことを意味する。従って、繋がった同一の配線であってもよいし、分離した別個の配線
であってもよい。
のことを意味する。従って、繋がった同一の配線であってもよいし、分離した別個の配線
であってもよい。
さらに、メモリチップ１０は出力回路１４を有する。出力回路１４は、内部回路１２が
出力するデータ信号ＳＤ１をその入力とし、第1外部端子であるバンプＢ１にデータ信号
ＳＤ２を出力する。
出力するデータ信号ＳＤ１をその入力とし、第1外部端子であるバンプＢ１にデータ信号
ＳＤ２を出力する。
また、メモリチップ１０は、電源電圧供給回路１６を有する。電源電圧供給回路１６は
、第2外部端子であるバンプＢ２に供給される電圧信号ＳＶを入力とし、出力回路１４に
電圧信号ＳＶと同一の電圧を供給する。そして、出力回路１４は、Ｈｉｇｈレベルが電源
電圧供給回路１６から供給された電圧であるデータ信号ＳＤ２をバンプＢ１に出力する。
、第2外部端子であるバンプＢ２に供給される電圧信号ＳＶを入力とし、出力回路１４に
電圧信号ＳＶと同一の電圧を供給する。そして、出力回路１４は、Ｈｉｇｈレベルが電源
電圧供給回路１６から供給された電圧であるデータ信号ＳＤ２をバンプＢ１に出力する。
ロジックチップ２０は、演算処理を行なう内部回路２２を有する。内部回路は２２、第
2電源電圧供給源である電源線Ｖｄｄ２に接続され、電源線Ｖｄｄ２が供給する第2電源電
圧をその動作電圧とする。第２電源電圧は、第１電源電圧よりも低い電圧であり、本実施
の形態では、第2電源電圧を１．０Ｖとして説明する。
2電源電圧供給源である電源線Ｖｄｄ２に接続され、電源線Ｖｄｄ２が供給する第2電源電
圧をその動作電圧とする。第２電源電圧は、第１電源電圧よりも低い電圧であり、本実施
の形態では、第2電源電圧を１．０Ｖとして説明する。
また、ロジックチップ２０は、第２電源電圧をその動作電圧とする入力回路２８を有す
る。入力回路２８は、メモリチップ１０から第3外部端子であるバンプＢ３を介して送ら
れるデータ信号ＳＤ２をその入力とし、内部回路２２にＨｉｇｈレベルが第２電源電圧で
あるデータ信号ＳＤ３を出力する。尚、メモリチップ１０とロジックチップ２０とがフリ
ップチップ接続される場合には、バンプＢ１とＢ２とは同一のものである。
る。入力回路２８は、メモリチップ１０から第3外部端子であるバンプＢ３を介して送ら
れるデータ信号ＳＤ２をその入力とし、内部回路２２にＨｉｇｈレベルが第２電源電圧で
あるデータ信号ＳＤ３を出力する。尚、メモリチップ１０とロジックチップ２０とがフリ
ップチップ接続される場合には、バンプＢ１とＢ２とは同一のものである。
さらに、ロジックチップ２０は、第4外部端子であるバンプＢ４を有する。バンプＢ４
は、電源線Ｖｄｄ２に接続され、かつ、メモリチップ１０のバンプＢ２に電気的に接続し
ている。すなわち、ロジックチップ２０は、バンプＢ４とＢ２とを介して、メモリチップ
１０に第2電源電圧を供給する。具体的には、ロジックチップ２０は、メモリチップ１０
の電源電圧供給回路１６に第２電源電圧を供給する。
は、電源線Ｖｄｄ２に接続され、かつ、メモリチップ１０のバンプＢ２に電気的に接続し
ている。すなわち、ロジックチップ２０は、バンプＢ４とＢ２とを介して、メモリチップ
１０に第2電源電圧を供給する。具体的には、ロジックチップ２０は、メモリチップ１０
の電源電圧供給回路１６に第２電源電圧を供給する。
メモリチップ１０の動作を、ロジックチップ２０との関係において説明する。
まず、電源電圧供給回路１６は、バンプＢ２、Ｂ４を介してロジックチップ２０から１
．０Ｖの電圧供給を受け、出力回路１４に１．０Ｖを出力する。
．０Ｖの電圧供給を受け、出力回路１４に１．０Ｖを出力する。
また、内部回路１２は、電源線Ｖｄｄ１から１．５Ｖの電圧供給を受け、Ｈｉｇｈレベ
ルが１．５Ｖのデータ信号ＳＤ１を出力回路１４に出力する。
ルが１．５Ｖのデータ信号ＳＤ１を出力回路１４に出力する。
そして、出力回路１２は、電源電圧供給回路１６から１．０Ｖの電源電圧の供給を受け
、内部回路１２から入力されるデータ信号ＳＤ１に基づき、Ｈｉｇｈレベルが１．０Ｖで
あるデータ信号ＳＤ２を、ロジックチップ２０に出力する。
、内部回路１２から入力されるデータ信号ＳＤ１に基づき、Ｈｉｇｈレベルが１．０Ｖで
あるデータ信号ＳＤ２を、ロジックチップ２０に出力する。
ロジックチップ２０の入力回路２８は、メモリチップ１０からデータ信号ＳＤ２の入力
を受ける。このとき、データ信号ＳＤ２のＨｉｇｈレベルは、自身の動作電圧である１．
０Ｖである。そのため、例えば１．０Ｖで動作するインバータ等で受信しても、誤動作や
トランジスタの破壊が生じることがない。従って、ロジックチップ２０内に、自身の動作
電圧と異なる電圧（例えば３．３Ｖ）で動作する入力バッファ回路を、別途、設ける必要
がなく、チップ面積を小さくすることができる。
を受ける。このとき、データ信号ＳＤ２のＨｉｇｈレベルは、自身の動作電圧である１．
０Ｖである。そのため、例えば１．０Ｖで動作するインバータ等で受信しても、誤動作や
トランジスタの破壊が生じることがない。従って、ロジックチップ２０内に、自身の動作
電圧と異なる電圧（例えば３．３Ｖ）で動作する入力バッファ回路を、別途、設ける必要
がなく、チップ面積を小さくすることができる。
図２に、本発明の第1の実施例に係る半導体装置２００を示す。図２中、図１と同一の
構成要素には同一の符号を付し、説明は適宜省略する。
構成要素には同一の符号を付し、説明は適宜省略する。
メモリチップ１０の出力回路１４は、互いに相補的にオンオフが切り替わる２つのトラ
ンジスタＴｒ１，Ｔｒ２を有する。本実施例では、ＰＭＯＳトランジスタＴｒ１とＮＭＯ
ＳトランジスタＴｒ２により説明する。
ンジスタＴｒ１，Ｔｒ２を有する。本実施例では、ＰＭＯＳトランジスタＴｒ１とＮＭＯ
ＳトランジスタＴｒ２により説明する。
出力回路１４は、トランジスタＴｒ１とＴｒ２、ＮＡＮＤ１４２、ＮＯＲ１４４、イン
バータ１４６により、３−ｓｔａｔｅバッファ回路を構成する。但し、出力回路１４の構
成は３−ｓｔａｔｅバッファ回路に限られず、トランジスタＴｒ１、Ｔｒ２とから構成さ
れるインバータであってもよい。
バータ１４６により、３−ｓｔａｔｅバッファ回路を構成する。但し、出力回路１４の構
成は３−ｓｔａｔｅバッファ回路に限られず、トランジスタＴｒ１、Ｔｒ２とから構成さ
れるインバータであってもよい。
電源電圧供給回路は、ＮＭＯＳトランジスタＴｒ３である。ＮＭＯＳトランジスタＴｒ
３は、ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２の間に直列に接続され
ている。そして、ＮＭＯＳトランジスタＴｒ３のゲート電極には、バンプＢ２を介して、
ロジックチップ２０の電源電圧である１．０Ｖが印加されている。
３は、ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２の間に直列に接続され
ている。そして、ＮＭＯＳトランジスタＴｒ３のゲート電極には、バンプＢ２を介して、
ロジックチップ２０の電源電圧である１．０Ｖが印加されている。
ＮＭＯＳトランジスタＴｒ３のソース端子とＮＭＯＳトランジスタＴｒ２のドレイン端
子との接続点であるノードＮ１が出力回路１４の出力端子であり、バンプＢ１と接続され
る。
子との接続点であるノードＮ１が出力回路１４の出力端子であり、バンプＢ１と接続され
る。
ＮＭＯＳトランジスタＴｒ３のチャネル領域には不純物がドープされておらず、オン電
圧が実質的に０Ｖである。従って、ＮＭＯＳトランジスタＴｒ３は、そのドレイン端子に
印加された電圧をクランプし、ゲート電極に印加された電圧をそのソース端子に出力する
回路として機能する。
圧が実質的に０Ｖである。従って、ＮＭＯＳトランジスタＴｒ３は、そのドレイン端子に
印加された電圧をクランプし、ゲート電極に印加された電圧をそのソース端子に出力する
回路として機能する。
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３についてさらに詳細に説明すると、ＰＭＯＳトラ
ンジスタＴｒ１のバックゲートは電源線Ｖｄｄ１に接続され、１．５Ｖにバイアスされて
いる。ＮＭＯＳトランジスタＴｒ２とＴｒ３のバックゲートは、グランドＧＮＤ１に接続
され、接地電位にバイアスされている。
ンジスタＴｒ１のバックゲートは電源線Ｖｄｄ１に接続され、１．５Ｖにバイアスされて
いる。ＮＭＯＳトランジスタＴｒ２とＴｒ３のバックゲートは、グランドＧＮＤ１に接続
され、接地電位にバイアスされている。
出力回路１４の動作を説明する。
出力回路１４のモード選択端子ＭＴに、内部回路１２からＨｉｇｈレベル（１．５V）
のモード選択信号ＳＭ１が入力すると、出力回路１４は出力モードになり、データ端子Ｄ
Ｔに入力されるデータ信号ＳＤ１に応じて、ノードＮ１にＨｉｇｈもしくはＬｏｗのデー
タ信号ＳＤ２を出力する。データ信号ＳＤ２は、バンプＢ１及びバンプＢ３を介してロジ
ックチップ２０の入力回路２８に送信される。
のモード選択信号ＳＭ１が入力すると、出力回路１４は出力モードになり、データ端子Ｄ
Ｔに入力されるデータ信号ＳＤ１に応じて、ノードＮ１にＨｉｇｈもしくはＬｏｗのデー
タ信号ＳＤ２を出力する。データ信号ＳＤ２は、バンプＢ１及びバンプＢ３を介してロジ
ックチップ２０の入力回路２８に送信される。
モード選択信号ＳＭ１がＬｏｗになると、データ端子ＤＴに入力される論理に依らず、
ＮＡＮＤ１４２の出力がＨｉｇｈレベルになり、ＮＯＲ１４４の出力がＬｏｗレベルとな
る。従って、ＰＭＯＳトランジスタＴｒ１およびＮＭＯＳトランジスタＴｒ２が共にオフ
になり、ノードＮ１はハイインピーダンスとなる。この状態では、メモリチップ１０は、
入力回路１８により、バンプＢ１を介してデータ信号を受信する。
ＮＡＮＤ１４２の出力がＨｉｇｈレベルになり、ＮＯＲ１４４の出力がＬｏｗレベルとな
る。従って、ＰＭＯＳトランジスタＴｒ１およびＮＭＯＳトランジスタＴｒ２が共にオフ
になり、ノードＮ１はハイインピーダンスとなる。この状態では、メモリチップ１０は、
入力回路１８により、バンプＢ１を介してデータ信号を受信する。
さらに具体的に説明すると、出力回路１４が出力モードで、かつ、データ端子ＤＴにＨ
ｉｇｈレベルが入力された場合は、ＮＡＮＤ１４２およびＮＯＲ１４４の出力がＬｏｗレ
ベルとなる。従って、ＰＭＯＳトランジスタＴｒ１がオンになり、ＮＭＯＳトランジスタ
Ｔｒ２がオフになる。
ｉｇｈレベルが入力された場合は、ＮＡＮＤ１４２およびＮＯＲ１４４の出力がＬｏｗレ
ベルとなる。従って、ＰＭＯＳトランジスタＴｒ１がオンになり、ＮＭＯＳトランジスタ
Ｔｒ２がオフになる。
従って、ＮＭＯＳトランジスタＴｒ３のドレイン端子には、電源線Ｖｄｄ１から、ＰＭ
ＯＳトランジスタＴｒ１を介して、メモリチップ１０の動作電圧である１．５Ｖが印加さ
れる。
ＯＳトランジスタＴｒ１を介して、メモリチップ１０の動作電圧である１．５Ｖが印加さ
れる。
ここで、ＮＭＯＳトランジスタＴｒ３のゲート電極には、バンプＢ２を介して、ロジッ
クチップ２０から１．０Ｖの電圧が供給されている。そのため、ＮＭＯＳトランジスタＴ
ｒ３のソース端子、すなわちノードＮ１には、１．０Ｖの電圧が出力される。よって、出
力回路１４は、Ｈｉｇｈレベルがロジックチップ２０の動作電圧の１．０Ｖであるデータ
信号を出力することができる。
クチップ２０から１．０Ｖの電圧が供給されている。そのため、ＮＭＯＳトランジスタＴ
ｒ３のソース端子、すなわちノードＮ１には、１．０Ｖの電圧が出力される。よって、出
力回路１４は、Ｈｉｇｈレベルがロジックチップ２０の動作電圧の１．０Ｖであるデータ
信号を出力することができる。
一方、出力モード時にデータ端子ＤＴにＬｏｗレベルが入力すると、ＮＡＮＤ１４２お
よびＮＯＲ１４４の出力が共にＨｉｇｈレベルになり、ＰＭＯＳトランジスタＴｒ１がオ
フになり、ＮＭＯＳトランジスタＴｒ２がオンになる。よって、ノードＮ１には、ＮＭＯ
ＳトランジスタＴｒ２を介して接地電位が印加され、出力回路１４はＬｏｗレベルを出力
する。
よびＮＯＲ１４４の出力が共にＨｉｇｈレベルになり、ＰＭＯＳトランジスタＴｒ１がオ
フになり、ＮＭＯＳトランジスタＴｒ２がオンになる。よって、ノードＮ１には、ＮＭＯ
ＳトランジスタＴｒ２を介して接地電位が印加され、出力回路１４はＬｏｗレベルを出力
する。
本実施例に示すように、他方の半導体チップ（ロジックチップ２０）から、当該他方の
半導体チップの電源電圧（１．０Ｖ）の供給を受ける一方の半導体チップ（メモリチップ
１０）も、チップ面積の小型化を図ることができる。その理由は次の通りである。従来、
内部回路の出力を、自分自身の動作電圧と異なる３．３Ｖで動作する出力バッファ回路で
再度受けてから、チップの外部に出力していた。３．３Ｖ動作の出力バッファ回路を形成
するためのウェルと、１．５Ｖ動作の内部回路を形成するためのウェルとは、互いに電気
的に分離する必要があるため、それぞれのウェルを別々に設ける必要がある。さらに、そ
れぞれのウェルを電気的に分離するために、比較的大きな素子分離領域（例えば、ＳＴＩ
等）を設け、両ウェルの距離を比較的大きくする必要がある。そのため、半導体チップ面
積の増大を招いていた。一方、本実施例では、電源電圧供給回路であるＮＭＯＳトランジ
スタＴｒ３を、１．５Ｖで動作する出力バッファ回路（本実施例では出力回路１４）中に
組み込むことにより、３．３Ｖで動作する出力バッファ回路を別途設ける必要が無い。１
．５Ｖ動作の出力バッファ回路は、内部回路を形成するためのウェル内に形成することが
できるし、別途、１．５Ｖ動作の出力バッファ用のウェルを設けるとしても、内部回路を
形成するためのウェルから、それ程大きく離す必要がない。そのため、本発明では、従来
の技術に比べて、半導体チップ面積を小さくすることができる。
半導体チップの電源電圧（１．０Ｖ）の供給を受ける一方の半導体チップ（メモリチップ
１０）も、チップ面積の小型化を図ることができる。その理由は次の通りである。従来、
内部回路の出力を、自分自身の動作電圧と異なる３．３Ｖで動作する出力バッファ回路で
再度受けてから、チップの外部に出力していた。３．３Ｖ動作の出力バッファ回路を形成
するためのウェルと、１．５Ｖ動作の内部回路を形成するためのウェルとは、互いに電気
的に分離する必要があるため、それぞれのウェルを別々に設ける必要がある。さらに、そ
れぞれのウェルを電気的に分離するために、比較的大きな素子分離領域（例えば、ＳＴＩ
等）を設け、両ウェルの距離を比較的大きくする必要がある。そのため、半導体チップ面
積の増大を招いていた。一方、本実施例では、電源電圧供給回路であるＮＭＯＳトランジ
スタＴｒ３を、１．５Ｖで動作する出力バッファ回路（本実施例では出力回路１４）中に
組み込むことにより、３．３Ｖで動作する出力バッファ回路を別途設ける必要が無い。１
．５Ｖ動作の出力バッファ回路は、内部回路を形成するためのウェル内に形成することが
できるし、別途、１．５Ｖ動作の出力バッファ用のウェルを設けるとしても、内部回路を
形成するためのウェルから、それ程大きく離す必要がない。そのため、本発明では、従来
の技術に比べて、半導体チップ面積を小さくすることができる。
次に、メモリチップ１０がロジックチップ２０からデータ信号を受信する場合について
説明する。
説明する。
ロジックチップ２０の内部回路２２は、電源線Ｖｄｄ２に接続され、１．０Ｖで動作し
、Ｈｉｇｈレベルが１．０Ｖであるデータ信号ＳＤ３を出力回路２４に出力する。
、Ｈｉｇｈレベルが１．０Ｖであるデータ信号ＳＤ３を出力回路２４に出力する。
ロジックチップ２０の出力回路２４は、電源線Ｖｄｄ２に接続されて１．０Ｖで動作し
、内部回路２２から入力されるデータ信号ＳＤ３に応じてＨｉｇｈレベルが１．０Ｖであ
るデータ信号ＳＤ４を出力する。
、内部回路２２から入力されるデータ信号ＳＤ３に応じてＨｉｇｈレベルが１．０Ｖであ
るデータ信号ＳＤ４を出力する。
ロジックチップ２０の出力回路２４が出力するデータ信号ＳＤ４は、バンプＢ３、Ｂ１
を介して、メモリチップ１０の入力回路１８に入力される。つまり、バンプＢ１、Ｂ３は
、入出力兼用の外部端子である。
を介して、メモリチップ１０の入力回路１８に入力される。つまり、バンプＢ１、Ｂ３は
、入出力兼用の外部端子である。
メモリチップ１０の入力回路１８は、ＰＭＯＳトランジスタＴｒ４、Ｔｒ６とＮＭＯＳ
トランジスタＴｒ５，Ｔｒ７で構成されるフリップフロップ回路１８２と、インバータ１
８４とからなる。そして、入力回路１８は、ＰＭＯＳトランジスタＴｒ６とＮＭＯＳトラ
ンジスタＴｒ７間のノードＮ２の電圧をデータ信号ＳＤ５として、内部回路１２に出力す
る。
トランジスタＴｒ５，Ｔｒ７で構成されるフリップフロップ回路１８２と、インバータ１
８４とからなる。そして、入力回路１８は、ＰＭＯＳトランジスタＴｒ６とＮＭＯＳトラ
ンジスタＴｒ７間のノードＮ２の電圧をデータ信号ＳＤ５として、内部回路１２に出力す
る。
フリップフロップ回路１８２は、１．５Ｖで動作し、Ｈｉｇｈレベルが１．５Ｖである
データ信号ＳＤ５を出力する。一方、インバータ１８４は、バンプＢ２から電圧供給を受
けて１．０Ｖで動作し、Ｈｉｇｈレベルが１．０Ｖである信号ＳＤ６をＮＭＯＳトランジ
スタＴｒ７に出力する
入力回路１８の動作は、バンプＢ１に入力されるデータ信号ＳＤ４がＨｉｇｈレベルの
場合には、ノードＮ２にＨｉｇｈレベルである１．５Ｖを出力する。一方、データ信号Ｓ
Ｄ４がＬｏｗレベルの場合には、ノードＮ２はＬｏｗレベルを出力する。
データ信号ＳＤ５を出力する。一方、インバータ１８４は、バンプＢ２から電圧供給を受
けて１．０Ｖで動作し、Ｈｉｇｈレベルが１．０Ｖである信号ＳＤ６をＮＭＯＳトランジ
スタＴｒ７に出力する
入力回路１８の動作は、バンプＢ１に入力されるデータ信号ＳＤ４がＨｉｇｈレベルの
場合には、ノードＮ２にＨｉｇｈレベルである１．５Ｖを出力する。一方、データ信号Ｓ
Ｄ４がＬｏｗレベルの場合には、ノードＮ２はＬｏｗレベルを出力する。
メモリチップ１０の入力回路１８をこのように構成することにより、スタティックな貫
通電流を発生させることなく、Ｈｉｇｈレベルが１．０Vの信号ＳＤ４を、Ｈｉｇｈレベ
ルが１．５Vの信号に変換することができます。
通電流を発生させることなく、Ｈｉｇｈレベルが１．０Vの信号ＳＤ４を、Ｈｉｇｈレベ
ルが１．５Vの信号に変換することができます。
本発明の第2の実施例にかかる半導体装置３００を、図３を用いて説明する。
本実施例が、第１の実施例と異なる点は、電源電圧供給回路１２であるＮＭＯＳトラン
ジスタＴｒ３の接続位置である。本実施例のＮＭＯＳトランジスタＴｒ３は、電源線Ｖｄ
ｄ１とＰＭＯＳトランジスタＴｒ１の間に接続されている。かかる構成により、ＮＭＯＳ
トランジスタＴｒ１のドレイン端子には、１．５Ｖが印加され、ソース端子には、ゲート
電極に印加される電圧である１．０Ｖが出力されている。
ジスタＴｒ３の接続位置である。本実施例のＮＭＯＳトランジスタＴｒ３は、電源線Ｖｄ
ｄ１とＰＭＯＳトランジスタＴｒ１の間に接続されている。かかる構成により、ＮＭＯＳ
トランジスタＴｒ１のドレイン端子には、１．５Ｖが印加され、ソース端子には、ゲート
電極に印加される電圧である１．０Ｖが出力されている。
すなわち、出力回路１４は、ＮＭＯＳトランジスタＴｒ３から１．０Ｖの供給を受け、
Ｈｉｇｈレベルが１．０Ｖであるデータ信号ＳＤ２を出力する。
Ｈｉｇｈレベルが１．０Ｖであるデータ信号ＳＤ２を出力する。
本実施例のその他の部分は、第1の実施例と同様である。
本発明の第3の実施例にかかる半導体装置４００を、図４を用いて説明する。
本実施例では、出力回路１４のＰＭＯＳトランジスタＴｒ１のソース端子が、配線１６
２により、直接、バンプＢ２に接続されている。すなわち、配線１６２が電源電圧供給回
路１６である。
２により、直接、バンプＢ２に接続されている。すなわち、配線１６２が電源電圧供給回
路１６である。
この構成により、出力回路１４は、バンプＢ２および配線１６２を介して、ロジックチ
ップ２０から１．０Ｖの供給を受け、Ｈｉｇｈレベルが１．０Ｖであるデータ信号ＳＤ２
を出力する。
ップ２０から１．０Ｖの供給を受け、Ｈｉｇｈレベルが１．０Ｖであるデータ信号ＳＤ２
を出力する。
（第1の実施例と第3の実施例との対比）
第3の実施例は、第1の実施例に比べて、ＮＭＯＳトランジスタＴｒ３を形成する必要が
無いため、構成が単純であるという利点がある。一方、第1の実施例は、第3実施例に比べ
て、回路面積を小さくすることができるという利点がある。その理由を、図５を用いて説
明する。
第3の実施例は、第1の実施例に比べて、ＮＭＯＳトランジスタＴｒ３を形成する必要が
無いため、構成が単純であるという利点がある。一方、第1の実施例は、第3実施例に比べ
て、回路面積を小さくすることができるという利点がある。その理由を、図５を用いて説
明する。
図５（ａ）は、第3の実施例に係る半導体装置４００の部分断面図である。図４の回路
図に示すように、出力回路１４を構成するＰＭＯＳトランジスタＴｒ１のバックゲートが
バンプＢ２に接続され、１．０Ｖにバイアスされている。一方、 例えばＮＡＮＤ１４２
やＮＯＲ１４４を構成するＰＭＯＳトランジスタＴｒ１２のバックゲートは、１．５Ｖに
バイアスされる。
図に示すように、出力回路１４を構成するＰＭＯＳトランジスタＴｒ１のバックゲートが
バンプＢ２に接続され、１．０Ｖにバイアスされている。一方、 例えばＮＡＮＤ１４２
やＮＯＲ１４４を構成するＰＭＯＳトランジスタＴｒ１２のバックゲートは、１．５Ｖに
バイアスされる。
従って、図５（ａ）に示すように、ＰＭＯＳトランジスタＴｒ１がその内部に形成され
るＮウェルＮｗ１と、例えばＮＡＮＤ１４２やＮＯＲ１４４を構成するＰＭＯＳトランジ
スタＴｒ１２がその内部に形成されるＮウェルＮｗ２とを、電気的に分離しなければなら
ない。電位の異なるＮウェルＮｗ１とＮｗ２とを電気的に分離するためには、例えばＳＴ
Ｉ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）３０を設ける必要がある。
るＮウェルＮｗ１と、例えばＮＡＮＤ１４２やＮＯＲ１４４を構成するＰＭＯＳトランジ
スタＴｒ１２がその内部に形成されるＮウェルＮｗ２とを、電気的に分離しなければなら
ない。電位の異なるＮウェルＮｗ１とＮｗ２とを電気的に分離するためには、例えばＳＴ
Ｉ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）３０を設ける必要がある。
一方、図５（ｂ）に第１の実施例に係る半導体装置２００の部分断面図を示す。
図２の回路図に示すように、ＰＭＯＳトランジスタＴｒ１のバックゲートは電源線Ｖｄ
ｄ１に接続され、１．５Ｖにバイアスされている。従って、図５（ａ）に示すように、例
えばＮＡＮＤ１４２又はＮＯＲ１４４を構成するＰＭＯＳトランジスタＴｒ１２とＰＭＯ
ＳトランジスタＴｒ１とを、同一のＮウェルＮｗ３中に形成することができる。よって、
電位の異なるＮウェルを電気的に分離するためのＳＴＩを形成する必要が無い。
ｄ１に接続され、１．５Ｖにバイアスされている。従って、図５（ａ）に示すように、例
えばＮＡＮＤ１４２又はＮＯＲ１４４を構成するＰＭＯＳトランジスタＴｒ１２とＰＭＯ
ＳトランジスタＴｒ１とを、同一のＮウェルＮｗ３中に形成することができる。よって、
電位の異なるＮウェルを電気的に分離するためのＳＴＩを形成する必要が無い。
第１の実施例の出力回路１４では、第３の実施例の出力回路に比べてＮＭＯＳトランジ
スタＴｒ３を一つ多く形成する必要があるが、一般に、ＭＯＳトランジスタ１つ分の面積
の方が、電位の異なるNウェルＮｗ１とＮｗ２とを分離するためのＳＴＩの面積よりも小
さい。そのため、第１の実施例に係る半導体装置では、第３の実施例に係る半導体装置よ
りも回路面積を小さくすることができる。
スタＴｒ３を一つ多く形成する必要があるが、一般に、ＭＯＳトランジスタ１つ分の面積
の方が、電位の異なるNウェルＮｗ１とＮｗ２とを分離するためのＳＴＩの面積よりも小
さい。そのため、第１の実施例に係る半導体装置では、第３の実施例に係る半導体装置よ
りも回路面積を小さくすることができる。
本発明は、上記の実施の形態に限定されるものではなく、発明の思想から乖離しないよ
うに、適宜、修正や変更を伴うことができる。
うに、適宜、修正や変更を伴うことができる。
１０ メモリチップ
１２ メモリチップの内部回路
１４ メモリチップの出力回路
１６ メモリチップの電源電圧供給回路
１８ メモリチップの入力回路
２０ ロジックチップ
２２ ロジックチップの内部回路
２４ ロジックチップの出力回路
２８ ロジックチップの入力回路
３０ ＳＴＩ
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６ データ信号
ＳＶ 電圧信号
Ｖｄｄ１ 第１電源電圧（１．５Ｖ）を供給する電源線
Ｖｄｄ２ 第２電源電圧（１．０Ｖ）を供給する電源線
Ｂ１，Ｂ２，Ｂ３，Ｂ４ バンプ
ＧＮＤ１、ＧＮＤ２ 接地電位を供給する電源線
Ｔｒ ＭＯＳトランジスタ
１２ メモリチップの内部回路
１４ メモリチップの出力回路
１６ メモリチップの電源電圧供給回路
１８ メモリチップの入力回路
２０ ロジックチップ
２２ ロジックチップの内部回路
２４ ロジックチップの出力回路
２８ ロジックチップの入力回路
３０ ＳＴＩ
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６ データ信号
ＳＶ 電圧信号
Ｖｄｄ１ 第１電源電圧（１．５Ｖ）を供給する電源線
Ｖｄｄ２ 第２電源電圧（１．０Ｖ）を供給する電源線
Ｂ１，Ｂ２，Ｂ３，Ｂ４ バンプ
ＧＮＤ１、ＧＮＤ２ 接地電位を供給する電源線
Ｔｒ ＭＯＳトランジスタ
Claims (3)
- 互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、
前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタと、
第１電源電圧供給源と、
前記第１外部端子に入力端子が接続され、前記第１電源電圧供給源により供給される電圧および前記第２外部端子に入力される電圧の２つの電圧により駆動される入力回路と、
を有し、
前記第３トランジスタが前記第１電源電圧供給源と前記第１トランジスタとの間に接続されていることを特徴とする半導体チップ。 - 前記第１電源電圧供給源により供給される電圧で動作し前記出力回路に信号を出力する内部回路を有すること、
を特徴とする請求項１に記載の半導体チップ。 - 前記第２外部端子に入力される電圧が前記第１電源電圧供給源により供給される電圧よりも低いこと、
を特徴とする請求項１または請求項２に記載の半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011126051A JP5208249B2 (ja) | 2011-06-06 | 2011-06-06 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011126051A JP5208249B2 (ja) | 2011-06-06 | 2011-06-06 | 半導体チップ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005336133A Division JP4776355B2 (ja) | 2005-11-21 | 2005-11-21 | 半導体チップおよび半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011199898A JP2011199898A (ja) | 2011-10-06 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011126051A Expired - Fee Related JP5208249B2 (ja) | 2011-06-06 | 2011-06-06 | 半導体チップ |
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|---|---|
| JP (1) | JP5208249B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3162561B2 (ja) * | 1993-12-24 | 2001-05-08 | 株式会社東芝 | Ｃｍｏｓ論理回路 |
| JP3383136B2 (ja) * | 1995-09-06 | 2003-03-04 | 旭化成マイクロシステム株式会社 | 定振幅クロック発生回路 |
| JP3580062B2 (ja) * | 1995-12-20 | 2004-10-20 | セイコーエプソン株式会社 | バスライン駆動回路およびこれを具備する半導体記憶装置 |
-
2011
- 2011-06-06 JP JP2011126051A patent/JP5208249B2/ja not_active Expired - Fee Related
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| JP2011199898A (ja) | 2011-10-06 |
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