KR20070021607A - 액티브 저항의 레이아웃 구조 및 레이아웃 방법 - Google Patents

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Abstract

반도체 장치의 패드에서 바라본 입력 커패시턴스를 줄이기 위해 패드에 연결되는 액티브 저항의 개선된 레이아웃 구조가 개시된다. 그러한 액티브 저항의 레이아웃 구조는 P형 기판의 내부에 형성되어 전원 전압이 인가되는 N형 포켓 웰, 상기 N형 포켓 웰에 의해 상기 P형 기판과 분리되어 접지 전압보다 낮은 바이어스 전압이 인가되는 리버스 바이어스 영역, 상기 리버스 바이어스 영역의 상부에 상기 패드와 연결되는 N형 액티브 영역이 형성된다. 그리하여 본 발명은 P형 기판에 접지 전압보다 낮은 바이어스 전압을 인가하여 액티브 저항에서의 정션 커패시턴스를 감소시켜 패드에서 바라본 입력 캐패시턴스를 감소시키는 효과를 갖는다.
패드, 액티브 저항, 바이어스 전압

Description

액티브 저항의 레이아웃 구조 및 레이아웃 방법{Layout structure of active resistance and layout method thereof}
도 1은 패드에 연결된 액티브 저항의 등가 회로도.
도 2는 패드에 연결된 종래의 액티브 저항의 레이아웃 구조를 나타낸 수직 단면도.
도 3은 본 발명의 일 실시예에 따른 액티브 저항의 레이아웃 구조를 보인 수직 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 패드 102 : P형 기판
104 : N형 딥웰 106 : N형 포켓 웰
VDD : 전원 전압 V1 : 리버스 바이어스 전압
114 : N+형 액티브 저항 INV10 : 인버터
110 : 리버스 바이어스 영역
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치에 있어서의 패드에 연결되는 액티브 저항의 레이아웃 구조 및 레이아웃 방법에 관한 것이다.
반도체 장치에 있어서, 상기 반도체 장치와 상기 반도체 장치의 외부와의 전기적 접속을 가능하게 하기 위한 패드들이 구비된다. 상기 패드들을 통하여 커맨드 입력(command input), 데이터 리드(data read) 및 데이터 라이트(data write) 동작에 관련된 신호들이 상기 반도체 메모리 장치의 내부로 입력되거나, 상기 반도체 메모리 장치의 외부로 출력된다.
일반적으로, 반도체 장치에 있어서의 패드(pad)와 직접 연결되는 OCD(Off Chip Driver), ODT(On die termination) 등의 회로의 저항 소자를 N+(N-에 비해 전자 농도가 상대적으로 높음) 또는 P+(P-에 비해 정공 농도가 상대적으로 높음) 등의 불순물을 이용한 액티브 영역으로 형성한다. 그러나 이 경우, 폴리실리콘(poly silicon)에 의한 게이트(gate)로 형성된 저항 소자보다 정션 커패시턴스(junction capacitance)가 더 커지게 된다. 이와 같이 패드와 직접 연결된 소자의 커패시턴스가 커지게 되면 반도체 장치의 고속 동작이 곤란한 문제점이 있다.
이하에서는 첨부된 도면을 참조하여 종래의 액티브 저항의 레이아웃 구조에 대해 상세히 설명하도록 한다.
도 1은 패드에 연결된 액티브 저항의 등가 회로도이다.
도 1을 참조하면, 패드(PAD, 10) 및 이에 연결된 액티브 저항(R1, R2)이 도시되어 있다.
상기 패드(10)에 연결된 액티브 저항(R1, R2)은 일반적으로 N+ 불순물이 이용되고, 도 1에 도시된 바와 같이 저항 R1, R2와 같이 등가 회로로 표현될 수 있다. 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)는 상기 액티브 저항(R1, R2)에 연결되어진 반도체 장치 내부의 회로이다.
도 2는 패드에 연결된 종래의 액티브 저항의 레이아웃 구조를 나타낸 수직 단면도이다.
도 2를 참조하면, P형 기판의 상부에 N+형 액티브 저항이 형성되고, 상기 N+형 액티브 저항에 패드(10) 및 반도체 장치의 내부 회로가 연결된다. 그리고, 상기 P형 기판에는 바이어스 전압을 인가하기 위해 상기 P형 기판의 불순물 농도보다 높은 P+형 영역이 형성된다. 상기 바이어스 전압은 접지 전압(VSS)이다.
그러나, 상술한 바와 같이 P형 기판에 접지 전압(VSS)이 바이어스 전압으로 인가됨으로 인해 정션 커패시턴스가 크게 된다. 따라서, 패드와 직접 연결된 소자의 커지게 되면 반도체 장치의 고속 동작에는 어려움이 따른다. 그리하여, 이와 같은 정션 커패시턴스를 감소시킬 필요성이 절실히 요구된다. 또한, 반도체 장치의 동작시 P형 기판에 의한 노이즈(noise)의 영향도 반도체 장치의 동작 특성에 나쁜 영향을 미친다.
따라서, 본 발명의 목적은 반도체 장치의 패드에서의 입력 커패시턴스를 감소시키기 위한 액티브 저항의 레이아웃 구조 및 액티브 저항의 레이아웃 방법을 제공함에 있다.
본 발명의 다른 목적은 P형 기판에 접지 전압보다 낮은 바이어스 전압을 인가하여 액티브 저항에서의 정션 커패시턴스를 감소시킬 수 있는 액티브 저항의 레이아웃 구조 및 액티브 저항의 레이아웃 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 장치의 패드에서의 입력 커패시턴스를 감소시킴으로써 고속 동작이 가능하게 하는 패드에 연결된 액티브 저항의 레이아웃 구조 및 액티브 저항의 레이아웃 방법을 제공함에 있다.
본 발명의 또 다른 목적은 리버스 바이어스 영역과 P형 기판 간을 분리함으로써, 반도체 장치의 동작시 P형 기판에 의한 노이즈(noise)의 영향도 감소시킬 수 있는 액티브 저항의 레이아웃 구조 및 액티브 저항의 레이아웃 방법을 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 구조는 P형 기판의 내부에 형성되어 전원 전압이 인가되는 N형 포켓 웰; 상기 N형 포켓 웰에 의해 상기 P형 기판과 분리되어 접지 전압보다 낮은 바이어스 전압이 인가되는 리버스 바이어스 영역; 및 상기 리버스 바이어스 영역의 상부에 상기 패드와 연결되는 N형 액티브 영역이 형성됨을 특징으로 한다.
여기서, 상기 N형 포켓 웰의 하부에는 N형 딥웰이 형성될 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 구조는 접지 전압보다 낮은 바이어스 전압이 인가되도록 하기 위한 리버스 바이어스 영역을 형성하기 위해 P형 기판의 내부에 N형 포켓 웰을 형성함을 특징으로 한다.
여기서, 상기 N형 포켓 웰에는 전원 전압을 바이어스 전압으로 인가될 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 방법은 P형 기판의 내부에 전원 전압을 인가하기 위한 N형 포켓 웰을 형성하는 단계; 상기 N형 포켓 웰에 의해 상기 P형 기판과 분리시켜 접지 전압보다 낮은 바이어스 전압을 인가하기 위한 리버스 바이어스 영역을 형성하는 단계; 및 상기 리버스 바이어스 영역의 상부에 상기 패드와 연결되는 N형 액티브 영역을 형성하는 것을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 실시예에서의 설명들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3은 본 발명의 일 실시예에 따른 액티브 저항의 레이아웃 구조를 보인 수 직 단면도이다.
도 3을 참조하면, 패드(PAD, 100), P형 기판(P-SUB, 102), N형 포켓 웰(106), 리버스 바이어스 영역(P-, 110) 및 N형 액티브 영역(114)가 도시되어 있다.
상기 패드(100)는 반도체 장치의 내부와 외부 간을 전기적으로 연결하기 위한 것으로서, 상기 패드(100)를 통하여 커맨드 입력(command input), 데이터 리드(data read) 및 데이터 라이트(data write) 동작에 관련된 신호들이 상기 반도체 장치의 내부로 입력되거나, 상기 반도체 메모리 장치의 외부로 출력된다.
상기 P형 기판(102)은 P형(정공형) 불순물이 주입된 반도체 기판이다.
상기 N형 포켓 웰(N type pocket well)(106)은 상기 P형 기판(102)의 내부에 형성되어 전원 전압(VDD)이 인가되기 위한 불순물 영역이다. 상기 N형 포켓 웰(106)에는 N형(전자형) 불순물이 주입된다. 상기 N형 포켓 웰(106)에 전원 전압(VDD)을 바이어스 전압으로 인가하기 위해 상기 N형 포켓 웰(106)의 전자 농도보다 높은 N+ 영역(108)이 형성된다.
나아가, 상기 N형 포켓 웰(106)의 하부에는 상기 P형 기판(102)과 상기 리버스 바이어스 영역(110) 간이 구별되도록 하기 위한 N형 딥웰(N type deep well)(D_NWELL, 104)이 형성되는 것이 바람직하다. 즉, 상기 N형 딥웰(104)은 상기 P형 기판(102)의 내부이면서 상기 N형 포켓 웰(106)의 하부에 형성된다. 그리고, 상기 N형 딥웰(104)은 N형 불순물이 주입된다.
상기 리버스 바이어스 영역(reverse bias area)(110)은 상기 N형 포켓 웰(106)에 의해 상기 P형 기판(102)과 분리된 영역이다. 즉, 상기 리버스 바이어스 영역(110)은 상기 P형 기판(102)과 같은 공정에 의해 생성된 영역(따라서, 정공의 농도는 상기 P형 기판(102)에서의 정공 농도와 동일할 수 있다.) 이지만, 상기 N형 포켓 웰(106)에 의해 상기 P형 기판(102)과 분리된다. 상기 리버스 바이어스 영역(110)에는 리버스 바이어스 전압(V1)이 인가된다. 상기 리버스 바이어스 전압(V1)은 접지 전압(VSS)보다 낮은 전압 즉 음의 전압(negative voltage)이다. 상기 리버스 바이어스 전압(V1)을 인가하기 위해 상기 리버스 바이어스 영역(110) 상에 상기 리버스 바이어스 영역(110)의 정공 농도보다 높은 P+ 영역이 형성될 수 있다.
상기 리버스 바이어스 영역(110)의 상부에는 상기 패드와 연결되어 액티브 저항으로 작용하는 N형 액티브 영역(114)이 형성된다.
평면 구조상으로는 P형 불순물이 주입된 상기 리버스 바이어스 영역(110)의 내부에 상기 N형 액티브 영역(114)이 형성된 형태를 갖는다.
이와 같이, P형 기판(102)과 리버스 바이어스 영역(110)을 분리시키기 위한 N형 포켓 웰(106)에 전원 전압(VDD)이 바이어스(bias)되고, 상기 리버스 바이어스 영역(110)에 접지 전압(VSS)보다 낮은 리버스 바이어스 전압(V1)이 바이어스됨으로써, 액티브 저항의 정션 커패시턴스(junction capacitance)가 감소하게 된다. 즉, 개선된 액티브 저항의 구조에서의 P-N 정션에 있어서의 바이어스 전압차(VDD-V1)는 종래의 액티브 저항의 구조에서의 P-N 정션에 있어서의 바이어스 전압차(VDD-VSS)보다 크게 된다. 바이어스 전압차가 클수록 접합 커패시턴스가 감소한다는 것은 본 발명이 속하는 기술 분야에 있어서 평균적인 지식을 가진 자에게 자명한 사실이므로 이에 관한 상세한 설명은 생략한다.
따라서, 본 발명은 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 구조에 있어서, 접지 전압(VSS)보다 낮은 리버스 바이어스 전압이 인가되도록 하기 위한 리버스 바이어스 영역(110)을 형성하기 위해, P형 기판(102)의 내부에 N형 포켓 웰(106)을 형성하여 졍션 커패시턴스를 감소시키고, 상기 액티브 저항에 연결된 패드에서 바라본 입력 커패시턴스를 감소시켜 반도체 장치의 동작 속도를 개선할 수 있다. 또한, 리버스 바이어스 영역과 P형 기판 간을 분리함으로써, 종래의 P형 기판에 접지 전압으로 바이어스 전압을 인가하는 경우와 비교시 P형 기판에 의한 노이즈(noise)의 영향도 줄일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 방법은, P형 기판의 내부에 전원 전압을 인가하기 위한 N형 포켓 웰을 형성하는 단계, 상기 N형 포켓 웰에 의해 상기 P형 기판과 분리시켜 접지 전압보다 낮은 바이어스 전압을 인가하기 위한 리버스 바이어스 영역을 형성하는 단계, 그리고 상기 리버스 바이어스 영역의 상부에 상기 패드와 연결되는 N형 액티브 영역을 형성하는 단계를 갖는다. 나아가, 상기 N형 포켓 웰의 내부에 상기 N형 포켓 웰보다 전자 농도가 높은 N+ 영역을 더 형성하여 전원 전압(VDD)을 바이어스 전압으로 인가하고, 상기 리버스 바이어스 영역의 내부에 상기 리버스 바이어스 영역의 정공 농도보다 정공 농도가 높은 P+ 영역을 더 형성하여, 리버스 바이어스 전압(V1)을 인가할 수 있음은 상기 액티브 저항의 레이아웃 구조에서 설명한 바와 동일하므로 상세한 설명은 생략한다.
본 발명의 실시예에 따른 액티브 저항의 레이아웃 구조 및 레이아웃 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 개선된 액티브 저항의 레이아웃 구조 및 액티브 저항의 레이아웃 방법을 제공함으로써, 반도체 장치의 패드에서의 입력 커패시턴스를 감소시키는 효과를 갖는다.
또한, 본 발명은 개선된 액티브 저항의 레이아웃 구조 및 액티브 저항의 레이아웃 방법을 제공함으로써, P형 기판에 접지 전압보다 낮은 바이어스 전압을 인가하여 액티브 저항에서의 정션 커패시턴스를 감소시키는 효과를 갖는다.
또한, 본 발명은 반도체 장치의 패드에서의 입력 커패시턴스를 감소시킴으로써 반도체 장치의 고속 동작을 가능하게 하는 효과를 갖는다.
또한, 본 발명은 리버스 바이어스 영역과 P형 기판 간을 분리함으로써, 반도체 장치의 동작시 P형 기판에 의한 노이즈(noise)의 영향도 감소시킬 수 있는 효과를 갖는다.

Claims (5)

  1. 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 구조에 있어서:
    P형 기판의 내부에 형성되어 전원 전압이 인가되는 N형 포켓 웰;
    상기 N형 포켓 웰에 의해 상기 P형 기판과 분리되어 접지 전압보다 낮은 바이어스 전압이 인가되는 리버스 바이어스 영역; 및
    상기 리버스 바이어스 영역의 상부에 상기 패드와 연결되는 N형 액티브 영역이 형성됨을 특징으로 하는 액티브 저항의 레이아웃 구조.
  2. 제1항에 있어서,
    상기 N형 포켓 웰의 하부에는 N형 딥웰이 형성됨을 특징으로 하는 액티브 저항의 레이아웃 구조.
  3. 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 구조에 있어서:
    접지 전압보다 낮은 바이어스 전압이 인가되도록 하기 위한 리버스 바이어스 영역을 형성하기 위해 P형 기판의 내부에 N형 포켓 웰을 형성함을 특징으로 하는 액티브 저항의 레이아웃 구조.
  4. 제3항에 있어서,
    상기 N형 포켓 웰에는 전원 전압을 바이어스 전압으로 인가하는 것을 특징으로 하는 액티브 저항의 레이아웃 구조.
  5. 반도체 장치의 패드에 연결되는 액티브 저항의 레이아웃 방법에 있어서:
    P형 기판의 내부에 전원 전압을 인가하기 위한 N형 포켓 웰을 형성하는 단계;
    상기 N형 포켓 웰에 의해 상기 P형 기판과 분리시켜 접지 전압보다 낮은 바이어스 전압을 인가하기 위한 리버스 바이어스 영역을 형성하는 단계; 및
    상기 리버스 바이어스 영역의 상부에 상기 패드와 연결되는 N형 액티브 영역을 형성하는 단계를 갖는 것을 특징으로 하는 액티브 저항의 레이아웃 방법.
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* Cited by examiner, † Cited by third party
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KR20230146394A (ko) 2022-04-12 2023-10-19 삼성전자주식회사 반도체 메모리 장치의 액티브 저항 어레이

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