KR20230146394A - 반도체 메모리 장치의 액티브 저항 어레이 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 액티브 저항 어레이는, 제 1 액티브 저항 영역에 형성되는 제 1 액티브 저항; 상기 제 1 액티브 저항 영역에 형성되고, 분리 소자막을 사이에 두고 상기 제 1 액티브 저항과 나란히 배치되는 제 2 액티브 저항; 제 2 액티브 저항 영역에 형성되는 제 3 액티브 저항; 제 1 선택 트랜지스터 영역에 형성되고, 상기 제 2 액티브 저항에 연결되는 제 1 선택 트랜지스터; 및 제 2 선택 트랜지스터 영역에 형성되고, 상기 제 3 액티브 저항에 연결되는 제 2 선택 트랜지스터를 포함한다. 상기 제 1 및 제 2 선택 트랜지스터는 동일한 게이트 레이어로 연결되고, 상기 제 1 및 제 2 선택 트랜지스터의 게이트 레이어는 상기 분리 소자막 위로 형성된다. 본 발명에 의하면, 액티브 저항 체인(active resistor chain)이 균일한 간격으로 배치될 수 있기 때문에 레이아웃 패턴의 균일성을 확보할 수 있다. 본 발명은 레이아웃 패턴의 균일성을 확보할 수 있기 때문에, 공정 변화(process variation) 감소로 인해 액티브 저항 산포(active resistance distribution)를 개선할 수 있다.

Description

반도체 메모리 장치의 액티브 저항 어레이 {Active resistor array of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 액티브 저항 어레이 및 그것의 레이아웃 구조에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원의 공급 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다. 반도체 메모리 장치는 컴퓨터나 스마트폰 등과 같은 전자 장치의 구동이나 저장을 위한 용도로 널리 사용되고 있다. 반도체 메모리 장치는 고용량 고집적을 위해 칩 사이즈를 줄이기 위한 기술들이 개발되고 있다.
반도체 메모리 장치는 메모리 셀 영역(memory cell area)과 주변 회로 영역(peripheral circuit area)으로 구분될 수 있다. 주변 회로 영역은 내부 동작을 통해 메모리 셀 영역에 데이터가 저장되도록 할 수 있다. 주변 회로 영역은 메모리 셀 영역에 데이터를 저장하기 위한 다양한 내부 전압을 생성할 수 있다. 주변 회로 영역은 다양한 레벨의 내부 전원을 생성하기 위해 전압 분배 회로를 포함할 수 있다. 반도체 메모리 장치는 전압 분배 회로를 액티브 저항 어레이(active resistor array)로 구현할 수 있다.
전압 분배 회로에 사용되는 액티브 저항 어레이는 아날로그 회로로 구현될 수 있다. 일반적으로 반도체 메모리 장치의 주변 회로 영역에서 아날로그 회로가 차지하는 면적은 대략적으로 30% 정도이다. 주변 회로 영역의 아날로그 회로 면적 중에서 전압 분배 회로에 사용되는 액티브 저항 어레이는 대략 5% 정도 면적을 차지한다. 전압 분배 회로에 사용되는 액티브 저항 어레이는 액티브 저항 소자와 선택 트랜지스터의 반복된 레이아웃 패턴으로 구성되기 때문에, 레이아웃 구조를 변경함으로 전체 칩 사이즈 면적을 줄일 수 있다.
대한민국 공개특허공보 제10-2007-0021607호 (2007-02-23)
본 발명은 상술한 과제를 해결하기 위한 것으로서, 본 발명의 목적은 반도체 메모리 장치에 사용되는 전압 분배 회로의 면적을 줄일 수 있는 액티브 저항 어레이의 레이아웃 구조를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 액티브 저항 어레이는, 제 1 액티브 저항 영역에 형성되는 제 1 액티브 저항; 상기 제 1 액티브 저항 영역에 형성되고, 분리 소자막을 사이에 두고 상기 제 1 액티브 저항과 나란히 배치되는 제 2 액티브 저항; 제 2 액티브 저항 영역에 형성되는 제 3 액티브 저항; 제 1 선택 트랜지스터 영역에 형성되고, 상기 제 2 액티브 저항에 연결되는 제 1 선택 트랜지스터; 및 제 2 선택 트랜지스터 영역에 형성되고, 상기 제 3 액티브 저항에 연결되는 제 2 선택 트랜지스터를 포함한다. 상기 제 1 및 제 2 선택 트랜지스터는 동일한 게이트 레이어로 연결되고, 상기 제 1 및 제 2 선택 트랜지스터의 게이트 레이어는 상기 분리 소자막 위로 형성된다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 액티브 저항 어레이는, 액티브 저항이 분리 소자막을 사이에 두고 제 1 방향으로 배치되는 제 1 액티브 저항 영역; 액티브 저항이 분리 소자막을 사이에 두고 상기 제 1 방향으로 배치되는 제 2 액티브 저항 영역; 및 상기 제 1 및 제 2 액티브 저항 영역 사이에 형성되는 선택 트랜지스터 영역을 포함한다. 상기 선택 트랜지스터 영역은, 상기 제 1 액티브 저항 영역의 액티브 저항에 연결되는 선택 트랜지스터와 상기 제 2 액티브 저항 영역의 액티브 저항에 연결되는 선택 트랜지스터가 상기 제 1 방향으로 번갈아 가며 교대로 배치된다. 상기 선택 트랜지스터 영역에 있는 선택 트랜지스터의 게이트 레이어는 상기 제 1 방향과 수직 방향인 제 2 방향으로 상기 제 1 및 상기 제 2 액티브 저항 영역에 형성된 분리 소자막 위로 지나간다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 액티브 저항 어레이는, 반도체 기판에 형성되는 제 1 액티브 저항; 및 분리 소자막을 사이에 두고 상기 제 1 액티브 저항과 나란히 배치되는 제 2 액티브 저항을 포함한다. 상기 제 1 액티브 저항 또는 상기 제 2 액티브 저항을 선택하기 위한 트랜지스터의 게이트 레이어가 상기 분리 소자막 위로 형성된다.
본 발명에 의하면, 액티브 저항 체인(active resistor chain)이 균일한 간격으로 배치될 수 있기 때문에 레이아웃 패턴의 균일성을 확보할 수 있다. 본 발명은 레이아웃 패턴의 균일성을 확보할 수 있기 때문에, 공정 변화(process variation) 감소로 인해 액티브 저항 산포(active resistance distribution)를 개선할 수 있다. 또한, 본 발명은 액티브 저항 체인 사이의 거리를 줄일 수 있기 때문에 전체 액티브 저항 체인의 DNL(Differential Non-Linearity) 회로 특성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 1 및 도 2에 도시된 전압 분배기의 내부 구성을 예시적으로 보여주는 블록도이다.
도 4는 도 3에 도시된 액티브 저항 어레이를 예시적으로 보여주는 회로도이다.
도 5는 도 4에 도시된 제 1 액티브 저항 체인의 내부 구성 및 연결 관계를 자세하게 보여주는 회로도이다.
도 6은 도 3 내지 도 5에 도시된 제 1 액티브 저항 체인의 동작을 예시적으로 설명하기 위한 타이밍도이다.
도 7은 도 3에 도시된 액티브 저항 어레이의 레이아웃을 예시적으로 보여주는 구조도이다.
도 8은 도 7에 도시된 액티브 저항 어레이의 3100 부분을 확대한 도면이다.
도 9는 도 8에 도시된 액티브 저항 어레이를 보여주는 회로도이다.
도 10은 도 3에 도시된 액티브 저항 어레이의 다른 실시 예를 보여주는 레이아웃 구조도이다.
도 11은 도 10에 도시된 액티브 저항 어레이의 제 1 및 제 2 액티브 저항 체인의 (C) 부분을 확대한 도면이다.
도 12는 도 11에 도시된 제 1 액티브 저항 체인을 보여주는 레이아웃도이다.
도 13은 도 12에 도시된 제 1 액티브 저항 체인의 회로도이다.
도 14는 도 12에 도시된 제 1 액티브 저항 체인의 레이아웃도에서 A-B 사이의 수직 단면을 보여주는 단면도이다.
도 15는 도 12에 도시된 제 1 액티브 저항 체인의 변형 예를 보여주는 레이아웃도이다.
도 16은 본 발명의 일 실시 예에 따른 COP 구조의 반도체 메모리 장치를 보여주는 단면도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 반도체 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1100)와 메모리 컨트롤러(1200)는 데이터 입출력 라인(IOs), 제어 라인(CTRL), 전원 라인(VCC, VSS)을 통해 연결될 수 있다. 데이터 저장 장치(1000)는 메모리 컨트롤러(1200)의 제어를 통해 반도체 메모리 장치(1100)에 데이터를 저장할 수 있다.
반도체 메모리 장치(1100)는 메모리 셀 영역(memory cell area, 1110)과 주변 회로 영역(peripheral circuit area, 1120)을 포함한다. 메모리 셀 영역(1110)은 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀로 구성되고, 각각의 메모리 셀에는 하나 또는 그 이상의 데이터가 저장될 수 있다.
주변 회로 영역(1120)은 메모리 컨트롤러(1200)로부터 커맨드, 어드레스, 데이터를 입력받고, 내부 동작을 통해 메모리 셀 영역(1110)에 데이터를 저장할 수 있다. 또한, 주변 회로 영역(1120)은 메모리 셀 영역(1110)에 저장된 데이터를 읽고, 메모리 컨트롤러(1200)로 제공할 수 있다. 한편, 주변 회로 영역(1120)은 전원 라인(VCC, VSS)을 통해 외부 전원(external power)을 입력 받고, 읽기나 쓰기 등과 같은 내부 동작에 필요한 내부 전원(internal power)을 생성할 수 있다.
주변 회로 영역(1120)은 다양한 레벨의 내부 전원을 생성하기 위해 전압 분배기(voltage divider, 1152)를 포함한다. 전압 분배기(1152)는 액티브 저항 어레이(active resistor array)로 구성될 수 있다. 액티브 저항 어레이는 복수의 액티브 저항과 복수의 선택 트랜지스터로 구성될 수 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치(1100)는 액티브 저항 어레이의 레이아웃 구조가 일정한 패턴을 갖도록 함으로 칩 사이즈를 줄이고 회로 특성을 개선할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2에서는 예시적으로 플래시 메모리(1100A)가 도시되어 있다. 도 2를 참조하면, 플래시 메모리(1100A)는 메모리 셀 영역(1110)과 주변 회로 영역(1120)을 포함한다. 메모리 셀 영역(1110)은 메모리 셀 어레이(1110), 어드레스 디코더(1125), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록을 포함한다. 각각의 메모리 블록은 2차원 구조 또는 3차원 구조를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조 (또는 수직 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다.
어드레스 디코더(1125)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1125)는 전압 발생기(1150)로부터 셀 전압(Vcell)을 입력받고, 제어 로직(1160)의 제어에 의해 선택된 워드 라인으로 프로그램 전압 또는 읽기 전압을 제공할 수 있다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결될 수 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
입출력 회로(1140)는 내부적으로는 데이터 라인을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결될 수 있다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공할 수 있다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(VCC, VSS)을 입력받고 데이터를 읽거나 쓰는 데 필요한 메모리 셀 영역 전압(Vcell)과 주변 회로 영역(1120)의 동작을 위한 주변 회로 영역 전압(Vperi)을 생성할 수 있다. 메모리 셀 영역 전압(Vcell)은 어드레스 디코더(1125)로 제공되고, 주변 회로 영역 전압(Vperi)은 제어 로직(1160)으로 제공될 수 있다.
제어 로직(1160)은 메모리 컨트롤러(1200)로부터 제공되는 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100A)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
계속해서 도 2를 참조하면, 전압 발생기(1150)는 플래시 메모리(1100A)의 다양한 내부 전압을 정교하게 생성하기 위한 전압 분배기(1152)를 포함할 수 있다. 전압 분배기(1152)는 저항 소자로 구성되는 데, 공정 변화 산포(process variation distribution) 면에서 유리한 액티브 저항 어레이(active resistor array)를 통해 구현될 수 있다. 액티브 저항 어레이로 구현되는 전압 분배기(1152)의 내부 구성 및 레이아웃 구조는 아래에서 좀 더 자세하게 설명될 것이다.
플래시 메모리(1100A)의 주변 회로 영역(1120) 면적 중에서 약 30% 정도는 아날로그 회로가 차지할 수 있다. 액티브 저항 어레이는 아날로그 회로 전체 면적의 약 5% 정도를 차지할 수 있다. 플래시 메모리(1100A)가 3차원 구조로 구현되거나, 주변 회로 영역(1120) 위에 메모리 셀 어레이(1110)가 집적되는 COP(cell on peripheral) 구조로 고집적화 되는 상황에서, 액티브 저항 어레이의 면적을 줄이면 여러 가지 면에서 유리한 점이 많다. 본 발명의 반도체 메모리 장치(도 1 참조, 1100)는 일정한 패턴을 갖는 액티브 저항 어레이의 레이아웃 구조를 가짐으로, 반도체 메모리 장치의 칩 사이즈를 줄이고 회로 특성을 개선할 수 있다.
도 3은 도 1 및 도 2에 도시된 전압 분배기의 내부 구성을 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 전압 분배기(1152)는 액티브 저항 어레이(2100)와 복수의 디코더 블록(2210, 2220, 2230)을 포함한다. 액티브 저항 어레이(2100)는 메모리 컨트롤러(도 1 참조, 1200)로부터 전원(VCC, VSS)을 입력받고, 복수의 디코더 블록(2210, 2220, 2230)의 제어에 따라 내부 전압(LVTOP, LVBOT)을 생성할 수 있다. 각각의 내부 전압(LVTOP, LVBOT)은 다양한 레벨의 동작 전압을 가질 수 있다.
제 1 디코더 블록(2210)은 2개의 코드 신호를 통해 TOP 또는 BOT 중 어느 하나를 활성화할 수 있다. 제 2 디코더 블록(2220)은 4개의 코드 신호를 통해 A, B, C, D 중 어느 하나를 활성화할 수 있다. 제 3 디코더 블록(2230)은 4개의 코드 신호를 통해 S0, S1, S2, S3 중에서 어느 하나를 활성화할 수 있다. 제 1 내지 제 3 디코더 블록(2210)의 코드 신호는 내부적으로 생성될 수 있다. 도 3의 예에서는 각각 TOP, B, 그리고 S0가 활성화된 경우를 보여주고 있다.
도 4는 도 3에 도시된 액티브 저항 어레이를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 액티브 저항 어레이(2100)는 복수의 액티브 저항 체인(active resistor chain, 2110, 2120)으로 구성될 수 있다. 각각의 액티브 저항 체인은 복수의 액티브 저항(active resistor)과 복수의 선택 트랜지스터(select transistor)로 구성될 수 있다. 각각의 액티브 저항 체인은 전원 단자(VCC)와 접지 단자(VSS) 사이에 복수의 액티브 저항이 직렬로 연결될 수 있다. 각각의 액티브 저항에는 선택 트랜지스터가 연결될 수 있다.
액티브 저항 어레이(2100)는 다양한 레이아웃 구조를 가질 수 있다. 예를 들면, 제 1 액티브 저항 체인(2110)은 상위 부분(top part)과 하위 부분(bottom part)으로 구분될 수 있다. 제 1 액티브 저항 체인(2110)은 상위 부분과 하위 부분을 선택하기 위한 선택 트랜지스터를 포함할 수 있다. 상위 부분은 TOP 신호에 의해 선택되고, 하위 부분은 BOT 신호에 의해 선택될 수 있다. 분배 전압(divide voltage)은 상위 부분이 선택되면 LVTOP 단자로 제공되고, 하위 부분이 선택되면 LVBOT 단자로 제공될 수 있다.
한편, 제 1 액티브 저항 체인(2110)은 좌측 부분(left part)와 우측 부분(right part)으로 구분될 수 있다. 제 1 액티브 저항 체인(2110)은 좌측 부분과 우측 부분을 선택하기 위한 선택 트랜지스터를 포함할 수 있다. 좌측 부분은 B 신호에 의해 선택되고, 우측 부분은 D 신호에 의해 선택될 수 있다. 제 2 액티브 저항 체인(2120)은 각각 A 신호와 C 신호에 의해 좌측 부분과 우측 부분이 선택될 수 있다.
분배 전압(divide voltage)은 TOP 신호와 B 신호가 활성화된 경우에는 a 방향으로 제공되고, TOP 신호와 D 신호가 활성화된 경우에는 b 방향으로 제공되고, BOT 신호와 B 신호가 활성화된 경우에는 c 방향으로 제공되며, BOT 신호와 D 신호가 활성화된 경우에는 d 방향으로 제공될 수 있다.
도 5는 도 4에 도시된 제 1 액티브 저항 체인의 내부 구성 및 연결 관계를 자세하게 보여주는 회로도이다. 도 5를 참조하면, 제 1 액티브 저항 체인(2110)의 일부분(2111)은 제 1 내지 제 4 액티브 저항(R1-R4)이 직렬로 연결되어 있다. 제 1 액티브 저항(R1)은 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결되고, 제 2 액티브 저항(R2)은 제 2 노드(N2)와 제 3 노드(N3) 사이에 연결되고, 제 3 액티브 저항(R3)은 제 3 노드(N3)와 제 4 노드(N4) 사이에 연결되고, 제 4 액티브 저항(R4)은 제 4 노드(N4)에 연결된다.
한편, 제 1 액티브 저항 체인(2110)의 일부분(2111)은 제 1 내지 제 4 액티브 저항(R1-R4)을 선택하기 위한 복수의 선택 트랜지스터를 포함할 수 있다. 제 1 선택 트랜지스터(TR1)는 a 노드(Na)와 제 1 노드(N1) 사이에 연결되고 제 1 게이트 (G1)를 통해 S0 신호를 입력받을 수 있다. 제 2 선택 트랜지스터(TR2)는 b 노드(Nb)와 제 2 노드(N2) 사이에 연결되고 제 2 게이트(G2)를 통해 S0 신호를 입력받을 수 있다. 제 3 선택 트랜지스터(TR3)는 a 노드(Na)와 제 3 노드(N3) 사이에 연결되고 제 3 게이트(G3)를 통해 S1 신호를 입력받을 수 있다. 제 4 선택 트랜지스터(TR4)는 b 노드(Nb)와 제 4 노드(N4) 사이에 연결되고 제 4 게이트(G4)를 통해 S1 신호를 입력받을 수 있다. TOP 신호와 B 신호가 활성화된 상태에서, S0 신호가 활성화되면, 제 1 노드(N1)의 분배 전압은 a 노드(Na)를 통해 LVTOP 단자로 제공될 수 있다.
도 6은 도 3 내지 도 5에 도시된 제 1 액티브 저항 체인의 동작을 예시적으로 설명하기 위한 타이밍도이다. 도 6을 참조하면, 제 1 액티브 저항 체인(도 4 참조, 2110)에 T0-T1 구간에서 TOP, B, S0 신호가 입력된다. 그리고 T2-T3 구간에서 TOP, D, S1 신호가 입력된다. T0-T1 구간에서는 도 5에서 설명한 바와 같이 제 1 노드(N1)의 분배 전압(V_N1)이 a 노드(Na)를 통해 LVTOP 단자로 제공된다. T2-T3 구간에서는 제 4 노드(N4)의 분배 전압(V_N4)이 b 노드(Nb)를 통해 LVTOP 단자로 제공된다.
도 7은 도 3에 도시된 액티브 저항 어레이의 레이아웃을 예시적으로 보여주는 구조도이다. 도 8은 도 7에 도시된 액티브 저항 어레이의 3100 부분을 확대한 도면이다. 도 8을 참조하면, 액티브 저항 어레이(3100)는 액티브 저항 영역(A), 선택 트랜지스터 영역(B), 그리고 신호 라인 영역(C)으로 구성될 수 있다.
액티브 저항 영역(A)에는 제 1 방향 (또는 Y 방향)으로 제 1 내지 제 4 액티브 저항(R1-R4)이 배치되어 있다. 제 1 및 제 2 액티브 저항(R1, R2)는 금속 콘택과 금속 배선을 통해 연결될 수 있다. 마찬가지로, 제 2 및 제 3 액티브 저항(R2, R3)과 제 3 및 제 4 액티브 저항(R3, R4)도 체인처럼 연결될 수 있다.
선택 트랜지스터 영역(B)은 액티브 저항 영역(A)의 양쪽에 제 2 방향 (또는 X 방향)으로 배치될 수 있다. 도 8을 참조하면, 제 2 액티브 저항(R2)의 우측 방향으로는 제 1 선택 트랜지스터(TR1)가 배치되고 좌측 방향으로는 제 2 선택 트랜지스터(TR2)가 배치될 수 있다. 그리고 제 4 액티브 저항(R4)의 우측 방향으로는 제 3 선택 트랜지스터(TR3)가 배치되고 좌측 방향으로는 제 4 선택 트랜지스터(TR4)가 배치될 수 있다.
신호 라인 영역(C)은 선택 트랜지스터 영역(B) 다음에 배치될 수 있다. 신호 라인 영역(C)에는 복수의 신호 라인(S1-S7)이 있고, 각각의 신호 라인은 선택 트랜지스터의 게이트와 연결될 수 있다. 예를 들면, 제 1 신호 라인(S1)은 제 1 선택 트랜지스터(TR1)의 게이트(G1)와 연결되고, 제 2 신호 라인(S2)은 제 3 선택 트랜지스터(TR3)의 게이트(G3)와 연결될 수 있다.
도 9는 도 8에 도시된 액티브 저항 어레이를 보여주는 회로도이다. 도 9를 참조하면, 액티브 저항 어레이(3100)는 제 1 내지 제 4 액티브 저항(R1-R4)이 직렬로 연결되어 있다. 제 1 액티브 저항(R1)은 제 1 노드(N1)에 연결되고, 제 2 액티브 저항(R2)은 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결되고, 제 3 액티브 저항브 저항(R3)은 제 2 노드(N2)와 제 3 노드(N3) 사이에 연결되고, 제 4 액티브 저항(R4)은 제 3 노드(N3)와 제 4 노드(N4) 사이에 연결된다.
제 1 선택 트랜지스터(TR1)는 b 노드(Nb)와 제 1 노드(N1) 사이에 연결되고 제 1 게이트(G1)를 통해 S1 신호를 입력받을 수 있다. 제 2 선택 트랜지스터(TR2)는 a 노드(Na)와 제 2 노드(N2) 사이에 연결되고 제 2 게이트(G2)를 통해 S1 신호를 입력받을 수 있다. 제 3 선택 트랜지스터(TR3)는 b 노드(Nb)와 제 3 노드(N3) 사이에 연결되고 제 3 게이트(G3)를 통해 S2 신호를 입력받을 수 있다. 제 4 선택 트랜지스터(TR4)는 a 노드(Na)와 제 4 노드(N4) 사이에 연결되고 제 4 게이트(G4)를 통해 S2 신호를 입력받을 수 있다. TOP 신호와 D 신호가 활성화된 상태(도 4 참조)에서, S1 신호가 활성화되면, 제 1 노드(N1)의 분배 전압은 b 노드(Nb)를 통해 LVTOP 단자로 제공될 수 있다.
도 7에 도시된 액티브 저항 어레이(3000)는 액티브 저항 영역(A), 선택 트랜지스터 영역(B), 그리고 신호 라인 영역(C)이 일정한 패턴을 갖고 규칙적으로 배열되어 있다. 도 7에 도시된 액티브 저항 어레이를 갖는 반도체 메모리 장치(3000)는 복수의 액티브 저항 영역(A)이 선택 트랜지스터 영역(B)과 신호 라인 영역(C)을 사이에 두고 규칙적으로 배열되어 있기 때문에 레이아웃 패턴의 균일성을 확보할 수 있고, 패턴 반복으로 인해 레이아웃 설계가 용이하고, 주변 회로 영역의 면적을 줄일 수 있다.
도 10은 도 3에 도시된 액티브 저항 어레이의 다른 실시 예를 보여주는 레이아웃 구조도이다. 도 10를 참조하면, 액티브 저항 어레이(4000)는 복수의 액티브 저항 체인(4100, 4200, ..., 4800)으로 구성될 수 있다. 복수의 액티브 저항 체인은 동일한 레이아웃 패턴이 반복될 수 있다. 제 1 액티브 저항 체인(4100)은 전원 전압(VCC)과 접지 전압(VSS) 사이에 복수의 액티브 저항이 직렬로 연결되고, 각각의 액티브 저항에는 선택 트랜지스터가 연결될 수 있다.
도 11은 도 10에 도시된 액티브 저항 어레이의 제 1 및 제 2 액티브 저항 체인의 (C) 부분을 확대한 도면이다. 도 11을 참조하면, 액티브 저항 어레이(4000)는 제 1 및 제 2 액티브 저항 체인(4100, 4200)을 포함한다. 제 1 액티브 저항 체인(4100)은 제 1 내지 제 4 액티브 저항(R1-R4)과 제 1 내지 제 4 선택 트랜지스터(TR1-TR4)가 연결될 수 있다. 마찬가지로, 제 2 액티브 저항 체인(4200)은 제 5 내지 제 8 액티브 저항(R5-R8)과 제 5 내지 제 8 선택 트랜지스터(TR5-TR8)가 각각 연결될 수 있다.
제 1 및 제 2 액티브 저항 체인(4100, 4200)은 액티브 저항 영역(A1, A2)과 선택 트랜지스터 영역(B1, B2, B3)을 포함한다. 액티브 저항 영역(A1, A2)과 선택 트랜지스터 영역(B1, B2, B3)은 제 1 방향 (또는 X 방향)으로 반복적인 레이아웃 패턴으로 배치될 수 있다.
제 1 액티브 저항 영역(A1)은 제 1 내지 제 4 액티브 저항(R1-R4)이 제 2 방향 (또는 Y 방향)으로 체인처럼 연결될 수 있다. 제 1 선택 트래지스터 영역(B1)에는, 제 2 액티브 저항(R2)에 연결되는 제 1 선택트랜지스터(TR1)와 제 4 액티브 저항(R4)에 연결되는 제 3 선택 트랜지스터(TR3)가 위치할 수 있다. 제 2 선택 트랜지스터 영역(B2)에는, 제 2 액티브 저항(R2)에 연결되는 제 2 선택트랜지스터(TR2)와 제 4 액티브 저항(R4)에 연결되는 제 4 선택 트랜지스터(TR4)가 위치할 수 있다.
제 2 액티브 저항 영역(A2)은 제 5 내지 제 8 액티브 저항(R5-R8)이 Y 방향으로 연결될 수 있다. 제 2 선택 트래지스터 영역(B2)에는, 제 6 액티브 저항(R6)에 연결되는 제 5 선택트랜지스터(TR5)와 제 8 액티브 저항(R8)에 연결되는 제 7 선택 트랜지스터(TR7)가 위치할 수 있다. 제 3 선택 트랜지스터 영역(B3)에는, 제 6 액티브 저항(R6)에 연결되는 제 6 선택 트랜지스터(TR6)와 제 8 액티브 저항(R8)에 연결되는 제 8 선택 트랜지스터(TR8)가 위치할 수 있다.
제 1 게이트 레이어(G1)는 제 1 선택 트랜지스터 영역(B1)의 제 1 선택 트랜지스터(TR1) 및 제 2 선택 트랜지스터 영역(B2)의 제 5 선택 트랜지스터(TR5)의 게이트에 연결될 수 있다. 제 2 게이트 레이어(G2)는 제 2 선택 트랜지스터 영역(B2)의 제 2 선택 트랜지스터(TR2) 및 제 3 선택 트랜지스터 영역(B3)의 제 6 선택 트랜지스터(TR6)의 게이트에 연결될 수 있다. 제 3 게이트 레이어(G3)는 제 1 선택 트랜지스터 영역(B1)의 제 3 선택 트랜지스터(TR3) 및 제 2 선택 트랜지스터 영역(B2)의 제 7 선택 트랜지스터(TR7)의 게이트에 연결될 수 있다. 제 4 게이트 레이어(G4)는 제 2 선택 트랜지스터 영역(B2)의 제 4 선택 트랜지스터(TR4) 및 제 3 선택 트랜지스터 영역(B3)의 제 8 선택 트랜지스터(TR8)의 게이트에 연결될 수 있다.
도 12는 도 11에 도시된 제 1 액티브 저항 체인을 보여주는 레이아웃도이다. 도 13은 도 12에 도시된 제 1 액티브 저항 체인의 회로도이다. 도 12 및 도 13을 참조하면, 제 1 액티브 저항 체인(4100)은 제 1 내지 제 4 액티브 저항(R1-R4)이 하부 금속 배선(LM0)을 통해 체인 형태로 연결될 수 있다. 제 1 액티브 저항(R1)은 제 1 노드(N1)에 연결되고, 제 2 액티브 저항(R2)은 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결되고, 제 3 액티브 저항(R3)은 제 2 노드(N2)와 제 3 노드(N3) 사이에 연결되고, 제 4 액티브 저항(R4)은 제 3 노드(N3)와 제 4 노드(N4) 사이에 연결될 수 있다.
제 1 선택 트랜지스터(TR1)는 b 노드(Nb)와 제 2 노드(N2) 사이에 하부 금속 배선(LM0)을 통해 연결되고, 제 1 게이트 레이어(G1)를 통해 신호를 입력받을 수 있다. 제 2 선택 트랜지스터(TR2)는 a 노드(Na)와 제 1 노드(N1) 사이에 연결되고, 제 2 게이트 레이어(G2)를 통해 신호를 입력받을 수 있다. 제 3 선택 트랜지스터(TR3)는 b 노드(Nb)와 제 4 노드(N4) 사이에 연결되고, 제 3 게이트 레이어(G3)를 통해 신호를 입력받을 수 있다. 제 4 선택 트랜지스터(TR4)는 a 노드(Na)와 제 3 노드(N3) 사이에 연결되고 제 4 게이트 레이어(G4)를 통해 신호를 입력받을 수 있다. TOP 신호와 B 신호가 활성화된 상태(도 4 참조)에서, 제 2 게이트 레이어(G2)가 활성화되면, 제 1 노드(N1)의 분배 전압은 a 노드(Na)를 통해 LVTOP 단자로 제공될 수 있다.
도 14는 도 12에 도시된 제 1 액티브 저항 체인의 레이아웃도에서 A-B 사이의 수직 단면을 보여주는 단면도이다. 도 14를 참조하면, 제 1 액티브 저항 체인(4100)은 반도체 기판(P-well)에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립함으로써 소자 분리막을 형성하는 STI(shallow trench isolation) 공정을 이용할 수 있다.
액티브 저항 어레이를 반도체 공정으로 구현할 때, 반도체 기판 상에는 순차적으로 하부 금속 배선(LM0), 중간 금속 배선(LM1), 그리고 상부 금속 배선(LM2)이 형성될 수 있다. 도 14에서는 제 1 액티브 저항 체인(4100)에 하부 금속 배선(LM0)이 형성된 예를 보여주고 있다. 제 1 액티브 저항 체인(4100)은 하부 금속 콘택(LMC1)을 통해, 제 1 내지 제 3 액티브 저항(R1, R2, R3)을 하부 금속 배선(LM0)에 전기적으로 연결할 수 있다. 즉 제 1 내지 제 3 액티브 저항(R1, R2, R3)은 하부 금속 콘택(LMC1)과 하부 금속 배선(LM0)을 통해 액티브 저항 체인을 형성할 수 있다.
도 12 및 도 14를 참조하면, 제 1 소자 분리막(STI_1)은 제 1 및 제 2 액티브 저항(R1, R2) 사이에 형성되고, 제 2 소자 분리막(STI_2)은 제 2 및 제 3 액티브 저항(R2, R3) 사이에 형성된다. 제 1 게이트 레이어(G1)는 제 1 선택 트랜지스터(TR1)의 게이트에 연결되고, 제 1 소자 분리막(STI_1) 위를 지나고, 제 1 및 제 2 액티브 저항(R1, R2)을 연결하는 하부 금속 배선(LM0) 아래를 지나고, 제 5 선택 트랜지스터(TR5)의 게이트에 연결되고, 제 5 및 제 6 액티브 저항(R5, R6) 사이의 소자 분리막 위를 지나간다(도10 참조).
제 2 게이트 레이어(G2)는 제 2 소자 분리막(STI_2) 위를 지나고, 제 2 및 제 3 액티브 저항(R2, R3)를 연결하는 하부 금속 배선(LM0) 아래를 지나고, 제 2 선택 트랜지스터(TR2)의 게이트에 연결된다. 제 2 게이트 레이어(G2)는 제 6 및 제 7 액티브 저항(R6, R7) 사이의 소자 분리막(STI) 위와 제 6 및 제 7 액티브 저항(R6, R7)을 연결하는 하부 금속 배선(LM0) 아래를 지나 제 6 선택 트랜지스터(TR6)의 게이트에 연결된다(도10 참조).
도 15는 도 12에 도시된 제 1 액티브 저항 체인의 변형 예를 보여주는 레이아웃도이다. 도 15를 참조하면, 제 1 액티브 저항 체인(4100A)은 제 1 내지 제 3 액티브 저항(R1-R3)이 하부 금속 배선(LM0)을 통해 체인 형태로 연결될 수 있다. 제 1 선택 트랜지스터(TR1)는 하부 금속 배선(LM0)을 통해 제 1 액티브 저항(R1)에 연결되고, 제 1 게이트 레이어(G1)를 통해 신호를 입력받을 수 있다. 제 2 선택 트랜지스터(TR2)는 하부 금속 배선(LM0)을 통해 제 2 액티브 저항(R2)에 연결되고, 제 1 게이트 레이어(G1)를 통해 신호를 입력받을 수 있다.
소자 분리막(STI)은 제 1 및 제 2 액티브 저항(R1, R2) 사이에 형성될 수 있다. 제 1 게이트 레이어(G1)는 제 1 선택 트랜지스터(TR1)의 게이트에 연결되고, 소자 분리막(STI) 위 및 제 1 및 제 2 액티브 저항(R1, R2)를 연결하는 하부 금속 배선(LM0) 아래를 지나고, 제 2 선택 트랜지스터(TR2)의 게이트에 연결될 수 있다.
위에서 설명한 바와 같이, 도 10에 도시된 액티브 저항 어레이(4000)는 복수의 액티브 저항 체인에 있는 선택 트랜지스터(예를 들면, 도 11의 TR1과 TR5)의 게이트를 하나의 게이트 레이어(예를 들면, 도 11의 G1)를 통해 연결할 수 있다. 도 10에 도시된 액티브 저항 어레이를 갖는 반도체 메모리 장치는 다른 액티브 저항 체인에 있는 선택 트랜지스터의 게이트를 하나의 게이트 레이어로 연결함으로 게이트 제어 신호를 제공하기 위한 별도의 신호 라인을 필요로 하지 않는다. 도 10에 도시된 액티브 저항 어레이를 갖는 반도체 메모리 장치는 선택 트랜지스터의 게이트 제어 신호를 위한 별도의 LM0 배선 공간을 필요로 하지 않기 때문에 칩 사이즈를 줄일 수 있다.
도 10에 도시된 액티브 저항 어레이를 갖는 반도체 메모리 장치는 복수의 액티브 저항 체인이 균일한 간격으로 배치될 수 있기 때문에 레이아웃 패턴의 균일성을 확보할 수 있다. 본 발명은 레이아웃 패턴의 균일성을 확보할 수 있기 때문에, 공정 변화(process variation) 감소로 인해 액티브 저항 산포(active resistance distribution)를 개선할 수 있다. 또한, 도 10에 도시된 액티브 저항 어레이를 갖는 반도체 메모리 장치는 액티브 저항 체인들 사이의 거리를 줄일 수 있기 때문에 전체 액티브 저항 체인의 DNL(Differential Non-Linearity) 회로 특성을 개선할 수 있다.
본 발명의 액티브 저항 어레이를 갖는 반도체 메모리 장치는 COP 구조의 반도체 메모리 장치에도 적용될 수 있다. 도 16은 본 발명의 일 실시 예에 따른 COP 구조의 반도체 메모리 장치를 보여주는 단면도이다. 도 16을 참조하면, 반도체 메모리 장치(5000)는 주변 회로 영역(5100) 상에 메모리 셀 영역(5200)이 적층된 COP(Cell on Peripheral) 구조를 가질 수 있다. 주변 회로 영역(5100)의 적어도 일부와 메모리 셀 영역(5200)의 적어도 일부는 상하 오버랩될 수 있다.
주변 회로 영역(5100)은 하부 기판(5110) 상에 배치된 하나 이상의 주변 트랜지스터(5112), 주변 트랜지스터(5112)와 전기적으로 연결된 주변 회로 영역 배선(5120), 그리고 주변 회로 영역 배선(5120)과 주변 트랜지스터(5112)를 덮는 하부 절연막(5130)을 포함할 수 있다. 한편, 주변 회로 영역(5100)은 앞에서 설명한 액티브 저항 어레이를 포함할 수 있다. 액티브 저항 어레이는 액티브 저항 영역과 선택 트랜지스터 영역을 포함할 수 있다. 액티브 저항 영역은 하부 기판(5110)의 주변 트랜지스터(5112) 사이에 형성되고, 선택 트랜지스터 영역은 주변 트랜지스터(5112)로 형성될 수 있다.
메모리 셀 영역(5200)은 상부 기판(5210), 상부 기판(5210) 상에 배치된 셀 어레이(5240), 그리고 셀 어레이(5240)를 덮는 상부 절연막(5230)을 포함할 수 있다. 메모리 셀 영역(5200)은 셀 어레이(5240)와 주변 회로 영역 배선(5120)을 전기적으로 연결하는 연결 회로 배선(5220)을 더 포함할 수 있다. 셀 어레이(5240)는 셀 어레이(5240)를 연결 회로 배선(5220)에 전기적으로 연결하는 금속 콘택(5260)을 포함할 수 있다.
주변 회로 영역(5100)에 있어서, 하부 기판(5110)은 가령 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 주변 회로 영역 배선(5120)은 일례로서 하부 기판(5110) 상에 순차 적층된 하부 금속 배선(LM0), 중간 금속 배선(LM1), 그리고 상부 금속 배선(LM2)을 포함할 수 있다. 주변 회로 영역 배선(5120)은 주변 트랜지스터(5112)를 하부 금속 배선(LM0)에 전기적으로 연결하는 하부 금속 콘택(LMC1), 하부 금속 배선(LM0)을 중간 금속 배선(LM1)에 전기적으로 연결하는 중간 금속 콘택(LMC2), 그리고 중간 금속 배선(LM1)을 상부 금속 배선(LM2)에 전기적으로 연결하는 상부 금속 콘택(LMC3)을 더 포함할 수 있다.
메모리 셀 영역(5200)에 있어서, 셀 어레이(5240)는 웰 구조를 갖는 상부 기판(5210) 상에 복수의 셀이 수직 적층된 3차원 구조를 가질 수 있다. 금속 콘택(5260)은 셀 어레이(5240)의 복수개의 셀과 상부 기판(5210)을 연결 회로 배선(5220)에 전기적으로 연결할 수 있다.
연결 회로 배선(5220)은 주변 회로 영역 배선(5120)과 전기적으로 연결될 수 있다. 연결 회로 배선(5220)은 셀 어레이(5240) 상에 순차 적층된 하부 금속 배선(M0), 중간 금속 배선(M1), 그리고 상부 금속 배선(M2)을 포함할 수 있다. 연결 회로 배선(5220)은 주변 회로 영역 배선(5120)을 연결 회로 배선(5220)에 전기적으로 연결하는 연결 금속 콘택(MC0), 연결 금속 콘택(MC0)과 하부 금속 배선(M0)을 전기적으로 연결하는 하부 금속 콘택(MC1), 하부 금속 배선(M0)을 중간 금속 배선(M1)에 전기적으로 연결하는 중간 금속 콘택(MC2), 중간 금속 배선(M1)을 상부 금속 배선(M2)에 전기적으로 연결하는 상부 금속 콘택으로서 비아(VA)를 더 포함할 수 있다. 하부 금속 콘택(MC1)은 셀 어레이(5240)를 중간 금속 배선(M0)에 연결할 수 있다. 중간 금속 배선(M1)은 셀 어레이(5240)의 수직 채널과 전기적으로 연결된 비트 라인(BL)을 포함할 수 있다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 반도체 메모리 장치의 액티브 저항 어레이에 있어서,
    제 1 액티브 저항 영역에 형성되는 제 1 액티브 저항;
    상기 제 1 액티브 저항 영역에 형성되고, 분리 소자막을 사이에 두고 상기 제 1 액티브 저항과 나란히 배치되는 제 2 액티브 저항;
    제 2 액티브 저항 영역에 형성되는 제 3 액티브 저항;
    제 1 선택 트랜지스터 영역에 형성되고, 상기 제 2 액티브 저항에 연결되는 제 1 선택 트랜지스터; 및
    제 2 선택 트랜지스터 영역에 형성되고, 상기 제 3 액티브 저항에 연결되는 제 2 선택 트랜지스터를 포함하되,
    상기 제 1 및 제 2 선택 트랜지스터는 동일한 게이트 레이어로 연결되고,
    상기 제 1 및 제 2 선택 트랜지스터의 게이트 레이어는 상기 분리 소자막 위로 형성되는 액티브 저항 어레이.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 액티브 저항은 하부 금속 콘택(LMC1)과 하부 금속 배선(LM0)을 통해 연결되고,
    상기 제 1 및 제 2 선택 트랜지스터의 게이트 레이어는 상기 분리 소자막(이하, 제 1 분리 소자막이라 함) 위와 상기 하부 금속 배선(LM0) 아래 사이로 지나가는 액티브 저항 어레이.
  3. 제 1 항에 있어서,
    상기 제 2 액티브 저항 영역에 형성되고, 제 2 분리 소자막을 사이에 두고 상기 제 3 액티브 저항과 나란히 배치되는 제 4 액티브 저항을 더 포함하되,
    상기 제 1 및 제 2 선택 트랜지스터의 게이트 레이어는 상기 제 2 분리 소자막 위로 형성되는 액티브 저항 어레이.
  4. 제 3 항에 있어서,
    상기 제 3 및 제 4 액티브 저항은 하부 금속 콘택(LMC1)과 하부 금속 배선(LM0)을 통해 연결되고,
    상기 제 1 및 제 2 선택 트랜지스터의 게이트 레이어는 상기 제 2 분리 소자막 위와 상기 하부 금속 배선(LM0) 아래 사이로 지나가는 액티브 저항 어레이.
  5. 제 1 항에 있어서,
    상기 액티브 저항 어레이는 상기 반도체 메모리 장치의 주변 회로 영역에 위치하고,
    상기 반도체 메모리 장치의 내부 전원을 생성하기 위한 전압 분회 회로인 액티브 저항 어레이.
  6. 반도체 메모리 장치의 액티브 저항 어레이에 있어서,
    액티브 저항이 분리 소자막을 사이에 두고 제 1 방향으로 배치되는 제 1 액티브 저항 영역;
    액티브 저항이 분리 소자막을 사이에 두고 상기 제 1 방향으로 배치되는 제 2 액티브 저항 영역; 및
    상기 제 1 및 제 2 액티브 저항 영역 사이에 형성되는 선택 트랜지스터 영역을 포함하되,
    상기 선택 트랜지스터 영역은, 상기 제 1 액티브 저항 영역의 액티브 저항에 연결되는 선택 트랜지스터와 상기 제 2 액티브 저항 영역의 액티브 저항에 연결되는 선택 트랜지스터가 상기 제 1 방향으로 번갈아 가며 교대로 배치되고,
    상기 선택 트랜지스터 영역에 있는 선택 트랜지스터의 게이트 레이어는 상기 제 1 방향과 수직 방향인 제 2 방향으로 상기 제 1 및 상기 제 2 액티브 저항 영역에 형성된 분리 소자막 위로 지나가는 액티브 저항 어레이.
  7. 제 6 항에 있어서,
    상기 제 1 액티브 저항 영역은 제 1 및 제 2 액티브 저항이 제 1 분리 소자막을 사이에 두고 상기 제 1 방향으로 형성되고,
    상기 제 2 액티브 저항 영역은 제 3 및 제 4 액티브 저항이 제 2 분리 소자막을 사이에 두고 상기 제 1 방향으로 형성되고,
    상기 선택 트랜지스터 영역은,
    상기 제 2 액티브 저항에 연결되는 제 1 선택 트랜지스터; 및
    상기 제 4 액티브 저항에 연결되는 제 2 선택 트랜지스터가 포함되고,
    상기 제 2 선택 트랜지스터의 게이트 레이어는 상기 제 2 방향으로 상기 제 1 및 제 2 분리 소자막 위로 형성되는 액티브 저항 어레이.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 액티브 저항은 하부 금속 콘택(LMC1)과 하부 금속 배선(LM0)을 통해 연결되고,
    상기 제 2 선택 트랜지스터의 게이트 레이어는 상기 제 1 및 제 2 분리 소자막 위와 상기 하부 금속 배선(LM0) 아래 사이로 지나가는 액티브 저항 어레이.
  9. 제 8 항에 있어서,
    상기 제 1 액티브 저항 영역은 제 3 분리 소자막을 사이에 두고 상기 제 2 액티브 저항과 나란히 배치되는 제 5 액티브 저항을 포함하고,
    상기 제 2 및 제 5 액티브 저항은 하부 금속 콘택(LMC1)과 하부 금속 배선(LM0)을 통해 연결되고,
    상기 제 1 선택 트랜지스터의 게이트 레이어는 상기 제 3 분리 소자막 위와 상기 하부 금속 배선(LM0) 아래 사이로 지나가는 액티브 저항 어레이.
  10. 제 9 항에 있어서,
    상기 제 2 액티브 저항 영역은 제 4 분리 소자막을 사이에 두고 상기 제 4 액티브 저항과 나란히 배치되는 제 6 액티브 저항을 포함하고,
    상기 제 4 및 제 6 액티브 저항은 하부 금속 콘택(LMC1)과 하부 금속 배선(LM0)을 통해 연결되고,
    상기 제 1 선택 트랜지스터의 게이트 레이어는 상기 제 3 및 제 4 분리 소자막 위와 상기 하부 금속 배선(LM0) 아래 사이로 지나가는 액티브 저항 어레이.
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