CN116916649A - 半导体存储装置的有源电阻器阵列 - Google Patents

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Abstract

提供了一种半导体存储装置的有源电阻器阵列，所述有源电阻器阵列包括：第一有源电阻器，在第一有源电阻器区中；第二有源电阻器，在第一有源电阻器区中并且与第一有源电阻器平行布置，隔离元件层置于第一有源电阻器与第二有源电阻器之间；第三有源电阻器，形成在第二有源电阻器区中；第一选择晶体管，形成在第一选择晶体管区中并且连接到第二有源电阻器；以及第二选择晶体管，形成在第二选择晶体管区中并且连接到第三有源电阻器。第一选择晶体管和第二选择晶体管连接到同一栅极层。第一选择晶体管和第二选择晶体管的栅极层位于隔离元件层上。由于示例实施例可以帮助确保布局图案的均匀性，因此由于工艺变化的减少而可以改善有源电阻的分布。

Description

半导体存储装置的有源电阻器阵列
本申请要求于2022年4月12日在韩国知识产权局提交的第10-2022-0045377号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
各种示例实施例涉及一种半导体存储装置，并且更具体地，涉及一种半导体存储装置的有源电阻器阵列和/或其布局结构。
背景技术
半导体存储装置可以大致分为易失性半导体存储装置和非易失性半导体存储装置。易失性半导体存储装置具有高的读取/写入速度。然而，易失性半导体存储装置的缺点在于，当电力供应被切断时，所存储的数据被擦除。另一方面，在非易失性半导体存储装置中，即使电力供应中断也可以保持数据。因此，使用非易失性半导体存储装置来储存要保持的数据，而不管电力是否被供应。半导体存储装置被广泛用于诸如计算机和/或智能电话的驱动电子装置和/或存储电子装置。在半导体存储装置中，正在开发用于减小芯片尺寸以实现高容量和/或高集成度的技术。
半导体存储装置可以被划分为存储器单元区和外围电路区。外围电路区可以允许通过内部操作将数据存储在存储器单元区中。外围电路区可以生成用于将数据存储在存储器单元区中的各种内部电压。外围电路区可以包括分压器以生成各种电平的内部电力。半导体存储装置可以将分压器实现为有源电阻器阵列。
发明内容
分压器中使用的有源电阻器阵列可以用模拟电路来实现。通常，在半导体存储装置的外围电路区域中的模拟电路所占据的区域可以近似为30％。在外围电路面积的模拟电路区域中，用于分压器的有源电阻器阵列的区域约为5％。由于在分压器中使用的有源电阻器阵列被配置有有源电阻器元件和选择晶体管的重复的布局图案，因此可以通过改变布局结构来减小整体芯片的尺寸面积。
各种示例实施例提供一种半导体存储装置的有源电阻器阵列，所述有源电阻器阵列包括：第一有源电阻器，在第一有源电阻器区中；第二有源电阻器，在第一有源电阻器区中并且与第一有源电阻器平行布置，并且隔离元件层置于第二有源电阻器与第一有源电阻器之间；第三有源电阻器，在第二有源电阻器区中；第一选择晶体管，在第一选择晶体管区中并且连接到第二有源电阻器；以及第二选择晶体管，在第二选择晶体管区中并且连接到第三有源电阻器。第一选择晶体管和第二选择晶体管连接到同一栅极层。第一选择晶体管和第二选择晶体管的栅极层位于隔离元件层上。
可选地或附加地，根据各种示例实施例，半导体存储装置的有源电阻器阵列包括：第一有源电阻器区，在第一有源电阻器区中，第一多个有源电阻器在第一方向上布置，隔离元件层在第一多个有源电阻器之间；第二有源电阻器区，在第二有源电阻器区中，第二多个有源电阻器在第一方向上布置，隔离元件层在第二多个有源电阻器之间；以及选择晶体管区，在第一有源电阻器区与第二有源电阻器区之间。在选择晶体管区中，连接到第一有源电阻器区的有源电阻器的选择晶体管和连接到第二有源电阻器区的有源电阻器的选择晶体管在第一方向上交替地布置。选择晶体管区中的选择晶体管的栅极层在第一有源电阻器区和第二有源电阻器区中在垂直于第一方向的第二方向上在隔离元件层上方通过。
可选地或附加地，根据各种示例实施例，半导体存储装置的有源电阻器阵列包括：第一有源电阻器，位于半导体基底上；第二有源电阻器，与第一有源电阻器平行，并且隔离元件层在第二有源电阻器与第一有源电阻器之间；以及晶体管的栅极层，被构造为选择第一有源电阻器或第二有源电阻器，栅极层位于隔离元件层上。
附图说明
通过参照附图详细描述本公开的各种示例实施例，本公开的以上和其他目的和特征将变得明显。
图1是示出根据各种示例实施例的数据存储装置的框图。
图2是示出图1中所示的半导体存储装置的框图。
图3是示出图1和图2中所示的分压器的内部构造的框图。
图4是示出图3中所示的有源电阻器阵列的电路图。
图5是详细示出图4中所示的第一有源电阻器链的内部构造和连接关系的电路图。
图6是用于解释图3至图5中所示的第一有源电阻器链的操作的时序图。
图7是示出图3中所示的有源电阻器阵列的布局的结构图。
图8是图7中所示的有源电阻器阵列的部分3100的放大图。
图9是示出图8中所示的有源电阻器阵列的电路图。
图10是示出图3中所示的有源电阻器阵列的各种示例实施例的布局结构图。
图11是图10中所示的有源电阻器阵列的第一有源电阻器链和第二有源电阻器链的部分(C)的放大图。
图12是示出图11中所示的第一有源电阻器链的布局图。
图13是图12中所示的第一有源电阻器链的电路图。
图14是示出图12中所示的第一有源电阻器链的布局图中的A-B之间的竖直剖面的剖视图。
图15是示出图12中所示的第一有源电阻器链的修改示例的布局图。
图16是示出根据各种示例实施例的具有外围上单元(COP)结构的半导体存储装置的剖视图。
具体实施方式
在下文中，将参照附图描述各种示例实施例。在以下描述中，即使同样的元件示出在不同的附图中，同样的元件将由相同的附图标记表示。此外，在以下描述中，例如当可能使示例实施例的主题相当不清楚时，将省略对在此包括的已知功能和构造的详细描述。
图1是示出根据各种示例实施例的数据存储装置的框图。参照图1，数据存储装置1000包括半导体存储装置1100和存储器控制器1200。半导体存储装置1100和存储器控制器1200可以通过数据输入/输出线IOs、控制线CTRL、电力线VCC和接地线VSS连接。数据存储装置1000可以在存储器控制器1200的控制下将数据存储在半导体存储装置1100中。
半导体存储装置1100包括存储器单元区1110和外围电路区1120。存储器单元区1110包括存储器单元阵列。存储器单元阵列由多个存储器单元组成，并且一个或更多个数据可以存储于每个存储器单元中。例如，多个存储器单元中的每个可以存储一个或更多个信息位。
外围电路区1120可以从存储器控制器1200接收命令、地址和/或数据，并且可以通过内部操作将数据存储在存储器单元区1110中。另外，外围电路区1120可以读取存储在存储器单元区1110中的数据，并且可以将数据提供到存储器控制器1200。同时，外围电路区1120可以通过电力线VCC和接地线VSS接收外部电力，并且可以生成诸如读取和/或写入的内部操作所需或用于诸如读取和/或写入的内部操作的内部电力。
外围电路区1120包括分压器1152以生成各种电平的内部电力。分压器1152可以被构造为有源电阻器阵列。有源电阻器阵列可以包括多个有源电阻器和多个选择晶体管。在根据各种示例实施例的半导体存储装置1100中，由于有源电阻器阵列的布局结构具有均匀的图案，因此可以减小芯片尺寸和/或改善电路特性。
图2是示出图1中所示的半导体存储装置的框图。在图2中，以示例的方式示出了闪存1100A。参照图2，闪存1100A包括存储器单元区1110和外围电路区1120。存储器单元区1110包括存储器单元阵列1110，外围电路区1120包括地址解码器1125、页缓冲器电路1130、数据输入/输出电路1140、电压生成器1150和控制逻辑1160。
存储器单元阵列1110包括多个存储器块。每个存储器块可以具有二维结构和/或三维结构。在具有二维结构(或水平结构)的存储器块中，在相对于基底的水平方向上形成存储器单元。然而，在具有三维结构(或竖直结构)的存储器块中，在与基底垂直的方向上形成存储器单元。
地址解码器1125通过选择线SSL和GSL或字线WLs连接到存储器单元阵列1110。地址解码器1125可以从电压生成器1150接收存储器单元区电压Vcell，并且可以将编程电压和/或读取电压提供到由控制逻辑1160的控制选择的字线。
页缓冲器电路1130可以通过位线BL连接到存储器单元阵列1110。页缓冲器电路1130可以暂时地存储要在选择的页中编程的数据和/或从选择的页中读取的数据。
数据输入/输出电路1140可以通过数据线在内部连接到页缓冲器电路1130，并且可以通过数据输入/输出线IO1、IO2、……和IOn在外部连接到存储器控制器1200(参照图1)。数据输入/输出电路1140可以在编程操作期间从存储器控制器1200接收编程数据，并且在读取操作期间向存储器控制器1200提供读取数据。
电压生成器1150可以从存储器控制器1200接收电力VCC和VSS并且可以生成存储器单元区电压Vcell和外围电路区电压Vperi。存储器单元区电压Vcell是读取或写入数据所需的电压。外围电路区电压Vperi是用于外围电路区1120的操作的电压。存储器单元区电压Vcell可以被提供到地址解码器1125，并且外围电路区电压Vperi可以被提供到控制逻辑1160。
控制逻辑1160使用从存储器控制器1200提供的命令CMD、地址ADDR和控制信号CTRL来控制闪存1100A的诸如编程、读取和擦除的操作。
继续参照图2，电压生成器1150可以包括用于生成或者具体地或精确地生成闪存1100A的各种内部电压的分压器1152。分压器1152被构造为电阻元件，并且可以通过有源电阻器阵列来实现，这在工艺变化分布方面可能是有利的。下面将更详细地描述实现为有源电阻器阵列的分压器1152的内部构造和布局结构。
模拟电路可以占据闪存1100A的外围电路区1120的约30％。有源电阻器阵列可以占据模拟电路的总区域的约5％。闪存1100A可以以三维结构实现，例如可以高度集成到其中存储器单元阵列1110集成在外围电路区1120上的COP结构中。在这种情况下，减小有源电阻器阵列的区域在许多方面可以是有利的。示例实施例的半导体存储装置(参照图1，1100)具有有源电阻器阵列的布局结构，该有源电阻器阵列具有重复的图案，使得可以减小半导体存储装置1100的芯片的尺寸并且/或者可以改善电路的特性。
图3是示出图1和图2中所示的分压器的内部构造的框图。参照图3，分压器1152包括有源电阻器阵列2100和多个解码器块2210、2220和2230。有源电阻器阵列2100从存储器控制器1200(参照图1)接收电力VCC和VSS，并且在多个解码器块2210、2220、2230的控制下接收内部电压LVTOP和LVBOT。内部电压LVTOP和LVBOT中的每个可以具有各种电平的操作电压。有源电阻器阵列2100可以从存储器控制器1200接收电力VCC和VSS，并且可以在多个解码器块2210、2220和2230的控制下生成内部电压LVTOP和LVBOT。内部电压LVTOP和LVBOT中的每个可以具有各种电平的操作电压。
第一解码器块2210可以通过两个代码信号激活TOP或BOT。第二解码器块2220可以通过四个代码信号激活A、B、C和D中的任何一个(例如，A、B、C和D中精确地一个)。第三解码器块2230可以通过四个代码信号激活S0、S1、S2和S3中的任何一个。可以在内部生成第一解码器块2210、第二解码器块2220和第三解码器块2230的代码信号。图3的示例示出了分别激活TOP、B和S0的情况。
图4是示出图3中所示的有源电阻器阵列的电路图。参照图4，有源电阻器阵列2100可以包括多个有源电阻器链2110和2120。每个有源电阻器链可以包括多个有源电阻器和多个选择晶体管。在每个有源电阻器链中，多个有源电阻器可以串联连接在电力端子VCC与接地端子VSS之间。选择晶体管可以连接到每个有源电阻器。
有源电阻器阵列2100可以具有各种布局结构。例如，第一有源电阻器链2110可以被划分为顶部部分和底部部分。第一有源电阻器链2110可以包括用于选择顶部部分和底部部分的选择晶体管。顶部部分可以由TOP信号选择，而底部部分可以由BOT信号选择。当选择顶部部分时，分压可以被提供到LVTOP端子，并且当选择底部部分时，分压可以被提供到LVBOT端子。
同时，第一有源电阻器链2110可以被划分为左部部分和右部部分。第一有源电阻器链2110可以包括用于选择左部部分和右部部分的选择晶体管。左部部分可以由B信号选择，右部部分可以由D信号选择。第二有源电阻器链2120的左部部分和右部部分可以分别由A信号和C信号来选择。如这里所使用的，“左部”和“右部”以及“顶部”和“底部”是为了便于关于附图进行描述，并且不必限于其特定的布局和/或方位。
当TOP信号和B信号被激活时，分压电阻可以被提供在“a”方向上，当TOP信号和D信号被激活时，分压电阻可以被提供在“b”方向上。当BOT信号和B信号被激活时，分压电阻可以被提供在“c”方向上，当BOT信号和D信号被激活时，分压电阻可以被提供在“d”方向上。
图5是详细示出图4中所示的第一有源电阻器链的内部构造和连接关系的电路图。参照图5，在第一有源电阻器链2110的部分2111中，第一有源电阻器R1至第四有源电阻器R4串联连接。第一有源电阻器R1连接在第一节点N1与第二节点N2之间，第二有源电阻器R2连接在第二节点N2与第三节点N3之间。第三有源电阻器R3连接在第三节点N3与第四节点N4之间，而第四有源电阻器R4连接到第四节点N4。有源电阻器中的每个可以是蛇形结构或者可以与蛇形结构对应，并且可以包括例如电阻元件(诸如但不限于多晶硅)；然而，示例实施例不限于此。
同时，第一有源电阻器链2110的部分2111可以包括用于选择第一有源电阻器R1至第四有源电阻器R4的多个选择晶体管。第一选择晶体管TR1连接在a节点Na与第一节点N1之间，并且可以通过第一栅极G1接收S0信号。第二选择晶体管TR2连接在b节点Nb与第二节点N2之间，并且可以通过第二栅极G2接收S0信号。第三选择晶体管TR3连接在a节点Na与第三节点N3之间，并且可以通过第三栅极G3接收S1信号。第四选择晶体管TR4连接在b节点Nb与第四节点N4之间，并且可以通过第四栅极G4接收S1信号。当TOP信号和B信号被激活并且S0信号被激活时，第一节点N1的分压可以通过a节点Na提供到LVTOP端子。
图6是用于解释图3至图5中所示的第一有源电阻器链的操作的时序图。参照图6，在时间段T0-T1期间，将TOP、B和S0信号输入到第一有源电阻器链(参见图4，2110)。在时间段T2-T3期间，输入TOP、D和S1信号。在时间段T0-T1期间，如参照图5描述的，第一节点N1的分压V_N1通过a节点Na提供到LVTOP端子。在时间段T2-T3期间，第四节点N4的分压V_N4通过b节点Nb提供到LVTOP端子。
图7是示出图3中所示的有源电阻器阵列的布局的结构图。图8是图7中所示的有源电阻器阵列3000的部分3100的放大图。参照图7和图8，有源电阻器阵列3100可以包括有源电阻器区A、选择晶体管区B和信号线区C。
第一有源电阻器R1至第四有源电阻器R4沿第一方向(例如，Y方向)设置在有源电阻器区中。第一有源电阻器R1和第二有源电阻器R2可以通过金属布线连接到金属接触件。类似地，第二有源电阻器R2和第三有源电阻器R3以及第三有源电阻器R3和第四有源电阻器R4可以像链一样连接。
选择晶体管区B可以设置在有源电阻器区A的在第二方向(或X方向)上两侧上。参照图8，第一选择晶体管TR1可以设置在第二有源电阻器R2的右方向上，并且第二选择晶体管TR2可以设置在第二有源电阻器R2的左方向上。此外，第三选择晶体管TR3可以设置在第四有源电阻器R4的右方向上，并且第四选择晶体管TR4可以设置在第四有源电阻器R4的左方向上。
信号线区C可以被布置为与选择晶体管区B相邻或靠近选择晶体管区B。信号线区C包括多条信号线S1-S7，并且每条信号线可以连接到选择晶体管的栅极。例如，第一信号线S1可以连接到第一选择晶体管TR1的栅极G1，并且第二信号线S2可以连接到第三选择晶体管TR3的栅极G3。
图9是示出图8中所示的有源电阻器阵列的电路图。参照图9，有源电阻器阵列3100包括串联连接的第一有源电阻器R1至第四有源电阻器R4。第一有源电阻器R1连接到第一节点N1，第二有源电阻器R2连接在第一节点N1与第二节点N2之间，第三有源电阻器R3连接在第二节点N2与第三节点N3之间，第四有源电阻器R4连接在第三节点N3与第四节点N4之间。
第一选择晶体管TR1连接在b节点Nb与第一节点N1之间，并且可以通过第一栅极G1接收S1信号。第二选择晶体管TR2连接在a节点Na与第二节点N2之间，并且可以通过第二栅极G2接收S1信号。第三选择晶体管TR3连接在b节点Nb与第三节点N3之间，并且可以通过第三栅极G3接收S2信号。第四选择晶体管TR4连接在a节点Na与第四节点N4之间，并且可通过第四栅极G4接收S2信号。当S1信号被激活同时TOP信号和D信号被激活时(参照图4)，第一节点N1的分压可以通过b节点Nb提供到LVTOP端子。
在图7至图9中所示的有源电阻器阵列3000中，有源电阻器区A、选择晶体管区B和信号线区C以均匀图案规则地布置。在有源电阻器阵列3000中，多个有源电阻器区A规则地布置，有选择晶体管区B和信号线区C置于其间。因此，半导体存储装置1100可以更容易地确保布局图案的均匀性，由于图案的重复而便于布局设计，并且减小外围电路区的尺寸。
图10是示出图3中所示的有源电阻器阵列的各种示例实施例的布局结构图。参照图10，有源电阻器阵列4000可以包括多个有源电阻器链4100、4200、...、4800。对于多个有源电阻器链可以重复相同的布局图案。在第一有源电阻器链4100中，多个有源电阻器可以在电源电压VCC与接地电压VSS之间串联连接，并且选择晶体管可以连接到每个有源电阻器。
图11是图10中所示的有源电阻器阵列的第一有源电阻器链和第二有源电阻器链的部分(C)的放大视图。参照图11，有源电阻器阵列4000包括第一有源电阻器链4100和第二有源电阻器链4200。第一有源电阻器链4100可以包括第一有源电阻器R1至第四有源电阻器R4以及第一选择晶体管TR1至第四选择晶体管TR4。类似地，第二有源电阻器链4200可以包括第五有源电阻器R5至第八有源电阻器R8以及第五选择晶体管TR5至第八选择晶体管TR8。
第一有源电阻器链4100和第二有源电阻器链4200包括有源电阻器区A1和A2以及选择晶体管区B1、B2和B3。有源电阻器区A1和A2以及选择晶体管区B1、B2和B3可以在第二方向(或参照图11的“X”方向)上以重复布局图案布置。
在第一有源电阻器区A1中，第一有源电阻器R1至第四有源电阻器R4可以在第一方向(或参照图11的“Y”方向)上像链一样连接(例如，串联)。连接到第二有源电阻器R2的第一选择晶体管TR1和连接到第四有源电阻器R4的第三选择晶体管TR3可以位于第一选择晶体管区B1中。连接到第二有源电阻器R2的第二选择晶体管TR2和连接到第四有源电阻器R4的第四选择晶体管TR4可以位于第二选择晶体管区B2中。
在第二有源电阻器区A2中，第五有源电阻器R5至第八有源电阻器R8可以在Y方向上连接(例如，串联)。连接到第六有源电阻器R6的第五选择晶体管TR5和连接到第八有源电阻器R8的第七选择晶体管TR7可以位于第二选择晶体管区B2中。连接到第六有源电阻器R6的第六选择晶体管TR6和连接到第八有源电阻器R8的第八选择晶体管TR8可以位于第三选择晶体管区B3中。
第一栅极层G1可以连接到第一选择晶体管区B1的第一选择晶体管TR1的栅极和第二选择晶体管区B2的第五选择晶体管TR5的栅极。第二栅极层G2可以连接到第二选择晶体管区B2的第二选择晶体管TR2的栅极和第三选择晶体管区B3的第六选择晶体管TR6的栅极。第三栅极层G3可以连接到第一选择晶体管区B1的第三选择晶体管TR3的栅极和第二选择晶体管区B2的第七选择晶体管TR7的栅极。第四栅极层G4可以连接到第二选择晶体管区B2的第四选择晶体管TR4和第三选择晶体管区B3的第八选择晶体管TR8的栅极。
图12是示出图11中所示的第一有源电阻器链的布局图。图13是图12中所示的第一有源电阻器链的电路图。参照图12和图13，在第一有源电阻器链4100中，第一有源电阻器R1至第四有源电阻器R4可以通过下金属线LM0以链形式连接(例如，串联)。第一有源电阻器R1连接到第一节点N1，第二有源电阻器R2连接在第一节点N1与第二节点N2之间，第三有源电阻器R3可以连接在第二节点N2与第三节点N3之间，第四有源电阻器R4可以连接在第三节点N3与第四节点N4之间。
第一选择晶体管TR1可以通过下金属线LM0连接在b节点Nb与第二节点N2之间，并且可以通过第一栅极层G1接收信号。第二选择晶体管TR2连接在a节点Na与第一节点N1之间，并且可以通过第二栅极层G2接收信号。第三选择晶体管TR3连接在b节点Nb与第四节点N4之间，并且可以通过第三栅极层G3接收信号。第四选择晶体管TR4连接在a节点Na与第三节点N3之间，并且可通过第四栅极层G4接收信号。在TOP信号和B信号被激活的同时(参见图4)，当第二栅极层G2被激活时，第一节点N1的分压可以通过a节点Na提供到LVTOP端子。
图14是示出图12中所示的第一有源电阻器链的布局图中的A-B之间的竖直剖面的剖视图。参照图14，第一有源电阻器链4100可以在半导体基底P阱中形成沟槽。在这种情况下，可以使用通过用绝缘层填充沟槽的内部来形成器件隔离层的浅沟槽隔离(STI)工艺。
当使用半导体工艺实现有源电阻器阵列时，可以在半导体基底上顺序地形成下金属线LM0、中间金属线LM1和上金属线LM2。图14示出了其中在第一有源电阻器链4100中形成下金属线LM0的示例。第一有源电阻器链4100可以通过下金属接触件LMC1将第一有源电阻器R1、第二有源电阻器R2和第三有源电阻器R3电连接到下金属线LM0。例如，第一有源电阻器R1、第二有源电阻器R2和第三有源电阻器R3可以通过下金属接触件LMC1和下金属线LM0形成有源电阻器链。
参照图12和图14，第一器件隔离层STI_1可以形成在第一有源电阻器R1与第二有源电阻器R2之间。第二器件隔离层STI_2可以形成在第二有源电阻器R2与第三有源电阻器R3之间。第一栅极层G1连接到第一选择晶体管TR1的栅极，并且可以在第一器件隔离层STI_1上方通过。参照图11，第一栅极层G1可以在将第一有源电阻器R1和第二有源电阻器R2连接的下金属线LM0下方通过，并且可以连接到第五选择晶体管TR5的栅极。第一栅极层G1可以在第五有源电阻器R5与第六有源电阻器R6之间的器件隔离层上方通过。
第二栅极层G2可以在第二器件隔离层STI_2上方通过，并且可以在将第二有源电阻器R2连接到第三有源电阻器R3的下金属线LM0下方通过。参照图11，第二栅极层G2连接到第二选择晶体管TR2的栅极。第二栅极层G2可以在位于第六有源电阻器R6与第七有源电阻器R7之间的器件隔离层STI上方并且在连接第六有源电阻器R6和第七有源电阻器R7的下金属线LM0下方通过。第二栅极层G2可以连接到第六选择晶体管TR6的栅极。
图15是示出图12中所示的第一有源电阻器链的修改示例的布局图。参照图15，在第一有源电阻器链4100A中，第一有源电阻器R1、第二有源电阻器R2和第三有源电阻器R3可以通过下金属线LM0以链的形式连接。第一选择晶体管TR1可以通过下金属线LM0连接到第一有源电阻器R1，并且可以通过第一栅极层G1接收信号。第二选择晶体管TR2可以通过下金属线LM0连接到第二有源电阻器R2，并且可以通过第一栅极层G1接收信号。
器件隔离层STI可以形成在第一有源电阻器R1与第二有源电阻器R2之间。第一栅极层G1可以连接到第一选择晶体管TR1的栅极，并且在器件隔离层STI上方和连接第一有源电阻器R1和第二有源电阻器R2的下金属线LM0下方通过。第一栅极层G1可以连接到第二选择晶体管TR2的栅极。
如上面描述的，图10中所示的有源电阻器阵列4000可以通过一个栅极层(例如，图11的G1)连接多个有源电阻器链中的选择晶体管(例如，图11中的TR1和TR5)的栅极。具有图10中所示的有源电阻器阵列的半导体存储装置不需要或不利用信号线来提供栅极控制信号，因为不同有源电阻器链中的选择晶体管的栅极被连接为一个栅极层。由于具有图10中所示的有源电阻器阵列的半导体存储装置不需要用于选择晶体管的栅极控制信号的单独的下金属线LM0布线空间，所以可以减小芯片的尺寸。
由于具有图10中所示的有源电阻器阵列的半导体存储装置可以以规则的间隔布置多个有源电阻器链，因此可以使布局图案更均匀。由于示例实施例可以帮助确保布局图案的均匀性，因此由于工艺变化的减少而可以改善有源电阻分布。可选地或附加地，由于具有图10中所示的有源电阻器阵列的半导体存储装置可以减小有源电阻器链之间的距离，因此可以改善整个有源电阻器链的差分非线性(DNL)电路特性。
根据本发明的具有有源电阻器阵列的半导体存储装置还可以应用于具有外围上单元(COP)结构的半导体存储装置。图16是示出根据各种示例实施例的具有COP结构的半导体存储装置的剖视图。参照图16，半导体存储装置5000可以具有其中存储器单元区5200在外围电路区5100上堆叠的外围上单元(COP)结构。外围电路区5100的至少一部分和存储器单元区5200的至少一部分可以竖直叠置。
外围电路区5100可以包括设置在下基底5110上的至少一个外围晶体管5112、电连接到外围晶体管5112的外围电路区布线5120以及至少覆盖外围电路区布线5120和外围晶体管5112的下绝缘层5130。同时，外围电路区5100可以包括上面描述的有源电阻器阵列。有源电阻器阵列可以包括有源电阻器区和选择晶体管区。有源电阻器阵列可以形成在下基底5110的外围晶体管5112之间，并且选择晶体管区可以由外围晶体管5112形成。
存储器单元区5200可以包括上基底5210、设置在上基底5210上的单元阵列5240以及覆盖单元阵列5240的上绝缘层5230。存储器单元区5200还可以包括使单元阵列5240和外围电路区布线5120电连接的连接电路布线5220。单元阵列5240可以包括将单元阵列5240电连接到连接电路布线5220的金属接触件5260。
在外围电路区5100中，下基底5110可以包括半导体基底(例如，由硅晶圆形成的硅芯片)。作为示例，外围电路区布线5120可以包括在下基底5110上竖直堆叠并且从下基底5110竖直堆叠的下金属线LM0、中间金属线LM1以及上金属线LM2。外围电路区布线5120还可以包括将外围晶体管5112与下金属线LM0电连接的下金属接触件LMC1、将下金属线LM0与中间金属线LM1电连接的中间金属接触件LMC2以及将中间金属线LM1与上金属线LM2电连接的上金属接触件LMC3。
在存储器单元区5200中，单元阵列5240可以具有其中多个单元在具有阱结构的上基底5210上竖直堆叠的三维结构。可以提供金属接触件5260以将单元阵列5240的多个单元电连接到上基底5210的连接电路布线5220。
连接电路布线5220可以电连接到外围电路区布线5120。连接电路布线5220可以包括在单元阵列5240上顺序堆叠的下金属布线M0、中间金属布线M1以及上金属布线M2。连接电路布线5220还可以包括将外围电路区布线5120电连接到连接电路布线5220的连接金属接触件MC0、将连接金属接触件MC0电连接到下金属布线M0的下金属接触件MC1以及将下金属布线M0电连接到中间金属布线M1中间金属接触件MC2。可以进一步包括通孔VA作为上金属接触件以将中间金属布线M1电连接到上金属布线M2。下金属接触件MC1可以将单元阵列5240连接到下金属布线M0。中间金属布线M1可以包括电连接到单元阵列5240的竖直沟道的位线BL。
上面公开的任何元件和/或功能块可以包括诸如包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或它们的组合的处理电路，或者可以实现为诸如包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或它们的组合的处理电路。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可以包括诸如晶体管、电阻器、电容器等中的至少一个的电气组件。处理电路可以包括诸如逻辑门的电气组件，逻辑门包括与(AND)门、或(OR)门、与非(NAND)门和非(NOT)门等中的至少一个。
虽然已经参照其实施例描述了示例实施例，但是对于本领域普通技术人员明显的是，在不脱离如所附权利要求中阐述的各种示例实施例的精神和范围的情况下，可以对其进行各种变化和修改。另外，示例实施例不必要彼此相互排斥。例如，一些示例实施例可以包括参照一个或更多个附图描述的一个或更多个特征，并且也可以包括参照一个或更多个其他附图描述的一个或更多个其他特征。

Claims (20)

1.一种半导体存储装置的有源电阻器阵列，所述有源电阻器阵列包括：
第一有源电阻器，在第一有源电阻器区中；
第二有源电阻器，在第一有源电阻器区中并且与第一有源电阻器平行布置，并且隔离元件层置于第二有源电阻器与第一有源电阻器之间；
第三有源电阻器，在第二有源电阻器区中；
第一选择晶体管，在第一选择晶体管区中并且连接到第二有源电阻器；以及
第二选择晶体管，在第二选择晶体管区中并且连接到第三有源电阻器；
其中，第一选择晶体管和第二选择晶体管连接到同一栅极层，并且
第一选择晶体管和第二选择晶体管的栅极层位于隔离元件层上。
2.根据权利要求1所述的有源电阻器阵列，
其中，第一有源电阻器和第二有源电阻器通过下金属接触件和下金属线连接，并且
第一选择晶体管和第二选择晶体管的栅极层在隔离元件层上方延伸并且位于下金属线下方。
3.根据权利要求1所述的有源电阻器阵列，所述有源电阻器阵列还包括：
第四有源电阻器，在第二有源电阻器区中并且与第三有源电阻器平行，并且第二隔离元件层在第三有源电阻器与第四有源电阻器之间，
其中，第一选择晶体管和第二选择晶体管的栅极层位于第二隔离元件层上。
4.根据权利要求3所述的有源电阻器阵列，
其中，第三有源电阻器和第四有源电阻器通过下金属接触件和下金属线连接，并且
第一选择晶体管和第二选择晶体管的栅极层在第二隔离元件层上方延伸并且位于下金属线下方。
5.根据权利要求1所述的有源电阻器阵列，
其中，有源电阻器阵列在半导体存储装置的外围电路区中，并且至少是被构造为生成半导体存储装置的内部电力供应的分压器的组件。
6.一种半导体存储装置的有源电阻器阵列，所述有源电阻器阵列包括：
第一有源电阻器区，在第一有源电阻器区中，第一多个有源电阻器在第一方向上布置，第一隔离元件层在第一多个有源电阻器之间；
第二有源电阻器区，在第二有源电阻器区中，第二多个有源电阻器设置在第一方向上，第二隔离元件层在第二多个有源电阻器之间；以及
选择晶体管区，在第一有源电阻器区与第二有源电阻器区之间，
其中，在选择晶体管区中，连接到第一有源电阻器区的第一多个有源电阻器中的一个有源电阻器的第一选择晶体管和连接到第二有源电阻器区的第二多个有源电阻器中的一个有源电阻器的第二选择晶体管在第一方向上交替地布置，并且
选择晶体管区中的一个选择晶体管的栅极层在第一有源电阻器区和第二有源电阻器区中在垂直于第一方向的第二方向上在第一隔离元件层和第二隔离元件层上方通过。
7.根据权利要求6所述的有源电阻器阵列，
其中，在第一有源电阻器区中，第一有源电阻器和第二有源电阻器在第一方向上，第一隔离元件层的至少一部分在第一有源电阻器与第二有源电阻器之间，
在第二有源电阻器区中，第三有源电阻器和第四有源电阻器在第一方向上，第二隔离元件层的至少一部分在第三有源电阻器与第四有源电阻器之间，
选择晶体管区包括结合到第二有源电阻器的第一选择晶体管和连接到第四有源电阻器的第二选择晶体管，并且
第二选择晶体管的栅极层在第二方向上位于第一隔离元件层和第二隔离元件层上。
8.根据权利要求7所述的有源电阻器阵列，
其中，第一有源电阻器和第二有源电阻器通过下金属接触件和下金属线连接，并且
第二选择晶体管的栅极层在第一隔离元件层和第二隔离元件层上方延伸并且位于下金属线下方。
9.根据权利要求8所述的有源电阻器阵列，
其中，第一有源电阻器区包括与第二有源电阻器平行的第五有源电阻器，并且第三隔离元件层的至少一部分在第五有源电阻器与第二有源电阻器之间，
其中，第二有源电阻器和第五有源电阻器通过下金属接触件和下金属线连接，并且
第一选择晶体管的栅极层在第三隔离元件层上方延伸并且位于下金属线下方。
10.根据权利要求9所述的有源电阻器阵列，
其中，第二有源电阻器区包括与第四有源电阻器平行的第六有源电阻器，并且第四隔离元件层的至少一部分在第四有源电阻器与第六有源电阻器之间，
第四有源电阻器和第六有源电阻器通过下金属接触件和下金属线连接，并且
其中，第一选择晶体管的栅极层在第三隔离元件层和第四隔离元件层上方和下金属线下方延伸。
11.一种半导体存储装置的有源电阻器阵列，所述有源电阻器阵列包括：
第一有源电阻器，位于半导体基底上；
第二有源电阻器，与第一有源电阻器平行，并且第一隔离元件层在第一有源电阻器与第二有源电阻器之间；以及
晶体管的栅极层，栅电极层位于第一隔离元件层上，晶体管被构造为选择第一有源电阻器或第二有源电阻器。
12.根据权利要求11所述的有源电阻器阵列，
其中，第一有源电阻器和第二有源电阻器通过下金属接触件和下金属线连接，并且
其中，晶体管的栅极层在第一隔离元件层上方和下金属线下方延伸。
13.根据权利要求12所述的有源电阻器阵列，
其中，晶体管包括：
第一选择晶体管，被构造为选择第一有源电阻器；以及
第二选择晶体管，被构造为选择第二有源电阻器，
其中，第一选择晶体管和第二选择晶体管位于不同的选择晶体管区中。
14.根据权利要求13所述的有源电阻器阵列，
其中，第一选择晶体管连接到第一有源电阻器，并且
第二选择晶体管连接到第二有源电阻器。
15.根据权利要求13所述的有源电阻器阵列，
其中，第一选择晶体管和第二选择晶体管连接到第二有源电阻器。
16.根据权利要求15所述的有源电阻器阵列，所述有源电阻器阵列还包括：
第三有源电阻器，与第二有源电阻器平行，并且第二隔离元件层在第三有源电阻器与第二有源电阻器之间，
其中，第二有源电阻器和第三有源电阻器通过下金属接触件和下金属线连接，并且
第二选择晶体管的栅极层在第二隔离元件层上方延伸并且位于下金属线下方。
17.根据权利要求16所述的有源电阻器阵列，
其中，第一选择晶体管的栅极层在第一隔离元件层上方延伸并且位于下金属线下方。
18.根据权利要求11所述的有源电阻器阵列，
其中，有源电阻器阵列在半导体存储装置的外围电路区中，并且至少是被构造为生成半导体存储装置的内部电力供应的分压器的组件。
19.根据权利要求18所述的有源电阻器阵列，
其中，半导体存储装置被构造为具有存储器单元区位于外围电路区上的外围上单元结构。
20.根据权利要求18所述的有源电阻器阵列，
其中，半导体存储装置包括闪存。
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