CN115643760A - 包括传输晶体管的非易失性存储器装置 - Google Patents

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Abstract

一种非易失性存储器装置包括：存储器单元区域、包括外围电路区域的第一类型的半导体衬底以及多个传输晶体管，其中，外围电路区包括第一区域和第二区域，第一区域是第二类型，并且包括第一掺杂区域、以及位于第一掺杂区域之下并且被配置为具有比第一掺杂区域高的掺杂浓度的第一阱区域，第二区域是第一类型，并且包括第二掺杂区域、以及位于第二掺杂区域之下并且被配置为具有比第二掺杂区域高的掺杂浓度的第二阱区域，多个传输晶体管之中的位于第一区域上的第一传输晶体管连接到串选择线或接地选择晶体管，多个传输晶体管之中的位于第二区域上的第二传输晶体管连接到字线，其中，正电压或负电压在第二传输晶体管的操作期间被施加到第二阱区域。

Description

包括传输晶体管的非易失性存储器装置
相关申请的交叉引用
本申请要求于2021年7月19日在韩国知识产权局提交的韩国专利申请No.10-2021-0094092的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
本公开的示例实施例涉及一种包括传输晶体管的非易失性存储器装置。
背景技术
非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
根据半导体制造技术的进步，正在进行实现具有三维结构的非易失性存储器的尝试。与二维结构相比，三维结构可以在使用相同芯片面积的同时提供增加数量的存储器单元。然而，具有三维结构的非易失性存储器可能具有的问题在于，与二维结构相比，工艺难度更高，并且可能产生无意的噪声。
具体地，当传输晶体管的阈值电压改变时，可能存在的问题在于，与传输晶体管的输入电压相比，传输晶体管的输出电压相当低。由于半导体衬底本身的体效应，传输晶体管的阈值电压可以在特定条件下被改变。
发明内容
本公开的示例实施例提供了一种被配置为减小或最小化由体效应导致的传输晶体管的阈值电压的变化的非易失性存储器装置。
根据一些示例实施例，提供了一种非易失性存储器装置。非易失性存储器装置包括：存储器单元区域，其包括多个单元晶体管；第一类型的半导体衬底，其包括外围电路区域，外围电路区域包括被配置为控制多个单元晶体管的电路；以及多个传输晶体管，其位于半导体衬底的外围电路区域上，其中，外围电路区域包括第一区域和第二区域，第一区域和第二区域被掺杂至位于半导体衬底的上部处的预定的或可替换地期望的深度，同时通过植入区域彼此绝缘，其中，第一区域是与第一类型不同的第二类型，并且包括第一掺杂区域、以及位于第一掺杂区域之下并且被配置为具有比第一掺杂区域高的掺杂浓度的第一阱区域，其中，第二区域是第一类型，并且包括第二掺杂区域、以及位于第二掺杂区域之下并且被配置为具有比第二掺杂区域高的掺杂浓度的第二阱区域，其中，多个传输晶体管之中的位于第一区域上的第一传输晶体管连接到串选择线或接地选择晶体管，其中，多个传输晶体管之中的位于第二区域上的第二传输晶体管连接到字线，其中，正电压或负电压在第二传输晶体管的操作期间被施加到第二阱区域。
根据一些示例实施例，提供了一种非易失性存储器装置。非易失性存储器装置包括：存储器单元阵列，其包括多个存储器块；以及行解码器块，其经由接地选择线、字线和串选择线连接到多个存储器块，其中，行解码器块包括：半导体衬底；第一传输晶体管，其位于半导体衬底的第一区域上，并且连接到接地选择线；第二传输晶体管，其位于半导体衬底的第二区域上，并且连接到字线；以及第三传输晶体管，其位于半导体衬底的第三区域上，并且连接到串选择线，其中，第一区域、第二区域和第三区域中的每一个是从半导体衬底,的顶表面被掺杂到预定的或可替换地期望的深度的区域，其中，第一区域、第二区域和第三区域在半导体衬底处通过植入区域彼此绝缘，其中，植入区域包括侧壁区域和深阱区域，侧壁区域围绕第一区域、第二区域和第三区域中的每一个的侧壁，深阱区域围绕第一区域、第二区域和第三区域中的每一个的底表面，其中，第二区域包括掺杂区域、以及在掺杂区域之下以比掺杂区域高的浓度的阱区域，其中，正电压或负电压被施加到阱区域。
根据一些示例实施例，提供了一种非易失性存储器装置。非易失性存储器装置包括：存储器单元阵列，其包括多个存储器块；以及行解码器块，其经由接地选择线、字线、伪字线和串选择线连接到多个存储器块，其中，行解码器块包括：半导体衬底；第一传输晶体管，其位于半导体衬底的第一区域上，并且连接到接地选择线；第二传输晶体管，其位于半导体衬底的第二区域上，并且连接到字线或伪字线；以及第三传输晶体管，其位于半导体衬底的第三区域上，并且连接到串选择线，其中，第一区域、第二区域和第三区域中的每一个是从半导体衬底的顶表面掺杂至预定的或可替换地期望的深度的区域，其中，半导体衬底包括侧壁区域和深阱区域，侧壁区域围绕第一区域、第二区域和第三区域中的每一个的侧壁，深阱区域围绕第一区域、第二区域和第三区域中的每一个的底表面，其中，植入区域是以预定的或可替换的、期望的浓度掺杂的区域，并且使第一区域、第二区域和第三区域彼此绝缘，其中，第一区域包括第一掺杂区域、以及在第一掺杂区域之下以比第一掺杂区域高的浓度掺杂的第一阱区域，其中，第二区域包括第二掺杂区域、以及在第二掺杂区域之下以比第二掺杂区域高的浓度掺杂的第二阱区域，其中，具有比第二传输晶体管的输入电压信号低的电平的电压信号经由延伸穿过第二掺杂区域的接触件被施加到第二阱区域。
附图说明
图1是示意性地示出根据本公开的示例实施例的非易失性存储器装置的构成元件的一部分的示图。
图2是示出在外围电路区域和存储器单元区域在第三方向上彼此分离的状态下的图1的非易失性存储器装置的示图。
图3是示出图1和图2中所示的存储器单元区域的结构的示图。
图4是示出一个单元结构的物理结构的示图。
图5是图1和图2的外围电路区域和存储器单元区域的示意性截面图。
图6是图1和图2的外围电路区域和存储器单元区域的示意性截面图。
图7是与图5和图6的沟道区域对应的示意性电路图。
图8是示意性地示出图1和图2的第一暴露区域或第二暴露区域的平面图。
图9是沿图8中的线I-I’截取的示意性截面图。
图10A和图10B是解释根据一个实验示例的本公开的示例实施例的效果的曲线图。
图11是示出根据本公开的示例实施例的非易失性存储器装置的框图。
图12是示出与图11中的一个存储器块对应的解码器块的构成元件的一部分的框图。
具体实施方式
图1是示意性地示出根据本公开的示例实施例的非易失性存储器装置的构成元件的一部分的示图。
参照图1，非易失性存储器装置10可以包括形成在半导体衬底中和/或半导体衬底上的外围电路区域100和存储器单元区域200。在示例实施例中，存储器单元区域200可以具有与在第一方向D1和第二方向D2上形成的平面平行的板的形式。存储器单元区域200可以安装在外围电路区域100的顶表面(例如，在第三方向D3上的平面)上。
图2是示出在外围电路区域和存储器单元区域在第三方向上彼此分离的状态下的图1的非易失性存储器装置的示图。
参照图1和图2，存储器单元区域200可以占据外围电路区域100的顶表面的一部分。外围电路区域100可以包括具有被存储器单元区域200覆盖的上部的埋置区域110、以及分别具有不被存储器单元区域200覆盖的顶部的第一暴露区域120、第二暴露区域130和/或第三暴露区域140。
存储器单元区域200可以包括多个单元晶体管。多个单元晶体管可以用作写入有数据的存储器单元、写入有伪数据的伪存储器单元、以及选择或不选择存储器单元或伪存储器单元以进行写入或读取的选择晶体管之一。
其中设置有将存储器单元区域200和外围电路区域100互连的第一布线的第一布线区域310可以设置在第一暴露区域120上方。此外，其中设置有将存储器单元区域200和外围电路区域100互连的第二布线的第二布线区域320可以设置在第二暴露区域130上方。
即，存储器单元区域200可以在存储器单元区域200的相对的侧表面处经由第一布线区域310的第一布线和第二布线区域320的第二布线电连接到外围电路区域100。
外围电路区域100的埋置区域110可以被实施为包括用于控制非易失性存储器装置10的各种操作的电路。外围电路区域100的第一暴露区域120可以被实施为包括经由第一布线控制存储器单元区域200的单元晶体管的电路。外围电路区域100的第二暴露区域130可以被实施为包括经由第二布线控制存储器单元区域200的单元晶体管的电路。
外围电路区域100的第三暴露区域140可以被实施为包括与外部装置通信的电路、以及与外部装置通信的布线和焊盘。
图3是示出图1和图2中所示的存储器单元区域的结构的示图。
参照图1至图3，存储器单元区域200可以包括与在第一方向D1和第二方向D2上的平面平行的共源极板210、以及设置在共源极板210上同时在第二方向D2上彼此间隔开的多个单元结构220。
共源极板210可以共同设置在多个单元结构220处。共源极板210可以将电压传输到多个单元结构220。例如，共源极板210可以包括掺杂有P型或N型杂质的硅。
将多个单元结构220彼此分离的空间可以被称为“字线切割WL Cut”。多个单元结构220可以具有相同的结构。多个单元结构220中的每一个可以包括在第一方向D1和第二方向D2上布置的单元串。单元串中的每一个可以包括在第三方向D3上堆叠的单元晶体管。
多个单元结构220可以形成存储器块。例如，每个存储器块可以包括一个或多个单元结构220。存储器块可以表示共同管理的一组单元晶体管。在写入操作或读取操作中，各种电压可以被同时施加到属于同一存储器块的单元晶体管。
图4是示出一个单元结构的物理结构的示图。
参照图1至图4，具有阶梯的形式的单元结构220可以设置在共源极板210上方。单元结构220可以包括多个层，所述多个层具有面积随着单元结构220在第三方向D3上延伸而逐渐减小的上表面(例如，在第三方向D3上的顶表面)。
单元结构220可以包括沟道区域230。沟道区域230可以设置在单元结构220的中心部分(例如，在第一方向D1上的中心部分)处。沟道区域230可以共同地包括在单元结构220的多个层中。在沟道区域230中，单元晶体管可以分别在多个层中的每一个中实施。
单元结构220的多个层中的每一个可以经由布线连接到外围电路区域100。示意性地，在图4中示出了与第二暴露区域130和第二布线区域320对应的第二布线的示例。与图4中所示的第二布线对称的第一布线可以设置在第一暴露区域120和第一布线区域310处。在图4中，仅示出第二布线以便于防止附图被不必要地复杂化。
第二布线可以包括单元穿通件241、贯穿穿通件242和/或导电材料243。单元穿通件241可以分别在第三方向D3上从单元结构220的多个层延伸。贯穿穿通件242可以在第三方向D3上从第二布线区域320延伸。贯穿穿通件242延伸到外围电路区域100，并且如此可以电连接到外围电路区域100的构成元件。
导电材料243可以分别将单元穿通件241和贯穿穿通件242电互连。导电材料243可以被实施为设置在金属布线层上的金属布线。示意性地，单元结构220的层中的最上面的一层和最外面的层的正下方的层中的每一个可以连接到两条布线。
根据示例实施例，第二布线还可以包括连接到共源极板210的至少一条布线。所述至少一条布线可以包括在第三方向D3上从共源极板210延伸的第一穿通件251、在第三方向D3上从第二布线区域320延伸的第二穿通件252、以及将第一穿通件251和第二穿通件252电互连的导电材料253。在一些示例实施例中，导电材料253可以被实施为设置在金属布线层上的金属布线。根据示例实施例，第二布线可以包括将共源极板210偏置的布线。
图5是图1和图2的外围电路区域和存储器单元区域的示意性截面图。
示意性地，在图5中示出了在第一方向D1和第三方向D3上截取的截面图，该截面图同第一布线和第二布线之中的与单元结构的上层部分和下层部分对应的布线相关联。
参照图1至图5，外围电路区域100可以包括有源区域150、以及位于有源区域150上的装置160和170。有源区域150可以形成在半导体衬底上。装置160和170可以是连接到第一布线和第二布线的贯穿穿通件242的第一晶体管160和第二晶体管170。
有源区域150可以包括上述埋置区域110、上述第一暴露区域120和/或上述第二暴露区域130。
第一晶体管160可以形成在第一暴露区域120和/或第二暴露区域130中。第一晶体管160可以包括栅极161、绝缘膜162、第一结163和/或第二结164。第二晶体管170可以包括栅极171、绝缘膜172第一结173和/或第二结174。
第一晶体管160的第一结163可以连接到第一外围电路穿通件151。第一外围电路穿通件151可以经由金属布线152连接到外围电路区域100的另一构成元件。第一晶体管160的第二结164可以连接到贯穿穿通件242。电连接到第一晶体管160的单元穿通件241可以连接到单元结构的下层部分。
第二晶体管170可以形成在第一暴露区域120和/或第二暴露区域130上。第二晶体管170的第一结173可以连接到第二外围电路穿通件153。第二外围电路穿通件153可以经由金属布线154连接到外围电路区域100的另一构成元件。第二晶体管170的第二结174可以连接到贯穿穿通件242。电连接到第二晶体管170的单元穿通件241可以连接到单元结构的上层部分。
在示例实施例中，第一晶体管160可以连接到随后将参照图7描述的接地选择线GSL。在示例实施例中，第二晶体管170可以连接到随后将参照图7描述的串选择线SSL。
示意性地，在图5中仅示出了外围电路区域100的构成元件之中的直接连接到第一晶体管160、第二晶体管170和贯穿穿通件242的构成元件。然而，可以将图5中未示出的额外的构成元件添加到外围电路区域100。
存储器单元区域200可以包括埋置区域110上的共源极板210和共源极板210上的单元结构220。单元结构220可以具有这样的结构：其中，成对的绝缘结构221和导电层222在第三方向D3上顺序地堆叠在共源极板210上。
竖直沟道260可以在沟道区域230中在第三方向D3上延伸穿过单元结构220。竖直沟道260可以与单元结构220一起形成在第三方向D3上堆叠的单元晶体管(例如，包括存储器单元、伪存储器单元和选择晶体管)。
单元结构220可以具有在第一方向D1上的宽度随着单元结构220在第三方向D3上延伸而逐渐减小的阶梯的形式。示意性地，包括氧化硅膜、氮化硅膜和氧化硅膜的信息存储膜可以形成在单元结构220与竖直沟道260之间。
单元结构220的导电层222可以在第一方向D1上延伸，并且如此可以将单元晶体管电互连。单元结构220的导电层222可以经由单元穿通件中的对应的单元穿通件而偏置。单元晶体管可以通过单元结构220的每个层中的同一单元穿通件而共同偏置。
贯穿穿通件242中的每一个可以在第三方向D3上从第一晶体管160或第二晶体管170的第二结164或174延伸。示意性地，外围电路区域100和存储器单元区域200的不存在构成元件的部分可以用绝缘材料填充。贯穿穿通件242可以延伸穿过外围电路区域100的绝缘材料和存储器单元区域200的绝缘材料两者。
当非易失性存储器装置10操作时，高电压(例如，20V或更大)可以被施加到导电层222。第一晶体管160和第二晶体管170可以被实施为耐高电压的高电压晶体管。就高电压的传输而言，第一晶体管160和第二晶体管170可以被称为“传输晶体管”。
一个单元结构220中所需的传输晶体管的数量可以根据单元结构220的结构和布线的连接关系而改变。
示意性地，在图5中示出通过与连接到单元结构220的上层部分和下层部分的单元穿通件241和贯穿穿通件242对应的截面来观看竖直沟道260。然而，当竖直沟道260的位置同与连接到单元结构220中的最上面的层的单元穿通件241和贯穿穿通件242对应的截面未对准时，可能无法观看到竖直沟道260，或者可能仅观看到竖直沟道260的一些部分。
此外，尽管四个竖直沟道260在图5中被示出为存在于沟道区域230中，但是存在于沟道区域230中或在沟道区域230中实施的竖直沟道260的数量不限于此。尽管单元结构220在图5中被示出为具有11层，但是单元结构220的层数不限于此。
为了防止附图被不必要地复杂化，在图5中未示出与竖直沟道260相关联的构成元件。
图6是图1和图2的外围电路区域和存储器单元区域的示意性截面图。
示意性地，在图6中示出了在第一方向D1和第三方向D3上截取的截面图，该截面图同第一布线和第二布线之中的与单元结构的中间层部分对应的布线相关联。
参照图1至图6，外围电路区域100可以包括有源区域150、以及有源区域150上的装置180和190。有源区域150可以形成在半导体衬底上。装置180和190可以是连接到第一布线和第二布线的贯穿穿通件242的第三晶体管180和第四晶体管190。
第三晶体管180可以形成在第一暴露区域120和/或第二暴露区域130中。第三晶体管180可以包括栅极181、绝缘膜182、第一结183和/或第二结184。第四晶体管190可以包括栅极191、绝缘膜192、第一结193和/或第二结194。
第三晶体管180的第一结183可以连接到第三外围电路穿通件155。第三外围电路穿通件155可以经由金属布线156连接到外围电路区域100的另一构成元件。第三晶体管180的第二结184可以连接到贯穿穿通件242。
第四晶体管190可以形成在第一暴露区域120和/或第二暴露区域130上。第四晶体管190的第一结193可以连接到第四外围电路穿通件157。第四外围电路穿通件157可以经由金属布线158连接到外围电路区域100的另一构成元件。第四晶体管190的第二结194可以连接到贯穿穿通件242。
在示例实施例中，第三晶体管180可以连接到随后将参照图7描述的字线WL1至WL8。尽管未清楚地示出，但是第四晶体管190可以连接到伪字线。
示意性地，在图6中仅示出外围区域100的构成元件之中的直接连接到第三晶体管180、第四晶体管190和贯穿穿通件242的构成元件。然而，可以将图6中未示出的额外的构成元件添加到外围电路区域100。
存储器单元区域200可以包括共源极板210和共源极板210上的单元结构220。单元结构220可以具有与参照图5描述的结构相同的结构。因此，将不给出重复的描述。
贯穿穿通件242中的每一个可以在第三方向D3上从第三晶体管180或第四晶体管190的第二结184或194延伸。示意性地，外围电路区域100和存储器单元区域200的不存在构成元件的部分可以用绝缘材料填充。贯穿穿通件242可以延伸穿过外围电路区域100的绝缘材料和存储器单元区域200的绝缘材料。
第三晶体管180和第四晶体管190可以被实施为传输晶体管，并且如此可以包括在参照图5描述的传输晶体管的阵列中。
示意性地，包括第三晶体管180和第四晶体管190的传输晶体管的阵列可以分别设置在第一暴露区域120和第二暴露区域130中。
示意性地，在图6中示出通过与连接到单元结构220的中间层部分的单元穿通件241和贯穿穿通件242对应的截面来观看竖直沟道260。然而，当竖直沟道260的位置同与单元穿通件241和贯穿穿通件242对应的截面未对准时，可能无法观看到竖直沟道260，或者可能仅观看到竖直沟道260的一些部分。在一些示例实施例中，单元穿通件241的一部分可以连接到共源极板210。
为了防止附图被不必要地复杂化，在图6中未示出与竖直沟道260相关联的构成元件。
如参照图5和图6描述的，存储器单元区域200可以在被配置为控制存储器单元区域200的外围电路区域100上实施。该结构可以被称为外围上方单元(COP)。当然，本公开的示例实施例不限于外围上方单元(COP)。
图7是与图5和图6的沟道区域对应的示意性电路图。
参照图5至图7，四个竖直沟道260可以形成四个单元串CS。
例如，与下层部分(例如，图5中的单元结构的下层部分)对应的单元晶体管可以用作接地选择晶体管GST。下层部分可以包括共同连接到接地选择晶体管GST的接地选择线GSL。
例如，与中间层部分(例如，图6中的单元结构的中间层部分)对应的单元晶体管可以用作存储器单元MC。中间层部分可以包括第一字线WL1至第八字线WL8。第一字线WL1至第八字线WL8中的每一个可以共同连接到与其对应的层的存储器单元MC。
例如，与上层部分(例如，图5中的单元结构的上层部分)对应的单元晶体管可以用作串选择晶体管SST。上层部分可以包括第十一串选择线至第二十二串选择线SSL11、SSL12、SSL21和SSL22。
共源极板210可以用作共同连接到单元串CS的共源极线CSL。根据示例实施例，共源极板210可以在读取操作中被偏置为接地电压或者具有与接地电压的电平相似的电平的正电压或负电压，并且可以在擦除操作中被偏置为正的高电压。
图8是示意性地示出图1和图2的第一暴露区域或第二暴露区域的平面图。图9是沿图8中的线I-I’截取的示意性截面图。
将参照第一暴露区域120给出以下描述，并且因为第二暴露区域130具有与第一暴露区域120的形状相同的形状或与第一暴露区域120的形状对称的形状，所以将不给出重复的描述。
参照图1至图9，第一暴露区域120(和第二暴露区域130)可以包括在半导体衬底101处被彼此划分开的第一区域至第三区域101a、101b和101c。在示例实施例中，P型硅衬底可以用作半导体衬底101。第一区域至第三区域101a、101b和101c中的每一个可以是从半导体衬底101的顶表面掺杂有N型或P型杂质至预定的或可替换地期望的深度的区域。
例如，第一区域101a可以是其中设置有连接到接地选择线GSL的第一传输晶体管PTR1的区域。第二区域101b可以是其中设置有连接到字线或伪字线的第二传输晶体管PTR2的区域。第三区域101c可以是其中设置有连接到串选择线SSL的第三传输晶体管PTR3的区域。
第二区域101b可以设置在第一区域101a与第三区域101c之间。在示例实施例中，第一区域101a、第二区域101b和第三区域101c可以在第一方向D1上布置。
第一区域101a、第二区域101b和第三区域101c可以通过植入区域IIP被彼此划分开。在示例实施例中，植入区域IIP可以是与其周围的区域相比通过半导体衬底101中的过量原子植入而掺杂的区域。例如，植入区域IIP可以在P型的情况下使用B原子等来掺杂，并且可以在N型的情况下使用P或As原子来掺杂。
例如，植入区域IIP可以是N型区域。例如，当P型硅衬底用作半导体衬底101时，植入区域IIP可以是P型。
例如，植入区域IIP可以具有从半导体衬底101的顶表面形成至预定的或可替换地期望的深度的结构(例如，所谓的鱼笼结构)。植入区域IIP可以包括侧壁区域611和深阱区域612。深阱区域612可以是植入区域IIP的底表面。侧壁区域611可以在第三方向D3上从深阱区域612形成的竖直侧壁。
植入区域IIP可以包括用于在植入区域IIP被插设在彼此划分开的两个区域之间的条件下将该两个区域绝缘的功能。在示例实施例中，植入区域IIP可以将彼此相邻设置的第一区域101a和第二区域101b彼此绝缘。此外，植入区域IIP可以将彼此相邻设置的第二区域101b和第三区域101c彼此绝缘。例如，第一区域101a、第二区域101b和第三区域101c的每个侧表面可以被侧壁区域611围绕。第一区域101a、第二区域101b和第三区域101c的底表面可以被深阱区域612围绕。第一区域101a、第二区域101b和第三区域101c中的每一个可以被植入区域IIP的侧壁区域611和深阱区域612围绕。植入区域IIP的侧壁区域611可以设置在第一区域101a与第二区域101b之间以及第二区域101b与第三区域101c之间。
在示例实施例中，植入区域IIP的侧壁区域611可以连接到从外部被供应电压的植入连接穿通件651。
在第一区域101a中，第一阱区域621可以直接设置在植入区域IIP的深阱区域612上。第一掺杂区域631可以设置在第一阱区域621上。即，第一区域101a可以包括第一掺杂区域631和第一阱区域621。
第一阱区域621的类型可以与第一掺杂区域631的类型相同。第一阱区域621的掺杂浓度可以高于第一掺杂区域631的掺杂浓度。例如，当第一掺杂区域631是以低浓度掺杂的N型区域时，第一阱区域621可以是以高浓度掺杂的N型区域。
第一接触件641可以形成在第一区域101a中，以便于向第一阱区域621提供外部电力。第一接触件641可以延伸穿过第一掺杂区域631，并且如此可以接触第一阱区域621。在示例实施例中，外部电压可以经由第一接触件641被供应到第一阱区域621。第一接触件641可以连接到被供应有外部电压的第二穿通件652。在示例实施例中，当非易失性存储器装置10操作时，不是0V的正电压或负电压可以被供应到第一阱区域621。
第一传输晶体管PTR1可以设置在第一区域101a上。第一传输晶体管PTR1可以具有与第一掺杂区域631和第一阱区域621的类型不同的类型。例如，当第一掺杂区域631和第一阱区域621是N型时，形成在第一区域101a上的第一传输晶体管PTR1可以是P型金属氧化物半导体(PMOS)晶体管。
第一传输晶体管PTR1可以与以上参照图5和图6描述的第一晶体管160对应。第一传输晶体管PTR1可以包括栅极GE、绝缘膜IL、第一结SD1和/或第二结SD2。例如，第一传输晶体管PTR1的第一结SD1可以连接到第一外围电路穿通件653。第一传输晶体管PTR1的第二结SD2可以连接到第一贯穿穿通件654。第一传输晶体管PTR1的一个沟道区域可以连接到被供应有电压信号的输入穿通件655。
例如，在第一传输晶体管PTR1的操作期间，输入电压信号可以经由第一外围电路穿通件653被施加到第一结SD1，并且输出电压信号可以经由第二结SD2被输出第一贯穿穿通件654。
在第二区域101b中，第二阱区域622可以直接设置在植入区域IIP的深阱区域612上。第二掺杂区域632可以设置在第二阱区域622上。即，第二区域101b可以包括第二掺杂区域632和第二阱区域622。
第二阱区域622的类型可以与第二掺杂区域632的类型相同。第二阱区域622的掺杂浓度可以高于第二掺杂区域632的掺杂浓度。
在示例实施例中，第二区域101b可以是与第一区域101a的类型不同的类型的区域。即，第二阱区域622和第二掺杂区域632的类型可以与第一阱区域621和第一掺杂区域631的类型不同。例如，当第一区域是N型区域时，第二掺杂区域632可以是以低浓度掺杂的P型区域，第二阱区域622可以是以高浓度掺杂的P型区域。
第二接触件642可以形成在第二区域101b中，以便于向第二阱区域622供应外部电力。第二接触件642可以延伸穿过第二掺杂区域632，并且如此可以接触第二阱区域622。在示例实施例中，外部电压可以经由第二接触件642被供应到第二阱区域622。第二接触件642可以连接到被供应有外部电压的第三穿通件656。在示例实施例中，当非易失性存储器装置10操作时，不是0V的正电压或负电压可以被供应到第二阱区域622。
第二传输晶体管PTR2可以设置在第二区域101b上。第二传输晶体管PTR2可以具有与第二掺杂区域632和第二阱区域622的类型不同的类型。例如，当第二掺杂区域632和第二阱区域622是P型时，形成在第二区域101b上的第二传输晶体管PTR2可以是N型金属氧化物半导体(NMOS)晶体管。
第二传输晶体管PTR2可以与以上参照图5和图6描述的第三晶体管180和/或第四晶体管190对应。第二传输晶体管PTR2可以包括栅极GE、绝缘膜IL、第一结SD1和/或第二结SD2。例如，第二传输晶体管PTR2的第一结SD1可以连接到第二外围电路穿通件657。第二传输晶体管PTR2的第二结SD2可以连接到第二贯穿穿通件658。第二传输晶体管PTR2的一个沟道区域可以连接到供应有电压信号的输入穿通件659。
例如，在第二传输晶体管PTR2的操作期间，输入电压信号可以经由第二外围电路穿通件657被施加到第一结SD1，并且输出电压信号可以经由第二结SD2被输出到第二贯穿穿通件658。
第二传输晶体管PTR2的一部分可以连接到字线WL1至WL8，并且第二传输晶体管PTR2的另一部分可以连接到伪字线。第二区域101b可以包括设置有连接到字线WL1至WL8的第二传输晶体管PTR2的区域(例如，WLA)以及设置有连接到伪字线的第二传输晶体管PTR2的区域(例如，DWA)。
在示例实施例中，第三区域101c可以是与第二区域101b的类型不同同时与第一区域101a的类型相同的类型的区域。第三传输晶体管PTR3可以设置在第三区域101c上。第三传输晶体管PTR3可以具有与第三区域101c的类型不同的类型。
例如，当第三区域101c是N型时，形成在第三区域101c上的第三传输晶体管PTR3可以是PMOS晶体管。在示例实施例中，第三区域101c可以包括设置在分别与第一区域101a或第二区域101b中的掺杂区域和阱区域的位置对应的位置处的第三掺杂区域和第三阱区域。将不给出第三掺杂区域和第三阱区域的重复描述。
第三传输晶体管PTR3可以与以上参照图5和图6描述的第二晶体管170对应。尽管未清楚地示出，但是第三传输晶体管PTR3可以包括栅极、绝缘膜、第一结和第二结。
在示例实施例中，当非易失性存储器装置10操作时，正电压或负电压可以被供应到第一阱区域621、第二阱区域622和第三阱区域中的每一个。例如，在第一传输晶体管PTR1的操作期间，正电压或负电压可以被供应到第一阱区域621。例如，在第二传输晶体管PTR2的操作期间，正电压或负电压可以被供应到第二阱区域622。例如，在第三传输晶体管PTR3的操作期间，正电压或负电压可以被供应到第三阱区域。这里，正电压或负电压意味着除0V的电压和接地电压之外的电压。
在示例实施例中，在第一传输晶体管PTR1的操作期间，供应到第一阱区域621的电压信号的电压电平可以不高于第一传输晶体管PTR1的输入电压信号的电压电平。在第二传输晶体管PTR2的操作期间，供应到第二阱区域622的电压信号的电压电平可以不高于第二传输晶体管PTR2的输入电压信号的电压电平。在第三传输晶体管PTR3的操作期间，供应到第三阱区域的电压信号的电压电平可以不高于第三传输晶体管PTR3的输入电压信号的电压电平。
根据示例实施例，电压信号被供应到第二阱区域的时段可以与电压信号被供应到第一阱区域或第三阱区域的时段不同。例如，第二传输晶体管PTR2操作的时段可以与第一传输晶体管PTR1和第三传输晶体管PTR3操作的时段不同。
在示例实施例中，植入区域IIP可以经由植入连接穿通件651接收与供应到第一阱区域、第二阱区域和第三阱区域的电压具有相同的电压电平的电压信号。
根据示例实施例，当非易失性存储器装置10操作时，接地电压(例如，0V)可以被供应到半导体衬底101。
在其它示例实施例中，第二区域101b可以是与第一区域101a和第三区域101c的类型相同的类型的区域。
图10A和图10B是解释根据一个实验示例的本公开的示例实施例的效果的曲线图。
图10A和图10B示出用于第二区域101b的第二传输晶体管PRT2的测量值。图10A的曲线图描绘驱动电流ID相对于栅极电压Vg的测量结果，其用于测量由当0V的电压(NPW＝0V)和2V(NPW＝2V)被施加到第二阱区域622时呈现的体效应导致的阈值电压变化Vtb1和Vtb2。图10B的曲线图描绘当0V的电压(NPW＝0V)和2V(NPW＝2V)被施加到第二阱区域622时的第二传输晶体管PTR2的输出电压Vsh相对于输入电压Vsi。
参照图8至图10，当正电压或负电压被供应到第二阱区域622时，可以减少第二区域101b自身的体效应，如此，可以减小第二传输晶体管PTR2的阈值电压的变化。例如，当正电压被供应到第二阱区域622时，第二传输晶体管PTR2的阈值电压可以在负方向上稍微变化，然而，当负电压被供应到第二阱区域622时，第二传输晶体管PTR2的阈值电压可以在正方向上稍微变化。
在实验示例中，当0V的电压被供应到第二阱区域622时，体效应减小，并且如此，第二传输晶体管PTR2的阈值电压的变化被测量为大约4.5V，然而，当2V的电压被供应到第二阱区域622时，体效应减小，并且如此，第二传输晶体管PTR2的阈值电压的变化被测量为大约4.28V。
在实验示例中，当25V的偏压被施加到处于0V的电压被供应到第二阱区域622的状态下的第二晶体管PTR2时，第二传输晶体管PTR2的输出电压被测量为大约24.16V，然而，25V的偏压被施加到处于2V的电压被供应到第二阱区域622的状态下的第二晶体管PTR2时，第二传输晶体管PTR2的输出电压被测量为大约24.41V。这里，第二传输晶体管PTR2的输出电压可以与供应到字线的电压成比例。
参照图8至图10，即使当0V的电压(或不同的电压)被供应到与第二区域101b相邻的第一区域101a的第一阱区域621时，因为第二区域101b通过植入区域IIP与第一区域101a绝缘，所以正电压(例如，2V)或负电压也可以被供应到第二阱区域622。
图11是示出根据本公开的示例实施例的非易失性存储器装置的框图。
参照图1至图11，非易失性存储器装置400可以包括存储器单元阵列410、第一行解码器块420、第二行解码器块430、页缓冲器块440、数据输入和输出块450、缓冲器块460和/或控制逻辑块470。
存储器单元阵列410可以包括共源极板210上的多个存储器块BLK1至BLKz。每个存储器块可以包括至少一个单元结构220。每个单元结构220可以包括多个存储器单元。存储器单元阵列410可以在存储器单元区域200中实施。
存储器块BLK1至BLKz中的每一个可以经由至少一条接地选择线GSL、字线WL、以及两条或更多条串选择线SSL连接到第一行解码器块420和第二行解码器块430。
字线WL的一部分可以用作伪字线。每个存储器块可以经由多条位线BL连接到页缓冲器块440。多个存储器块BLK1至BLKz可以共同连接到多条位线BL。
第一行解码器块420可以经由接地选择线GSL、字线WL和串选择线SSL连接到存储器单元阵列410。第一行解码器块420可以在控制逻辑块470的控制下操作。
第二行解码器块430可以经由接地选择线GSL、字线WL和串选择线SSL连接到存储器单元阵列410。第二行解码器块430可以在控制逻辑块470的控制下操作。
第一行解码器块420和第二行解码器块430中的每一个可以对从缓冲器块460接收的行地址RA进行解码，并且可以根据经解码的行地址控制施加到串选择线SSL、字线WL和接地选择线GSL的电压。
第一行解码器块420可以包括第一共源极线开关423。第一共源极线开关423可以将电压偏置到共源极板210。第二行解码器块430可以包括第二共源极线开关433。第二共源极线开关433可以将电压偏置到共源极板210。根据示例实施例，可以省略第一共源极线开关423和第二共源极线开关433。
页缓冲器块440经由多条位线BL连接到存储器单元阵列410。页缓冲器块440经由多条数据线DL连接到数据输入和输出块450。页缓冲器块440在控制逻辑块470的控制下操作。
在写入操作中，页缓冲器块440可以存储要写入存储器单元中的数据。页缓冲器块440可以基于所存储的数据将电压施加到多条位线BL。在读取操作中或者在写入操作或擦除操作的验证读取中，页缓冲器块440可以读出位线BL的电压，并且可以存储所读出的结果。
数据输入和输出块450经由多条数据线DL连接到页缓冲器块440。数据输入和输出块450可以从缓冲器块460接收列地址CA。数据输入和输出块450可以根据列地址CA将由页缓冲器块440读取的数据输出到缓冲器块460。数据输入和输出块450可以根据列地址CA将从缓冲器块460接收的数据传输到页缓冲器块440。
缓冲器块460可以经由第一信道CH1从外部装置接收命令CMD和地址ADDR，并且可以与外部装置交换数据DATA。缓冲器块460可以在控制逻辑块470的控制下操作。缓冲器块460可以将命令CMD传输到控制逻辑块470。缓冲器块460可以将地址ADDR的行地址RA传输到第一行解码器块420和第二行解码器块430，并且可以将列地址CA传输到数据输入和输出块450。缓冲器块460可以与数据输入和输出块450交换数据DATA。
控制逻辑块470可以经由第二信道CH2与外部装置交换控制信号CTRL。控制逻辑块470可以控制缓冲器块460路由命令CMD、地址ADDR和数据DATA。控制逻辑块470可以对从缓冲器块460接收的命令CMD进行解码，并且可以根据经解码的命令来控制非易失性存储器装置400。
示意性地，第一行解码器块420、第二行解码器块430、页缓冲器块440、数据输入和输出块450、缓冲器块460和/或控制逻辑块470可以在外围电路区域100中实施。
第一行解码器块420或第一行解码器块420的至少一部分可以在第一暴露区域120中实施。第二行解码器块430或第二行解码器块430的至少一部分可以在第二暴露区域130中实施。缓冲器块460或缓冲器块460的至少一部分可以在第三暴露区域140中实施。
控制逻辑块470可以包括行电压驱动器471和共源极线(CSL)驱动器472。行电压驱动器471可以生成要施加到串选择线SSL、字线WL和接地选择线GSL的各种电压，并且可以将生成的电压传输到第一行解码器块420和第二行解码器块430。
共源极线驱动器472可以生成要施加到共源极板210的各种共源极线电压VCSL，并且可以将所生成的共源极线电压VCSL传输到第一共源极线开关423和第二共源极线开关433。
图12是示出与图11中的一个存储器块对应的解码器块的构成元件的一部分的框图。
参照图1至图12，第一行解码器块420可以包括晶体管阵列421、块解码器424和/或解码器425。
晶体管阵列421可以包括多个晶体管。多个晶体管之中的连接到接地选择线GSL、第一字线WL1至第八字线WL8、以及第十一串选择线至第二十二串选择线SSL11、SSL12、SSL21和SSL22的晶体管可以是传输晶体管422。
传输晶体管422可以响应于块解码器424的控制而同时导通或截止。传输晶体管422中的每一个可以经由对应的线将从解码器425传输的电压传输到存储器块BLKi。
多个晶体管之中的将电压传输到共源极板210的晶体管(多个晶体管)可以是共源极线开关423。共源极线开关423可以响应于控制逻辑块470的控制而导通或截止。共源极线开关423可以向共源极板210施加从控制逻辑块470的共源极线驱动器472接收的共源极线电压VCSL。
块解码器424可以从缓冲器块460接收指示行地址RA的存储器块BLKi的块地址。当块地址指示存储器块BLKi时，块解码器424可以使传输晶体管422导通。当块地址不指示存储器块BLKi时，块解码器424可以使传输晶体管422截止。
解码器425可以从控制逻辑块470的行电压驱动器471接收接地选择线电压、字线选择电压、字线非选择电压、串选择电压和串非选择电压。此外，解码器425可以从缓冲器块460接收行地址RA的除块地址之外的剩余地址。
解码器425可以将接地选择线电压施加到连接到接地选择线GSL的传输晶体管422。解码器425可以将字线选择电压施加到连接到字线WL1至WL8之中的由剩余地址指示的字线的传输晶体管422，并且可以分别将字线非选择电压施加到连接到剩余的字线的传输晶体管422。
解码器425可以将串选择电压施加到连接到串选择线SSL11、SSL12、SSL21和SSL22之中的由剩余的地址指示的串选择线的传输晶体管422。解码器425可以将串非选择电压施加到连接到串选择线SSL11、SSL12、SSL21和SSL22之中的不由剩余的地址指示的串选择线的传输晶体管422。
第二行解码器块430可以包括晶体管阵列431、块解码器434和/或解码器435。晶体管阵列431可以包括传输晶体管432和共源极线开关433。第二行解码器块430可以与第一行解码器块420具有相同的结构，并且可以以与第一行解码器块420的方式相同的方式操作。因此，将不给出重复的描述。
示意性地，第一行解码器块420和第二行解码器块430可以分别设置在第一暴露区域120和第二暴露区域130中。在另一示例中，第一行解码器块420和第二行解码器块430的至少一些部分(例如，晶体管阵列421和431)可以分别设置在第一暴露区域120和第二暴露区域130中。
经由共源极线开关423和433将共源极线电压VCSL施加到共源极板210的共源极线驱动器472可以设置在埋置区域110中。共源极线开关423和433可以被描述为第一行解码器块420和第二行解码器块430的一些部分，因为共源极开关423和433与传输晶体管422和432一起密集地设置。然而，共源极线开关423和433也可以被理解为与第一行解码器块420和第二行解码器块430区分开的构成元件。
根据本公开的示例实施例，可以提高传输晶体管中的输出电压相对于输入电压的效率。
以上公开的元件中的一个或多个可以包括以下的一个或多个处理电路或者在以下的一个或多个处理电路中实施：诸如包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或者它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经参照附图描述了本公开的示例实施例，但是本领域技术人员应理解，在不脱离本公开的范围并且不改变本公开的基本特征的情况下，可以做出各种修改。因此，应仅以描述性的含义而非出于限制的目的来考虑上述示例实施例。

Claims (20)

1.一种非易失性存储器装置，包括：
存储器单元区域，其包括多个单元晶体管；
第一类型的半导体衬底，其包括外围电路区域，所述外围电路区域包括被配置为控制所述多个单元晶体管的电路；以及
多个传输晶体管，其位于所述半导体衬底的外围电路区域上；
其中，所述外围电路区域包括第一区域和第二区域，所述第一区域和所述第二区域被掺杂至位于所述半导体衬底的上部处的深度，同时通过植入区域彼此绝缘，
其中，所述第一区域是与所述第一类型不同的第二类型，并且包括第一掺杂区域、以及位于所述第一掺杂区域之下并且被配置为具有比所述第一掺杂区域高的掺杂浓度的第一阱区域，
其中，所述第二区域是所述第一类型，并且包括第二掺杂区域、以及位于所述第二掺杂区域之下并且被配置为具有比所述第二掺杂区域高的掺杂浓度的第二阱区域，
其中，所述多个传输晶体管之中的位于所述第一区域上的第一传输晶体管连接到串选择线或接地选择晶体管，
其中，所述多个传输晶体管之中的位于所述第二区域上的第二传输晶体管连接到字线，
其中，正电压或负电压在所述第二传输晶体管的操作期间被施加到所述第二阱区域。
2.根据权利要求1所述的非易失性存储器装置，其中：
所述第一类型是P型；并且
所述第二类型是N型。
3.根据权利要求2所述的非易失性存储器装置，其中：
所述第一传输晶体管是P型金属氧化物半导体晶体管；并且
所述第二传输晶体管是N型金属氧化物半导体晶体管。
4.根据权利要求2所述的非易失性存储器装置，其中：
所述第一阱区域是所述第二类型；并且
所述第二阱区域是所述第一类型。
5.根据权利要求2所述的非易失性存储器装置，其中，所述植入区域是所述第二类型。
6.根据权利要求1所述的非易失性存储器装置，其中，所述植入区域包括侧壁区域和深阱区域，所述侧壁区域围绕所述第一区域和所述第二区域中的每一个的侧表面，所述深阱区域围绕所述第一区域和所述第二区域中的每一个的底表面。
7.根据权利要求6所述的非易失性存储器装置，其中，所述第一阱区域和所述第二阱区域直接位于所述深阱区域上。
8.根据权利要求6所述的非易失性存储器装置，其中，所述侧壁区域包括位于所述第一区域与所述第二区域之间的区域。
9.根据权利要求1所述的非易失性存储器装置，其中，正电压或负电压被配置为施加到所述植入区域。
10.根据权利要求9所述的非易失性存储器装置，其中，与被施加到所述第二阱区域的所述正电压或所述负电压相同的电压被配置为施加到所述植入区域。
11.根据权利要求10所述的非易失性存储器装置，其中，接地电压被配置为施加到所述半导体衬底。
12.根据权利要求9所述的非易失性存储器装置，其中，被配置为施加到所述第二阱区域的电压信号的电压电平不高于所述第二传输晶体管的输入电压信号的电压电平。
13.根据权利要求1所述的非易失性存储器装置，还包括：
接触件，其延伸穿过所述第二掺杂区域，并且被配置为将电压信号供应到所述第二阱区域。
14.根据权利要求1所述的非易失性存储器装置，其中：
所述外围电路区域还包括通过所述植入区域与所述第一区域和所述第二区域绝缘的第三区域；
所述第二区域位于所述第一区域与所述第三区域之间；
所述多个传输晶体管之中的位于所述第一区域上的所述第一传输晶体管连接到所述串选择线；以及
所述多个传输晶体管之中的位于所述第三区域上的第三传输晶体管连接到所述接地选择晶体管。
15.根据权利要求14所述的非易失性存储器装置，其中，所述植入区域包括位于所述第二区域与所述第三区域之间的侧壁区域。
16.根据权利要求1所述的非易失性存储器装置，其中，20V或更大的电压被施加到所述多个传输晶体管。
17.一种非易失性存储器装置，包括：
存储器单元阵列，其包括多个存储器块；以及
行解码器块，其经由接地选择线、字线和串选择线连接到所述多个存储器块，
其中，所述行解码器块包括：
半导体衬底，
第一传输晶体管，其位于所述半导体衬底的第一区域上，并且连接到所述接地选择线，
第二传输晶体管，其位于所述半导体衬底的第二区域上，并且连接到所述字线，以及
第三传输晶体管，其位于所述半导体衬底的第三区域上，并且连接到所述串选择线，
其中，所述第一区域、所述第二区域和所述第三区域中的每一个是从所述半导体衬底的顶表面掺杂至第一深度的区域，
其中，所述第一区域、所述第二区域和所述第三区域在所述半导体衬底处通过植入区域彼此绝缘，
其中，所述植入区域包括侧壁区域和深阱区域，所述侧壁区域围绕所述第一区域、所述第二区域和所述第三区域中的每一个的侧壁，所述深阱区域围绕所述第一区域、所述第二区域和所述第三区域中的每一个的底表面，
其中，所述第二区域包括掺杂区域、以及在所述掺杂区域之下以比所述掺杂区域高的浓度掺杂的阱区域，
其中，正电压或负电压被施加到所述阱区域。
18.根据权利要求17所述的非易失性存储器装置，其中：
所述侧壁区域位于所述深阱区域上；以及
所述第一区域、所述第二区域和所述第三区域中的每一个的侧壁和底表面被所述植入区域完全围绕。
19.根据权利要求17所述的非易失性存储器装置，其中：
所述植入区域是以第一浓度掺杂的区域；
所述第二区域位于所述第一区域与所述第三区域之间；以及
所述侧壁区域位于所述第一区域与所述第二区域之间以及所述第二区域与所述第三区域之间。
20.一种非易失性存储器装置，包括：
存储器单元阵列，其包括多个存储器块；以及
行解码器块，其经由接地选择线、字线、伪字线和串选择线连接到所述多个存储器块，
其中，所述行解码器块包括：
半导体衬底，
第一传输晶体管，其位于所述半导体衬底的第一区域上，并且连接到所述接地选择线，
第二传输晶体管，其位于所述半导体衬底的第二区域上，并且连接到所述字线或所述伪字线，以及
第三传输晶体管，其位于所述半导体衬底的第三区域上，并且连接到所述串选择线，
其中，所述第一区域、所述第二区域和所述第三区域中的每一个是从所述半导体衬底的顶表面掺杂至第一深度的区域，
其中，所述半导体衬底包括侧壁区域和深阱区域，所述侧壁区域围绕所述第一区域、所述第二区域和所述第三区域中的每一个的侧壁，所述深阱区域围绕所述第一区域、所述第二区域和所述第三区域中的每一个的底表面，
其中，植入区域是以第一浓度掺杂的区域，并且将所述第一区域、所述第二区域和所述第三区域彼此绝缘，
其中，所述第一区域包括第一掺杂区域、以及在所述第一掺杂区域之下以比所述第一掺杂区域高的浓度掺杂的第一阱区域，
其中，所述第二区域包括第二掺杂区域、以及在所述第二掺杂区域之下以比所述第二掺杂区域高的浓度掺杂的第二阱区域，
其中，具有比所述第二传输晶体管的输入电压信号低的电平的电压信号经由延伸穿过所述第二掺杂区域的接触件被施加到所述第二阱区域。
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