KR940006344A - 출력 버퍼 회로 및 입력 버퍼 회로를 구비한 시스템 - Google Patents

Abstract

본 발명의 시스템은 출력 버퍼 회로 및 입력 버퍼 회로를 구비하며, 상기 출력 버퍼 회로는 그 회로내에서 발생하는 방해 신호를 제거하기 위해서 두개의 버퍼 회로 사이에서 전송될 신호의 레벨을 상당히 감소시키는데, 상기 방해 신호는 최초 레벨이 기억된 후 입력 신호에서의 전압이 변이동아나 높은 피크 전류의 결과로서 발생한다. 상기 방해 신호의 영향을 더욱 감소시키기 위해서, 상기 방해 신호의 영향을 받지 않고, 출력 버퍼 회로의 출력 신호가 결정되는 것과 관련된 기준 전압 레벨이 유사하게 입력 버퍼 회로에 전송된다. 전송될 신호의 에지 스티프니스를 증가시키기 위해서, 직렬 구성의 인버터 및 캐패시터 분압기가 출력 버퍼 회로의 입력과 입력 버퍼 회로의 입력사이에 삽입된다. 상기 입력 버퍼 회로는 오프셋 전압을 감소시키는 감소 수단을 구비한다.

Description

출력 버퍼 회로 및 입력 버퍼 회로를 구비한 시스템

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

도면은 본 발명에 따른 출력 버퍼 회로 및 입력 버퍼 회를 구비한 시스템도.

Claims (9)

1. 버퍼 회로로서, 제1인버터 회로를 구비하되, 그 인버터 회로가 상기 버퍼 회로의 입력 단자 및 출력 단자를 형성하는 입력 단자 및 출력 단자와, 제1전원 전압용의 단자를 구비하며, 상기 버퍼 회로의 입력 단자와 출력 단자 사이에 직렬 구성의 제2인버터 회로와 제1캐패시터가 삽입되는데, 상기 제2인버터 회로가 제2전원 전압용의 단자에 접속되게 한 출력 버퍼 회로로 되는 버퍼 회로에 있어서, 버퍼 회로의 출력 단자 상의 출력 신호의 스윙 전압이 입력 단자인 인가된 신호의 스윙 전압의 소정의 분수이며, 기준 전압 레벨을 결정하기 위한 결정 수단이 제공되는 것을 특징으로 하는 버퍼 회로.
2. 제1항에 있어서, 상기 제1및 제2전원 전압은 대칭 전원 전압이며, 제1인버터 회로가 게이트 및 트레인 접속부가 각기 상호 결합된 적어도 한쌍의 상보 전계 효과 트랜지스터를 구비하며, 상기 트랜지스터의 입력 단자가 상호 결합 게이트 접속부에 결합되며, 출력단자가 상호 결합 게이트 접속부에 결합되며, 상기 트랜지스터의 입력 단자가 상호 결합 게이트 접속부에 결합되며, 출력단자가 상호 결합 게이트 접속부에 결합되며, 상기 상보 트랜지스터 쌍중 P-채널 FET의 소스 접속부가 제1양의 전원 전압용의 단자에 결합되며, 상기 쌍중 n-채널 FET의 소스 접속부가 제1음의 전원 전압용의 단자에 결합되며, 기준 전압 레벨이 양의 제2전압 레벨과 음의 제2전압 레벨사이에서 구성되는 것을 특징으로 하는 버퍼 회로.
3. 버퍼 회로로서, 제3인 버터 회로를 구비하되, 상기 인버터회로가 상기 버퍼 회로의 입력단자 및 출력 단자를 형성하는 입력 단자 및 출력 단자와, 제2전원 전압용의 단자를 구비하게 한 제1항 또는 제2항의 버퍼 회로와 협동 하는 버퍼 회로에 있어서, 제3인버터 회로가 출력 단자상에서 기준 전압 레벨을 수신하는 제2입력 단자 및 상기 버퍼 회로의 오프셋 전압을 감소시키는 감소 수단에 의해 입력 단자상에서 수신된 신호의 스윙 전압에 대한 확장변환을 제공하는 것을 특징으로 하는 버퍼회로.
4. 제3항에 있어서, 제2전원 전압은 대칭 전원 전압이며, 제3인버터 회로가 게이트 및 드레인 접속부가 상호 결합된 적어도 한쌍이 상보 트랜지스터를 구비하며, 그 입력 단자가 상기 상호 결합 게이트 접속부에 결합되며, 출력 단자가 상기 상호 결합 드레인 접속부에 결합되며, 상기 상보 트랜지스터쌍중 p-채널FET의 소스 접속부가 제2양의 전원 전압용의 단자에 결합되며, 그 n-채널 FET가 제2음의 전원 전압용의 단자에 결합되는 것을 특징으로 하는 버퍼 회로.
5. 제4항에 있어서, 상기 버퍼 회로의 오프셋 전압을 제한하는 제한 수단은 다른 한쌍의 상보 FET를 포함하며, 그 각각은 상호 결합된 게이트 및 드레인 접속부를 가지며, 이들 접속부는 제2입력 단자에 접속되며, 상기 두개의 FET의 소스 접속부가 대응하는 한쌍의 트랜지스터의 소스 접속부에 결합되는 것을 특징으로 하는 버퍼 회로.
6. 제3항에 있어서, 출력 단자상의 신호의 스윙 전압이 출력 버퍼 회로의 출력 단자상의 신호의 그것과 동일한 것을 특징으로 하는 버퍼 회로.
7. 제1항에 있어서 청구된 출력 버퍼 회로로서 동작하는 버퍼 회로를 구비하되, 상기 출력 버퍼 회로의 출력이 제4항에서 청구된 입력 버퍼 회로로서 동작하는 버퍼 회로의 입력에 결합하게 한 시스템에 있어서, 상기 출력 버퍼회로의 출력 단자와 공통 전압 레벨 사이와, 상기 입력 버퍼 회로의 입력 단자와 공통 전압 레벨 사이에 각기 제1캐패시터와 직렬 구성의 제2및 제3캐패시터가 제공되는데, 이로서 캐패시터 분압기를 구성하는 것을 특징으로 하는 버퍼 회로.
8. 제2항 또는 제4항에 있어서, 모든 FET가 C-MOSFET로서 배열되는 것을 특징으로 하는 버퍼 회로.
9. 제2항 또는 제4항에 있어서, 제1전원 전압 레벨이 각기 +250mV와 -250mV이며, 제2전원 전압 레벨이 각기 +5V와 -5V인 것을 특징으로 하는 버퍼 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.