DE2346966B2 - Verfahren zur uebertragung von signalen zwischen zwei chips mit schnellen komplementaer-mos-schaltungen - Google Patents
Verfahren zur uebertragung von signalen zwischen zwei chips mit schnellen komplementaer-mos-schaltungenInfo
- Publication number
- DE2346966B2 DE2346966B2 DE19732346966 DE2346966A DE2346966B2 DE 2346966 B2 DE2346966 B2 DE 2346966B2 DE 19732346966 DE19732346966 DE 19732346966 DE 2346966 A DE2346966 A DE 2346966A DE 2346966 B2 DE2346966 B2 DE 2346966B2
- Authority
- DE
- Germany
- Prior art keywords
- output
- input
- transistor
- stage
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
- H03K23/505—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two with a base which is an odd number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
MK die relativ hohe.
dem zweiten i_mp \i) uucmagv.·· ....-, —
auf diesem Chip (2) angeordneten Eingangsstufe (13) der übertragene niedrige Pegel zunächst verstärkt
wird und anschließend der auf dem zweiten Chip (2) angeordneten, als MOS-Schaltung ausgebildeten
internen Schaltung (14) zugeführt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verbindungsleitung (3) zwei
Leitungen enthält, auf denen komplementäre Signale übertragen werden.
3. Ausgangsstufe zur Durchführung des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß ein Inverter (126, 125) vorgesehen ist, dessen Ausgang mit dem Gate eines Transistors
(127) verbunden ist, wobei dieser Transistor das transformierte, invertierte Signal an den Ausgang
(1210i) der Ausgangsstufe (12) legt und daß ein Transistor (128) vorgesehen ist, dessen Gate mit dem
Eingang (121) der Ausgangsstufe (12) verbunden ist, wobei dieser Transistor das transformierte Signal an
den Ausgang (129) anlegt.
4. Eingangsstufe zur Durchführung des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß eine Verstärkerstufe (133) vorgesehen ist, daß die Signale über Transistoren (1335, 1336) an die
Verstärkersiufe anlegbar sind und daß die verstärkten Signale Inverterstufen (138, 139) zugeführt
weiden, wobei die Ausgänge dieser Inverterstufen mit der MOS-Schaltung (14) verbunden sind.
5. Eingangsstufe nach Anspruch 4, dadurch gekennzeichnet, daß die Verstärkerstufe (133) aus
einer getakteten, bistabilen Kippstufe besteht.
6. Eingangsstufe nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Eingänge (134, 135) der
Eingangsstufe (13) durch Widerstände (136, 137) an den Wellenwiderstand der Übertragungsleitung
angepaßt sind.
en Eingangs- und Ausgangsstufen ir Durchführung aes erfindungsgemäßen Verfahrens
Die Fi «2 zeigt ein Schaltbild einer erf.ndungsgema-Ausgfngsstufe
und ein Schaltbild einer erf.ndungs-
t deen r EESunSglUflmr,en die folgenden über.egun
η Bei schnellen Komplementär-MOS-Schaltungen,
:n: Bei scnneneii _„,_, 1I,,-^schaltungen, tritt das
Die Erfindung bezieht sich auf ein Verfahren zur Übertragung von Signalen zwischen zwei Chips mit
schnellen Komplementär-MOS-Schaltungen nach dem Oberbegriff des Patentanspruches 1.
Die Aufgabe der Erfindung besteht darin, ein Verfahren anzugeben, mit dessen Hilfe Ausgangssignale
eines ersten Chips mit kurzen Zeiten von diesem zu einem zweiten Chip übertragen werden.
Diese Aufgabe wird durch ein erfindungsgemäßes Verfahren gelöst, das durch die in dem Kennzeichen des
Patentanspruchs 1 aufgeführten Merkmale gekennzeichnet ist.
In den Patentansprüchen 4 und 3 ist ein Aufbau von erfindungsgemäßen Eingangs- und Ausgangsstufen zur
Welienlviderständen von ca. 100 Ω abgeschlossenen
tt,eS-g "* *« V%A so11 Γ ff
erindungsgemäße Verfahren erläutert werden. Auf
bei der auf einem elektrisch isolierenden Subs rat
inselförmige Halbleiterschichten aus Silizium aufgebraTsind
wobei diese Halble.tersch.chtcn die einzelnen Bauelemente enthalten Der Ausgang 111 der
fmernen Schaltung 11 ist mit dem Eingang 121 der
Ausgangsstufe 12 verbunden. In der Ausgangsstufe 12
iSI cter hohe Signalpegel der internen (Komplemen-Tär-MOS-iSehaltung
11 auf einen relativ niederen Pegel \ransform ert und an den Ausgang 122 gegeben.
Vonenhafterwe.se wird dadurch Leistung in der
Ausgangsstufe e.ngespart. Der Ausgang 122 «t über
eine Verbindungsleitung 3 mit dem Eingang 131 der auf
dem weiten Chip 2 angeordneten Emgangsstuic 13
v verbunden. In dieser Eingangsstufe wird mit dem
übertragenen S.gnal des niederen Pegels cm Schalter,
SeS eisweise ein MOS-Transistor, gesteuert, dessen Ausgang zu einem Verstärker führ», der das niedere
Signal auf das hohe, für die interne Komplementar-,5
MOS-Schaltung 14 notwendige Signal verstärkt. Das hohe Signa, lieg, am Ausgang 132 der E.ngangsstufe13
an. Der Ausgang 132 ist mit dem Fingang 141 *,
internen Schaltung 14 verbunden.
In der Fig 2 sind spezielle crfindungsgemaBe
Schaltungen einer Ausgangsstufe und einer E.ngangsstufc dargestellt. Solche Schaltungen kommcn fur
schnelle Komplementär-MOS-Schaltungci, die sowohl
in Massiv-Silizium-Technik als auch in ESFl-MOS-Vechnik
aufgebaut sind in Frage. Einzelheiten der Fi β 2 die bereits in Zusammenhang mit der H g. 1
erläutert wurden, tragen die entsprechenden Bc/ugs/ci-
thnüis Signal von der internen Schaltung des Ch.ps 1
wird an den Eingang 121 der auf dem Chip 1 angeordneten Ausgangsstufe 12 gegeben. Zwischen den
Punkten 123 und 124 liegt die Betriebsspannung an. Vorzugsweise liegt der Punkt 124 an 0 Volt und der
Punkt 123 an etwa 10 V. Die Verbindungsleitung zu dem anderen Chip 2 wird über einen Source-Folger
angesteuert. Aus Gründen der Störsicherheit ist es jedoch zweckmäßig, vorzugsweise zwei Ausgangsleitungen
129 und 1210 zu verwenden, auf denen komplementäre Ausgangssignale übertragen werden.
Zu diesem Zweck wird das hochpegelige Signal, das an dem Eingang 121 anliegt, direkt auf das Gate des
Transistors 128 gegeben, der bei Anliegen eines Signals leitend geschaltet wird, und somit eine Spannung die
vorzugsweise etwa in der Größenordnung von 1 Volt liegt (ECL-Pegel), an den Ausgang 129 geschaltet. Zur
Herstellung des komplementären Ausgangssignals wird das an dem Eingang 121 anliegende Sigi.al, das etwa von
der Größenordnung von 5 bis 10 Volt ist, an den aus den
Transistoren 125 und 126 bestehenden Inverter gegeben, der dieses Signal invertiert und an das Gate
des Transistors 127 anlegt. Dadurch wird erreicht, daß der Transistor 127 geöffnet ist, wenn an dem Eingang
121 gerade kein Signal anliegt. Das bedeutet, daß an dem Ausgang 1210 das zu dem an dem Ausgang 129
anliegenden Signal komplementäre Signal anliegt. Vorzugsweise sind die Transistoren 126, 127 und 128 in
N-Kanal-MOS-Technik und der Transistor 125 in
P-Kanai-MOS-Technik ausgeführt.
Da die Transistoren des Source-Folgers bei kleinem Innenwiderstand möglichst kleine Abmessungen aufweisen
sollen — bei 10 Volt genügt ein Innenwiderstand
des Source-Folgers von etwa 900 Ω, um durch .Spannungsteilung zwischen diesem Innenwiderstand
und dem Abschlußwiderstand der Leitung, der etwa 100 Ω betrag1, an der Leitung ein Signal von 1 Volt zu
erzeugen —, kann man diese Transistoren in der sogenannten Doppeldiffusions-Technik herstellen. Bei
dieser Diffusions-Technik sind Transistoren mit Kanallängen von etwa 1 μπι möglich. In den älteren
Patentanmeldungen P 21 50 794.8 und P 23 35 333.5 sind solche Transistoren, die in der sogenannten Doppeldiffusions-Technik
hergestellt sind, im einzelnen beschrieben. Diese Transistoren bringen den weiteren Vorteil
mit sich, daß die Kapazität zwischen Gate und Drain sehr klein ist und somit die bei der Umladung störende
kapazitive Kopplung niedrig gehalten wird.
Als wesentliches Bestandteil der auf dem zweiten Chip angeordneten Eingangsstufe 13 ist eine Verstärkerstufe,
vorzugsweise eine getaktetc bislabile Kippstufe 133 vorgesehen. In der Veiöffentlichung
»Storage Array and Sense/Refresh Circuit for Single Transistors Memory Cells« JEEE SC-7 (1972), S. 217
sind solche bistabilen Kippstufen beschrieben. Die Kippstufe der F i g. 2 besteht aus den Transistoren 1331
bis 1334. In der aus der Fig. 2 ersichtlichen Weise, ist
parallel zu dem Transistor 1331 der Transistor 1335 geschaltet. Parallel zu dem Transistor 1332 ist der
Transistor !336 geschaltet. Die Gateelektrode des Transistors 1335 ist mit dem Hingang 134 der
Eingangsstufc 13 verbunden. Dieser Eingang 134 wiederum ist über eine in der Figur nicht dargestellte
Verbindungsleitung mit dem Ausgang 129 der Ausgangsstufe 12 des anderen Chips verbunden. Die
Gateelektrode des Transistors 1336 ist mit dem Eingang 135 der Eingangsstufe 13 verbunden. Der Eingang 135
ist über eine in der Figur ebenfalls nicht dargestellte Verbindungsleitung mit dem Ausgang 1210 der Ausgangsstufe
12 des anderen Chips verbunden. Auf dem Chip 2 sind die Verbindungsleitungen vorzugsweise mit
ihrem Wellenwiderstand abgeschlossen. Hierfür sind die Widerstände 136 (100 Ω) und 137 (100 Ω) vorgesehen.
Der zwischen diesen Widerständen angeordnete Punkt 138 liegt vorzugsweise an 0 Volt. Vorzugsweise sind die
Transistoren 1331, 1332, 1335 und 1336 in N-Kanal-MOS-Technik
und die Transistoren 1333 und 1334 in P-Kanal-MOS-Technik aufgebaut.
Beim Betrieb wird die bistabile Kippstufe 133 getaktet Zu diesem Zweck wird der Takt 0 an die
Leitung 1337 angeschaltet. Zunächst sei der Takt abgeschaltet Entsprechend der Eingangssignale, die an
den Eingängen 134 und 135 anliegen, werden die Widerstände der beiden Eingangs-MOS-Transistoren
1335 und 1336 eiiigeste"· Beim Einschalten der
Taktspannung wird die bistabile Kippschaltung 133 entsprechend der Zustände der beiden Eingangs-MOS-Transistoren
gesetzt. Die dabei an den Knotenpunkten 1338 und 1339 der Kippschaltung auftretenden Spannungen
werden zweckmäßigerweise über zwei Inverterstufen 138 und 139 verstärkt und der inneren
Schaltung auf dem Chip zugeführt. Der Inverter 138. der aus den Transistoren 1381 und 1382 besteht ist mit dem
Knoten 1338 der Kippschaltung verbunden. Vorzugsweise liegt der Punkt 1384 des Inverters 138 an Masse
und der Punkt 1385 an 10 V. Der Transistor 1381 ist vorzugsweise in P-Kanal-MOS Technik und der Transistör
1382 in N-Kanal-MOS-Technik aufgebaut. Der Inverter 139, der aus den Transistoren Π91 und 1392
besteht, ist mit dem Knoten 1339 der Kippschaltung verbunden. Vorzugsweise liegt der Punkt 1394 des
Inverters 139 an Masse und der Punkt 1395 an etwa 10 V. Der Transistor 1391 ist vorzugsweise in P-Kanal-MOS-Technik
und der Transistor 1392 in N-Kanal-MOS-Technik aufgebaut.
Durch eine entsprechende Auslegung der bistabilen Kippstufe 133 und der Inverterstufen 138 und 139 läßt
sich erreichen, daß die Eingangssignale im Rhythmus der Taktfrequenz verstärkt der logischen Schaltung auf
dem Chip zugeführt werden. Unter Umständen kann es zweckmäßig sein, statt der Eingangs-MOS-Transistoren
1335 und 1336 sogenannte MES-Feldeffekttransistoren einzusetzen,die kompatibel mit der ESFI-MOS-Technik
hergestellt werden können und die unter Umständen eine höhere Steilheit als MOS-Transistoren aufweisen.
Vorteilhafterweise bewirkt der sogenannte Bootstrap-Effekt eine Verbesserung der Verstärkung der
Schaltung in der Fingangsstufe !3. In der Veröffentlichung
»Eleminating Threshold Losses in MOS Circuits by Bootstrapping Using Varactor Coupling« in IF.EE
SC-7 (1972), S. 217 ist dieser Effekt beschrieben.
Vorzugsweise können die erfindungsgemäßen Ein-
6c gangs- und Ausgangsstufen auch bei Ein-Kanal-MOS-Schaltungen
in entsprechend abgewandelter Form eingesetzt werden.
Hierzu 1 Blatt Zeichnungen
Claims (1)
- 23 46S66Durchführung des erfindungsgemäßen Verfahrens an-Patentansprüche:D
gegeben.1 Verfahren zur Übertragung von Signalenzwischen zwei Chips mit schnellen Komplementar-MQS-Schalüingen. dadurch e^ennzeich^. net. daß der hohe Spannungspegel am Ausgang(„„ ein der a.s_ MOS-SchaUuns!W^ errindungsgemäßen Verfahrens eine Verwendung von relativ
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19732346966 DE2346966B2 (de) | 1973-09-18 | 1973-09-18 | Verfahren zur uebertragung von signalen zwischen zwei chips mit schnellen komplementaer-mos-schaltungen |
GB35054/74A GB1479185A (en) | 1973-09-18 | 1974-08-08 | Integrated circuits |
NL7411692A NL7411692A (nl) | 1973-09-18 | 1974-09-03 | Werkwijze voor het overdragen van signalen tussen twee chips met snelle complementaire mos-schakelingen. |
IT27202/74A IT1021305B (it) | 1973-09-18 | 1974-09-12 | Dispositivo per trasmettere segna li fra due chip con circuiti mos complementari veloci |
FR7430843A FR2244314B1 (de) | 1973-09-18 | 1974-09-12 | |
LU70921A LU70921A1 (de) | 1973-09-18 | 1974-09-16 | |
US05/506,840 US4002928A (en) | 1973-09-18 | 1974-09-17 | Process for transmitting signals between two chips with high-speed complementary MOS circuits |
BE148663A BE820069A (fr) | 1973-09-18 | 1974-09-18 | Procede pour la transmission de signaux entre deux plaquettes munies de circuits a mos complementaires rapides |
JP49108283A JPS5058958A (de) | 1973-09-18 | 1974-09-18 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19732346966 DE2346966B2 (de) | 1973-09-18 | 1973-09-18 | Verfahren zur uebertragung von signalen zwischen zwei chips mit schnellen komplementaer-mos-schaltungen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2346966A1 DE2346966A1 (de) | 1975-04-17 |
DE2346966B2 true DE2346966B2 (de) | 1976-07-29 |
Family
ID=5892965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19732346966 Withdrawn DE2346966B2 (de) | 1973-09-18 | 1973-09-18 | Verfahren zur uebertragung von signalen zwischen zwei chips mit schnellen komplementaer-mos-schaltungen |
Country Status (9)
Country | Link |
---|---|
US (1) | US4002928A (de) |
JP (1) | JPS5058958A (de) |
BE (1) | BE820069A (de) |
DE (1) | DE2346966B2 (de) |
FR (1) | FR2244314B1 (de) |
GB (1) | GB1479185A (de) |
IT (1) | IT1021305B (de) |
LU (1) | LU70921A1 (de) |
NL (1) | NL7411692A (de) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4147940A (en) * | 1977-01-24 | 1979-04-03 | Westinghouse Electric Corp. | MOS Interface circuit |
US4481642A (en) * | 1981-06-02 | 1984-11-06 | Texas Instruments Incorporated | Integrated circuit FSK modem |
US4414480A (en) * | 1981-12-17 | 1983-11-08 | Storage Technology Partners | CMOS Circuit using transmission line interconnections |
WO1984002620A1 (en) * | 1982-12-27 | 1984-07-05 | Storage Technology Partners | Cmos circuit using transmission line interconnections |
US4572972A (en) * | 1983-01-18 | 1986-02-25 | At&T Laboratories | CMOS Logic circuits with all pull-up transistors integrated in separate chip from all pull-down transistors |
JPS6220362A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 積層電気回路用信号伝送回路 |
US4816773A (en) * | 1987-05-01 | 1989-03-28 | International Business Machines Corporation | Non-inverting repeater circuit for use in semiconductor circuit interconnections |
US4916337A (en) * | 1989-03-07 | 1990-04-10 | Integrated Device Technology, Inc. | TTL to CMOS logic level translator |
TW247975B (de) * | 1992-07-14 | 1995-05-21 | Philips Electronics Nv | |
EP0579314B1 (de) * | 1992-07-14 | 1998-04-29 | Koninklijke Philips Electronics N.V. | System aus einer Ausgangs- und einer Eingangspufferschaltung |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1177205A (en) * | 1968-02-15 | 1970-01-07 | Associated Semiconductor Mft | Interface Circuit for Interconnecting Four Phase Logic Systems on Separate Chips of an Integrated Circuit System |
US3588527A (en) * | 1969-04-04 | 1971-06-28 | Westinghouse Electric Corp | Shift register using complementary induced channel field effect semiconductor devices |
US3673438A (en) * | 1970-12-21 | 1972-06-27 | Burroughs Corp | Mos integrated circuit driver system |
US3676700A (en) * | 1971-02-10 | 1972-07-11 | Motorola Inc | Interface circuit for coupling bipolar to field effect transistors |
US3731114A (en) * | 1971-07-12 | 1973-05-01 | Rca Corp | Two phase logic circuit |
US3675043A (en) * | 1971-08-13 | 1972-07-04 | Anthony Geoffrey Bell | High speed dynamic buffer |
US3739200A (en) * | 1971-09-27 | 1973-06-12 | Agostino M D | Fet interface circuit |
US3801831A (en) * | 1972-10-13 | 1974-04-02 | Motorola Inc | Voltage level shifting circuit |
US3835457A (en) * | 1972-12-07 | 1974-09-10 | Motorola Inc | Dynamic mos ttl compatible |
-
1973
- 1973-09-18 DE DE19732346966 patent/DE2346966B2/de not_active Withdrawn
-
1974
- 1974-08-08 GB GB35054/74A patent/GB1479185A/en not_active Expired
- 1974-09-03 NL NL7411692A patent/NL7411692A/xx not_active Application Discontinuation
- 1974-09-12 FR FR7430843A patent/FR2244314B1/fr not_active Expired
- 1974-09-12 IT IT27202/74A patent/IT1021305B/it active
- 1974-09-16 LU LU70921A patent/LU70921A1/xx unknown
- 1974-09-17 US US05/506,840 patent/US4002928A/en not_active Expired - Lifetime
- 1974-09-18 BE BE148663A patent/BE820069A/xx unknown
- 1974-09-18 JP JP49108283A patent/JPS5058958A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
NL7411692A (nl) | 1975-03-20 |
JPS5058958A (de) | 1975-05-22 |
DE2346966A1 (de) | 1975-04-17 |
US4002928A (en) | 1977-01-11 |
FR2244314B1 (de) | 1979-08-03 |
IT1021305B (it) | 1978-01-30 |
USB506840I5 (de) | 1976-03-23 |
FR2244314A1 (de) | 1975-04-11 |
BE820069A (fr) | 1975-01-16 |
GB1479185A (en) | 1977-07-06 |
LU70921A1 (de) | 1975-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE68928144T2 (de) | Datenflip-flop mit einer Datenhaltezeit gleich Null | |
DE2544974C3 (de) | Schaltkreis zur Realisierung logischer Funktionen | |
DE2639555C2 (de) | Elektrische integrierte Schaltung | |
DE2346966B2 (de) | Verfahren zur uebertragung von signalen zwischen zwei chips mit schnellen komplementaer-mos-schaltungen | |
DE69332303T2 (de) | Gleichrichtende Übertragungstorschaltung | |
DE2347968C3 (de) | Assoziative Speicherzelle | |
DE69725829T2 (de) | Halbleiterausgangpufferschaltung | |
DE2837855A1 (de) | Impulswandler zur taktversorgung von digitalen halbleiterschaltungen | |
DE2802595C2 (de) | Schaltungsanordnung mit Feldeffekttransistoren zur Spannungspegelumsetzung | |
DE68908280T2 (de) | Analogschalter. | |
DE10134019A1 (de) | Integrierte Halbleiterschaltung | |
DE69631923T2 (de) | Ein Flipflop | |
DE19650149C2 (de) | Integrierte Halbleiterschaltung mit Zwischenpotential-Erzeugungsschaltung | |
DE1959374C3 (de) | Einspeicherungs- und Ausspeicherungsschaltungsanordnung für eine binäre Halbleiter -Speicherzelle | |
DE3855792T2 (de) | Halbleiterspeicheranordnung mit verbesserter Ausgabeschaltung | |
DE102004004271A1 (de) | Hochgeschwindigkeits-Pegelumsetzter mit Wechselstrom-Vorwärtskopplung | |
DE3716754C2 (de) | ||
DE2422123A1 (de) | Schaltverzoegerungsfreie bistabile schaltung | |
DE2315201A1 (de) | Flip-flop-schaltung | |
DE102004009283A1 (de) | Flip-Flop-Schaltungsanordnung und Verfahren zur Verarbeitung eines Signals | |
EP0905892B1 (de) | RS-Flip-Flop mit Enable-Eingängen | |
DE3685524T2 (de) | Baustein fuer sequenzielle logik und netzwerk in cmos-technologie. | |
DE2851825C2 (de) | Integrierte Halbleiterschaltung mit MIS-Feldeffekttransistoren | |
EP0009085A1 (de) | Verriegelungsschaltung zur Phasenaufspaltung und Pegelumsetzung eines TTL-Eingangssignals mit Feldeffekttransistoren und entsprechendes Betriebsverfahren | |
DE2066205C3 (de) | Schaltungsanordnung bestehend aus zwei miteinander verbundenen integrierten Schaltungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
BHJ | Nonpayment of the annual fee |