KR960009413A - 디지탈 전압 시프터 및 이를 이용한 시스템 - Google Patents

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Abstract

디지탈 전압 시프터(101)는 제1전압에서 데이타 논리적 하이 신호를 수신하기 위한 입력, 참 출력, 및 보상 및 입력 출력을 포함하도록 제공된다. 제1전압과는 상이한 제2전압을 제공하며, 입력 버퍼의 참 출력에 연결된 제1입력 버퍼의 보상 출력에 연결된 제2입력을 가지고 있는 전압 공급원에 응답하여 작동하는 정적 랜덤 억세스 메모리 셀(220)이 또한 포함된다. 제2전압 공급원에 응답하여 작동하고, 메모리 셀의 출력에 연결된 출력 구동기(230)가 또한 포함되며, 출력 구동기는 제2전압에서 수신된 논리 신호를 출력한다.

Description

디지탈 전압 시프터 및 이를 이용한 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 디지탈 전압 시프터의 전자 회로의 개략도.

Claims (25)

  1. 디지탈 전압 시프터에 있어서, 제1전압에서 논리적 하이 신호의 데이타를 수신하기 위한 입력, 참 출력, 및 보상 출력을 가지고 있는 입력 버퍼, 상기 제1전압과는 상이한 제2전압을 제공하는 전압 공급원에 응답하여 작동하고, 상기 입력 버퍼의 상기 참 출력에 연결된 제1입력 및 상기 입력 버퍼의 상기 보상 출력에 연결된 제2입력을 가지고 있는 정적 랜덤 억세스 메모리 셀, 및 상기 제2전압에 응답하여 작동하고, 상기 메모리 셀의 출력에 연결되어 있으며, 상기 제2전압에서 상기 논리적 하이 신호를 출력하는 구동기를 포함하는 것을 특징으로 하는 전압 시프터.
  2. 제1항에 있어서, 상기 입력 버퍼는 상기 신호를 수신하기 위한 게이트, 상기 보상 출력을 제공하는 제1소스/드레인, 및 저전압에 연결된 제2소스/드레인을 가지고 있는 제1트랜지스터, 상기 신호를 수신하기 위한 입력을 가지고 있는 인버터, 및 상기 인버터의 출력에 연결된 게이트, 상기 참 출력을 제공하는 제1소스/드레인, 및 상기 저전압에 연결된 제2소스/드레인을 가지고 있는 제2트랜지스터를 포함하는 것을 특징으로 하는 전압 시프터.
  3. 제2항에 있어서, 상기 인버퍼는 각기 상기 신호를 수신하기 위한 게이트를 가지고 있는 제1형의 제1트랜지스터 및 제2형의 제2트랜지스터를 포함하며, 상기 제1트랜지스터는 상기 제1전압으로 출력하는 전압 공급원에 연결된 제1소스/드레인 및 상기 제2트랜지스터의 제1소스/드레인에 연결된 제2소스/드레인을 가지고 있으며, 상기 트랜지스터는 상기 저전압에 연결된 제2소스/드레인을 가지고 있는 것을 특징으로 하는 전압 시프터.
  4. 제1항에 있어서, 상기 메모리 셀은 상기 제2전압에서 출력하는 전압 공급원에 연결된 제1소스/드레인 및 상기 버퍼의 상기 보상 출력에 연결된 게이트를 가지고 있는 제1형의 제1트랜지스터; 상기 제1트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인, 상기 저전압에 연결된 제2소스/드레인, 및 상기 버퍼의 상기 보상 출력에 연결된 게이트를 가지고 있는 제2형의 제2트랜지스터, 상기 전압 공급원에 연결된 제1소스/드레인, 상기 버퍼의 상기 보상 출력에 연결된 제2소스/드레인, 및 상기 버퍼의 상기 참 출력에 연결된 게이트를 가지고 있는 제3트랜지스터; 및 상기 제3트랜지스터의 상기 제2소스/드레인에 연결된 제1소스/드레인, 상기 저전압에 연결된 제2소스/드레인, 및 상기 입력 버퍼의 상기 참 출력에 연결된 게이트를 가지고 있는 제4트랜지스터를 포함하며, 상기 제3트랜지스터의 상기 제2소스/드레인 및 상기 제4트랜지스터의 상기 제1소스/드레인과의 연결부에 있는 노드(node)가 상기 메모리 셀 출력을 구성하는 것을 특징으로 하는 전압 시프터.
  5. 제4항에 있어서, 상기 전압 공급원에 연결된 제1및 제2소스/드레인을 가지고 있는 상기 제1형의 제1트랜지스터; 및 상기 저전압에 연결된 제1및 제2소스/드레인과 상기 제1트랜지스터의 한 게이트 및 상기 메모리 셀의 상기 제1트랜지스터의 상기 제2소스/드레인에 연결된 게이트를 가지고 있는 상기 제2형의 제2트랜지스터를 구비하고 있는 부하를 더 포함하는 것을 특징으로 하는 전압 시프터.
  6. 제3항에 있어서, 상기 제1형의 상기 제1트랜지스터는 p-채널 트랜지스터를 포함하고, 상기 제2형의 상기 트랜지스터는 n-채널 트랜지스터를 포함하는 것을 특징으로 하는 전압 시프터.
  7. 제4항에 있어서, 상기 제1형의 상기 트랜지스터는 p-채널 트랜지스터를 포함하고, 상기 제2형의 상기 트랜지스터는 n-채널 트랜지스터를 포함하는 것을 특징으로 하는 전압 시프터.
  8. 제4항에 있어서, 상기 출력 구동기는 상기 전압 공급원에 연결된 제1소스/드레인 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지고 있는 상기 제1형의 제1출력 트랜지스터, 상기 제1트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인, 저전압에 연결된 제2소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지고 있는 상기 제2형의 제2출력 트랜지스터를 포함하며, 상기 제1트랜지스터의 상기 제2소스/드레인과 상기 제2트랜지스터의 상기 제1소스/드레인과의 연결부에 있는 노드가 전압 시프터 출력을 포함하는 것을 특징으로 하는 전압 시프터.
  9. 제4항에 있어서, 상기 출력 구동기는 상기 전압 공급원에 연결된 소스/드레인 및 제1제어 신호 소스에 연결된 게이트를 가지고 있는 상기 제1형의 제1출력 트랜지스터, 상기 제1트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지고 있는 상기 제1형의 제2출력 트랜지스터, 상기 제2출력 트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지고 있으며, 상기 제2출력 트랜지스터의 상기 제2소스/드레인과 이에 연결된 상기 제1소스/드레인과의 연결부에 있는 노드가 전압 시프터 출력을 구성하는 제2형의 제3출력 트랜지스터, 및 상기 제3출력 트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인, 상기 저전압에 연결된 제2소스/드레인, 및 제2제어 신호 소스에 연결된 게이트를 가지고 있는 상기 제2형의 제4출력 트랜지스터를 포함하는 것을 특징으로 하는 전압 시프터.
  10. 제9항에 있어서, 상기 제2제어 신호 소스에 의해 생성되는 제어 신호는 상기 제1제어 신호 소스에 의해 생성되어 제어 신호의 보상치인 것을 특징으로 하는 전압 시프터.
  11. 제1전압으로부터 제2전압까지의 논리적 하이 데이타 신호 전압을 시프트하기 위한 전압 시프터에 있어서 상기 제1전압에서 상기 신호를 수신하기 위한 제어 단자, 제1전류 경로 단자, 및 저전압에 연결된 제2전류 경로 단자를 가지고 있는 제1형의 제1트랜지스터, 상기 신호를 수신하기 위한 입력을 가지고 있는 인버터, 상기 인버터의 출력에 연결된 제어 단자, 제1전류 경로 단자, 및 상기 저전압에 연결된 제2전류 경로 단자를 가지고 있는 상기 제1형의 제2트랜지스터, 상기 제2전압을 제공하는 전압 공급원에 연결된 제1전류 경로 단자 및 상기 제1트랜지스터의 상기 제1전류 경로 단자에 연결된 제어 단자를 가지고 있는 제2형의 제3트랜지스터;상기 제3트랜지스터의 제2전류 경로 단자에 연결된 제1전류 경로 단자, 상기 저전압에 연결된 제2전류 경로 단자, 및 상기 제1트랜지스터의 상기 제1전류 경로 단자에 연결된 제어 단자를 가지고 있는 상기 제1형의 제4트랜지스터, 상기 전압 공급원에 연결된 제1전류 경로 단자, 상기 제1트랜지스터의 상기 제1전류 경로 단자에 연결된 제2전류 경로 단자, 및 상기 제2트랜지스터의 상기 제1전류 경로 단자에 연결된 제어 단자를 가지고 있는 상기 제2형의 제5트랜지스터, 및 상기 제5트랜지스터의 상기 제2전류 경로 단자에 연결된 제1전류 경로 단자, 상기 저전압에 연결된 제2전류 경로 단자, 및 상기 제2트랜지스터의 상기 제1전류 경로 단자에 연결된 제어 단자를 가지고 있으며, 상기 제5트랜지스터의 상기 제2전류 경로 단자와 이에 연결된 상기 제1전류 경로 단자와의 연결부에 있는 노드가 상기 메모리 셀을 구성하는 상기 제1형의 제6트랜지스터를 포함하는 것을 특징으로 하는 전압 시프터.
  12. 제11항에 있어서, 상기 트랜지스터들은 전계 효과 트랜지스터를 포함하고, 상기 제어 단자는 게이트를 포함하며, 상기 전류 경로 단자는 소스/드레인을 포함하는 것을 특징으로 하는 전압 시프터.
  13. 제11항에 있어서, 상기 제1형의 상기 각 트랜지스터는 상기 각 제어 단자에 양의 전압을 인가함에 응답하여 상기 각 제1 및 제2전류 경로 단자사이에 전류가 도전하도록 작동하는 것을 특징으로 하는 전압 시프터.
  14. 제13항에 있어서, 상기 제1형의 상기 각 트랜지스터는 n-형 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 전압 시프터.
  15. 제11항에 있어서, 상기 제2형의 상기 각 트랜지스터는 상기 각 제어 단자에 거의 영 볼트의 전압을 인가함에 응답하여 상기 각 제1 및 제2전류 경로 단자사이에 전류가 도전하도록 작동하는 것을 특징으로 하는 전압 시프터.
  16. 제15항에 있어서, 상기 제2형의 상기 각 트랜지스터는 p-채널 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 전압 시프터.
  17. 제11항에 있어서, 상기 전압 공급원에 연결된 제1전류 경로 단자 및 상기 메모리 셀의 상기 출력에 연결된 제어 단자를 가지고 있는 상기 제1형의 제1출력 트랜지스터; 상기 제1출력 트랜지스터의 제2전류 경로 단자에 연결된 제1전류 경로 단자, 상기 저전압에 연결된 제2전류 경로 단자, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지고 있으며, 상기 제2출력 트랜지스터의 상기 제2전류 경로 단자와 이에 연결된 상기 제1 전류 경로 단자와의 연결부에 있는 노드가 전압 시프트 출력을 구성하는 상기 제2형의 제2출력 트랜지스터를 구비하는 것을 특징으로 하는 전압 시프터.
  18. 제11항에 있어서, 상기 전압 공급원에 연결된 제1전류 경로 단자 및 제1제어 신호원에 연결된 제어 단자를 가지고 있는 상기 제1형의 제1출력 트랜지스터; 상기 제1출력 트랜지스터의 제2전류 경로 단자에 연결된 제1전류 경로 단자 및 상기 메모리 셀의 상기 제1출력에 연결된 제어 단자를 가지고 있는 상기 제1형의 제2출력 트랜지스터; 상기 제2출력 트랜지스터의 제2전류 경로 단자에 연결된 제1전류 경로 단자 및 상기 메모리의 상기 출력에 연결된 제어 단자를 가지고 있으며, 상기 제2출력 트랜지스트의 상기 제2전류 경로 단자와 이에 연결된 상기 제1전류 경로 단자와의 연결부에 있는 노드가 전압 시프터 출력을 구성하는 상기 제2형의 제3출력 트랜지스터; 및 상기 제3출력 트랜지스터의 제2전류 경로 단자에 연결된 제1전류 경로 단자, 상기 저전압에 연결된 제2전류 경로 단자, 및 제2제어 신호원에 연결된 상기 제2형의 제4출력 트랜지스트를 구비하는 출력구동기를 더 포함하는 것을 특징으로 하는 출력 구동기.
  19. 제18항에 있어서, 상기 제2제어 신호원에 의해 발생되는 제어 신호는 상기 제1제어 신호원의 보상치인 것을 특징으로 하는 전압 시프터.
  20. 제1전압에서 출력 신호에 동작하는 제1회로소자; 제2전압에서 신호를 수신하도록 작동하는 제2회로소자; 및 상기 제1회로소자에 연결된 입력 및 상기 제1회로소자에 연결된 출력을 가지고 있는 전압 시프터를 포함하며, 상기 제1전압에서의 상기 제1회로소자로부터 신호를 수신하고 상기 제2전압에서 상기 신호를 상기 제2회로소자로 출력하는 상기 전압 시프터는 상기 제1전압에서 상기 제1회로소자로부터 상기 신호를 수신하기 위한 입력, 참 출력, 및 보상 출력을 가지고 있는 입력 버퍼; 상기 제2전압을 제공하는 전압 공급원에 응답하여 작동하고, 상기 입력 버퍼의 상기 참 출력에 연결된 제1입력 및 상기 입력 버퍼의 상기 보상 출력에 연결된 제1입력을 가지고 있는 정적 랜덤 억세스 메모리 셀; 및 상기 제2전압에 응답하여 동작하고, 상기 메모리 셀의 출력에 연결되며, 상기 제2전압에서 상기 신호를 상기 제2회로소자에 출력하는 출력 구동기를 포함하는 것을 특징으로 하는 회로소자.
  21. 제20항에 있어서, 상기 입력 버퍼는 상기 신호를 수신하기 위한 게이트, 상기 보상 출력을 제공하는 제1소스/드레인, 및 저전압에 연결된 제2소스/드레인을 가지고 있는 제1트랜지스터, 상기 신호를 수신하기 위한 입력을 가지고 있는 인버터, 및 상기 인버터의 출력에 연결된 게이트, 상기 참 출력을 제공하는 제1소스/드레인, 및 상기 저전압에 연결된 제2소스/드레인을 가지고 있는 제2트랜지스터를 포함하는 것을 특징으로 하는 회로소자.
  22. 제20항에 있어서, 상기 메모리 셀은 상기 제2전압에서 출력하는 전압 공급원에 연결된 제1소스/드레인, 상기 버퍼의 상기 보상 출력에 연결된 게이트를 가지고 있는 제1형의 제1트랜지스터, 상기 제1트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인, 상기 저전압에 연결된 제2소스/드레인, 및 상기 버퍼의 상기 보상 출력에 연결된 게이트를 가지고 있는 제2형의 제2트랜지스터, 상기 전압 공급원에 연결된 제1소스/드레인, 상기 버퍼의 상기 보상 출력에 연결된 제2소스/드레인, 및 상기 버퍼의 상기 참 출력에 연결된 게이트를 가지고 있는 제1형의 제3트랜지스터, 및 상기 제3트랜지스터의 상기 제2소스/드레인에 연결된 제2소스/드레인, 상기 저전압에 연결된 제2소스/드레인, 및 상기 버퍼의 상기 참 출력에 연결된 게이트를 가지고 있으며, 상기 제3트랜지스터의 상기 제2소스/드레인과 이에 연결된 상기 제1소스/드레인과의 연결부에 있는 노드가 상기 메모리 셀 출력을 구성하는 상기 제2형의 제4트랜지스터를 포함하는 것을 특징으로 하는 회로소자.
  23. 제20항에 있어서, 상기 출력 구동기는 상기 전압 공급원에 연결된 제1소스/드레인 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지고 있는 상기 제1형의 제1출력 트랜지스터, 및 상기 제1트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인, 저전압에 연결된 제2소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지고 있으며, 상기 제1트랜지스터의 상기 제2소스/드레인과 이에 연결된 상기 제1소스/드레인과의 연결부에 있는 노드가 전압 시프터 출력을 구성하는 제2형의 제2출력 트랜지스터를 포함하는 것을 특징으로 하는 회로소자.
  24. 제1전압에서 데이타를 수신하기 위한 게이트 및 저전압에 연결된 제1소스/드레인을 가지고 있는 제1n-채널 트랜지스터, 상기 제1전압에서 상기 데이타를 수신하기 위한 입력을 가지고 있는 인버터, 상기 인버터의 출력에 연결된 게이트 및 상기 저전압에 연결된 제1소스/드레인을 가지고 있는 제2n-채널 트랜지스터, 제2전압을 제공하는 전압 공급원에 연결된 제1소스/드레인, 상기 n-채널 트랜지스터의 제2소스/드레인에 연력된 게이트를 가지고 있는 제1p-채널 트랜지스터, 상기 제1p-채널 트랜지스터의 제2소스/드레인에 연결된 제1소스/드레인, 상기 저전압에 연결된 제2소스/드레인, 및 상기 제1n-채널 트랜지스터의 제2소스/드레인에 연결된 게이트를 가지고 있는 제3n-채널 트랜지스터, 상기 전압 공급원에 연결된 제1소스/드레인, 상기 제1n-채널 트랜지스터의 상기 제2소스/드레인에 결합된 제2소스/드레인, 및 상기 제2n- 채널 트랜지스터의 제2소스/드레인에 연결된 게이트를 가지고 있는 제2p-채널 트랜지스터, 상기 제2p-채널 트랜지스터의 상기 제2소스/드레인에 연결된 제1소스/드레인, 상기 저전압에 연결된 제2소스/드레인, 및 상기 제2n-채널 트랜지스터의 상기 제2소스/드레인에 연결된 게이트를 가지고 있는 제4n-채널 트랜지스터 및 상기 제2p-채널 트랜지스터의 상기 제2소스/드레인과 상기 제4n채널 트랜지스터의 상기 제1소스/드레인과의 연결부에 있는 노드에 연결된 출력 구동기를 포함하는 것을 특징으로 하는 디지탈전압 시프터.
  25. 제24항에 있어서, 상기 출력 구동기는 인버팅(Inverting) 출력 구동기인 것을 특징으로 하는 디지탈 전압 시프터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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