KR100583108B1 - 레벨 시프터 회로 - Google Patents

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Abstract

본 발명은 하나의 레벨 시프터(Level Shifter)를 사용하여 고준위 또는 저준위 시프팅(Shifting)하므로 소자의 집적도 및 동작 속도를 향상시키기 위한 레벨 시프터 회로에 관한 것이다.
본 발명의 레벨 시프터 회로는 입력 전압 레벨이 고준위인 제 1 전압(Vdd)인지 저준위인 제 2 전압(Vss)인지의 여부에 따라 레벨 시프팅 동작을 수행하여 제 1 전압(Vdd)보다 전위가 높은 제 3 전압(Vpp) 또는 제 2 전압(Vss) 보다 전위가 낮은 제 4 전압(Vbb)을 선택적으로 출력하는 선택수단과 제 3 전압(Vpp) 또는 제 4 전압(Vbb)을 인가받아 반전하여 제 4 전압(Vbb) 또는 제 3 전압(Vpp)을 출력하는 출력수단을 포함하여 구성됨을 특징으로 한다.

Description

레벨 시프터 회로{LEVEL SHIFTER CIRCUIT}
도 1은 종래의 레벨 시프터 회로를 나타낸 회로도
도 2는 본 발명의 제 1 실시 예에 따른 레벨 시프터 회로를 나타낸 회로도
도 3은 본 발명의 제 2 실시 예에 따른 레벨 시프터 회로를 나타낸 회로도
도 4는 본 발명의 제 3 실시 예에 따른 레벨 시프터 회로를 나타낸 회로도
< 도면의 주요부분에 대한 부호의 설명 >
31: 제 1 인버터 32: 제 1 NMOS 트랜지스터
33: 제 1 PMOS 트랜지스터 34: 제 2 PMOS 트랜지스터
35: 제 2 NMOS 트랜지스터 36: 제 3 PMOS 트랜지스터
37: 제 3 NMOS 트랜지스터
본 발명은 레벨 시프터 회로(Level Shifter Circuit)에 관한 것으로, 특히 고준위 또는 저준위 시프팅(Shifting) 동작시 소자의 집적도 및 동작 속도를 향상시키는 레벨 시프터 회로에 관한 것이다.
워드 라인(Word Line)의 승압 방식에는 로우 어드레스 스트로브 바(Row Address Strobe Bar:/RAS) 신호에 의해 소자가 동작을 시작하는 순간에 펄스(Pulse)에 의해 고전압을 발생하는 부트스트랩핑(Bootstrapping) 회로 방식이 있다.
그리고, 다른 방식으로는 미리 고전위를 워드 라인에 공급하는 방식이 있으며, 이 방식은 낮은 전압을 사용하는 회로로부터 높은 전압으로 경로를 변경시켜야 한다.
이때, 전압의 경로를 변경시키기 위해서 고준위인 제 1 전압(Vdd) 또는 저준위인 제 2 전압(Vss)을 상기 제 1 전압보다 전위가 높은 제 3 전압(Vpp) 또는 상기 제 2 전압(Vss)보다 전위가 낮은 제 4 전압(Vbb)으로 각각 전압의 경로를 변경시켜주는 레벨 시프터 회로가 주로 사용된다.
종래의 레벨 시프터 회로는 도 1에서와 같이, 먼저 제 1 전압을 제 3 전압으로 변환시키 위한 고준위 시프팅으로 상기 입력 전압인 제 1 전압을 반전시키는 제 1 인버터(11), 상기 제 1 인버터(11)의 출력단에 소오스가 연결되며 게이트가 상기 제 1 전압에 연결된 제 1 NMOS 트랜지스터(12), 상기 제 1 인버터(11)의 출력을 반전시키는 제 2 인버터(13), 상기 제 2 인버터(13)의 출력단에 소오스가 연결되며 게이트가 상기 제 1 NMOS 트랜지스터(12)의 게이트와 상호연결됨과 동시에 상기 제 1 전압에 연결된 제 2 NMOS 트랜지스터(14), 상기 제 1 NMOS 트랜지스터(12)의 드레인에 드레인이 연결되고 게이트가 상기 제 2 NMOS 트랜지스터(14)의 드레인에 연결되며 소오스와 바디(Body)는 상기 제 3 전압에 연결된 제 1 PMOS 트랜지스터(15)와, 상기 제 2 NMOS 트랜지스터(14)의 드레인에 드레인이 연결되고 게이트가 상기 제 1 NMOS 트랜지스터(12)의 드레인에 연결되며 소오스와 바디는 상기 제 3 전압에 연결된 제 2 PMOS 트랜지스터(16)로 구성되며, 레벨 시프트 회로의 출력 값은 상기 제 2 NMOS 트랜지스터(14)와 제 2 PMOS 트랜지스터(16)의 공통 드레인의 출력을 반전시키는 제 3 인버터(17)를 통하여 반전되어 외부에 출력된다.
상기와 같이 구성된 종래의 레벨 시프터 회로의 동작을 설명하면 다음과 같다.
상기 제 1 인버터(11)에 제 1 전압이 입력되면 상기 제 1 NMOS 트랜지스터(12)와 제 2 PMOS 트랜지스터(16)가 턴-온(Turn-on)되고, 상기 제 2 NMOS 트랜지스터(14)와 제 1 PMOS 트랜지스터(15)가 턴-오프(Turn-off)되어 레벨 시프터 회로의 출력 값은 상기 제 3 전압이 되므로 상기 제 3 인버터(17)에 의해 반전되어 외부에 제 4 전압을 출력시킨다.
여기서, 상기 제 1 전압이 제 3 전압보다 고전위인 경우에는 상기 제 2 NMOS 트랜지스터(14)가 턴-온되므로 레벨 시프터 회로의 동작이 이루어지지 않는다.
또한, 제 2 전압을 제 4 전압으로 변환시키는 저준위 시프팅을 하기 위하여 상기 제 2 전압을 입력 전압으로 하는 종래의 레벨 시프터 회로를 하나 더 사용하여 상기 제 3 인버터(17)에 상기 제 4 전압을 출력시키므로 상기 제 3 인버터(17)에 의해 반전되어 외부에 제 3 전압을 출력시킨다.
그러나 종래의 레벨 시프터 회로는 다음과 같은 문제점이 있었다.
첫째, 제 1 전압과 제 2 전압을 제 3 전압과 제 4 전압으로 변환시켜 워드 라인을 제 3 전압과 제 4 전압으로 구동함에 있어서 고준위와 저준위의 두개의 레벨 시프터 회로가 필요하다.
둘째, 앞단의 고준위 전압의 전위가 다음단의 고준위 전압의 전위에 비하여 낮을 경우 또는 앞단의 저준위 전압의 전위가 다음단의 저준위 전압의 전위에 비하여 높을 경우에만 사용할 수 있고, 앞단의 고준위 전압의 전위가 다음단의 고준위 전압의 전위에 비하여 높은 경우 또는 앞단의 저준위 전압의 전위가 다음단의 저준위 전압의 전위에 비하여 낮을 경우에는 사용할 수 없다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 하나의 레벨 시프터를 사용하여 고준위 또는 저준위 시프팅하므로 소자의 집적도 및 동작 속도를 향상시키는 레벨 시프터 회로를 제공하는데 그 목적이 있다.
본 발명의 레벨 시프터 회로는 입력 전압 레벨이 고준위인 제 1 전압(Vdd)인지 저준위인 제 2 전압(Vss)인지의 여부에 따라 레벨 시프팅 동작을 수행하여 제 1 전압(Vdd)보다 전위가 높은 제 3 전압(Vpp) 또는 제 2 전압(Vss) 보다 전위가 낮은 제 4 전압(Vbb)을 선택적으로 출력하는 선택수단; 및 제 3 전압(Vpp) 또는 제 4 전압(Vbb)을 인가받아 반전하여 제 4 전압(Vbb) 또는 제 3 전압(Vpp)을 출력하는 출력수단을 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 레벨 시프터 회로의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 제 1 실시 예에 따른 레벨 시프터 회로는 도 2에서와 같이, 고준 위인 제 1 전압(Vdd)을 제 3 전압(Vpp)으로 변환시키는 고준위 시프팅 또는 저준위인 제 2 전압(Vss)을 제 4 전압(Vbb)으로 변환시키는 저준위 시프팅을 하기 위한 것으로 상기 입력 전압인 제 1 전압 또는 제 2 전압을 반전시키는 제 1 인버터(31), 상기 제 1 인버터(31)의 출력단에 소오스가 연결되고 게이트가 상기 제 1 전압에 연결되며 바디가 상기 제 4 전압에 연결된 제 1 NMOS 트랜지스터(32), 상기 제 1 인버터(31)의 출력단과 제 1 NMOS 트랜지스터(32)의 소오스에 소오스가 연결되고 게이트가 상기 제 2 전압에 연결되며 바디가 상기 제 3 전압에 연결된 제 1 PMOS 트랜지스터(33), 상기 제 1 NMOS 트랜지스터(32)의 드레인에 드레인이 연결되며 소오스와 바디가 상기 제 3 전압에 연결된 제 2 PMOS 트랜지스터(34), 상기 제 1 PMOS 트랜지스터(33)의 드레인에 드레인이 연결되며 소오스와 바디가 상기 제 4 전압에 연결된 제 2 NMOS 트랜지스터(35), 상기 제 2 PMOS 트랜지스터(34)의 게이트에 드레인이 연결되고 게이트가 상기 제 1 NMOS 트랜지스터(32)와 제 2 PMOS 트랜지스터(34)의 공통 드레인에 연결되며 소오스와 바디가 상기 제 3 전압에 연결된 제 3 PMOS 트랜지스터(36)와, 상기 제 2 NMOS 트랜지스터(35)의 게이트와 상기 제 3 PMOS 트랜지스터(36)의 드레인에 드레인이 연결되고 게이트가 상기 제 1 PMOS 트랜지스터(33)와 제 2 NMOS 트랜지스터(35)의 공통 드레인에 연결되며 소오스와 바디가 상기 제 4 전압에 연결된 제 3 NMOS 트랜지스터(37)로 구성되며, 레벨 시프터 회로의 출력 값은 상기 제 3 PMOS 트랜지스터(36)와 제 3 NMOS 트랜지스터(37)의 공통 드레인의 출력을 반전시키는 제 2 인버터(38)를 통하여 반전되어 외부에 출력된다.
여기서, 상기 트리플 웰(Triple Well) 구조를 갖는 제 1 NMOS 트랜지스터(32)와 제 1 PMOS 트랜지스터(33)는 앞단의 출력인 제 1 전압과 제 2 전압이 뒷단의 입력으로 연결된다.
상기와 같이 구성된 본 발명의 제 1 실시 예에 따른 레벨 시프터 회로의 동작을 설명하면 다음과 같다.
먼저, 제 2 전압이 상기 제 1 인버터(31)에 인가 되면 상기 제 1 인버터(31)의 출력은 제 1 전압이 된다.
제 1 전압에 의해 상기 제 1 NMOS 트랜지스터(32)는 턴-오프되고 상기 제 1 PMOS 트랜지스터(33)는 턴-온되어 상기 제 2 NMOS 트랜지스터(35)의 드레인은 제 1 전압이 되어 상기 제 3 NMOS 트랜지스터(37)를 턴-온시킨다.
그리고, 상기 제 3 NMOS 트랜지스터(37)의 드레인이 제 4 전압이 되어 상기 제 2 NMOS 트랜지스터(35)는 턴-오프가 되므로 상기 제 2 NMOS 트랜지스터(35)의 드레인은 제 1 전압을 유지하게 된다.
이어, 상기 제 3 NMOS 트랜지스터(37)의 드레인이 제 4 전압이므로 상기 제 2 PMOS 트랜지스터(34)의 게이트에 제 4 전압이 인가되어 상기 제 2 PMOS 트랜지스터(34)가 턴-온되기 때문에 상기 제 2 PMOS 트랜지스터(34)의 드레인은 제 3 전압이 된다.
이때, 상기 제 1 NMOS 트랜지스터(32)가 턴-오프이므로 상기 제 2 PMOS 트랜지스터(34)의 드레인은 제 3 전압을 유지하게 되고, 상기 제 2 PMOS 트랜지스터(34)의 드레인이 제 3 전압이므로 상기 제 3 PMOS 트랜지스터(36)의 게 이트도 제 3 전압이 되어 상기 제 3 PMOS 트랜지스터(36)는 턴-오프된다.
그리고, 상기 제 3 PMOS 트랜지스터(36)가 턴-오프되므로 상기 제 3 NMOS 트랜지스터(37)의 드레인은 제 4 전압이 유지되기 때문에 레벨 시프터 회로의 출력 값은 제 4 전압이 되므로 상기 제 2 인버터(38)에 의해 반전되어 외부에 제 3 전압을 출력시킨다.
한편, 제 1 전압이 상기 제 1 인버터(31)에 인가 되면 상기 제 1 인버터(31)의 출력은 제 2 전압이 된다.
제 2 전압에 의해 상기 제 1 NMOS 트랜지스터(32)는 턴-온되고 상기 제 1 PMOS 트랜지스터(33)는 턴-오프되어 상기 제 1 NMOS 트랜지스터(32)의 드레인은 제 2 전압이 되고 상기 제 3 PMOS 트랜지스터(36)의 게이트에 제 2 전압이 인가되기 때문에 상기 제 3 PMOS 트랜지스터(36)가 턴-온된다.
그리고, 상기 제 3 PMOS 트랜지스터(36)의 드레인이 제 3 전압이 되어 상기 제 2 NMOS 트랜지스터(35)의 게이트에 제 3 전압이 인가되므로 상기 제 2 NMOS 트랜지스터(35)가 턴-온된다.
상기 제 2 NMOS 트랜지스터(35)의 드레인이 제 4 전압이 되므로 상기 제 3 NMOS 트랜지스터(37)는 턴-오프가 되고, 상기 제 2 NMOS 트랜지스터(35)의 드레인은 제 4 전압이고 상기 제 1 PMOS 트랜지스터(33)가 턴-오프이므로 상기 제 1 PMOS 트랜지스터(33)를 통한 전류 경로는 없다.
이어, 상기 제 3 PMOS 트랜지스터(36)와 제 3 NMOS 트랜지스터(37)의 드레인은 제 3 전압이 되어 레벨 시프터 회로의 출력 값은 제 3 전압이 되므로 상기 제 2 인버터(38)에 의해 반전되어 외부에 제 4 전압을 출력시킨다.
본 발명의 제 2 실시 예에 따른 레벨 시프터 회로는 도 3에서와 같이, 고준위 시프팅 또는 저준위 시프팅을 하기 위한 것으로 상기 입력 전압인 제 1 전압 또는 제 2 전압을 반전시키는 제 1 인버터(31), 상기 제 1 인버터(31)의 출력단에 소오스가 연결되고 게이트가 상기 제 1 전압에 연결되며 바디가 상기 제 2 전압에 연결된 제 4 NMOS 트랜지스터(41), 상기 제 1 인버터(31)의 출력단과 제 4 NMOS 트랜지스터(41)의 소오스에 소오스가 연결되고 게이트가 상기 제 3 전압에 연결되며 바디가 상기 제 1 전압에 연결된 제 4 PMOS 트랜지스터(42), 상기 제 4 NMOS 트랜지스터(41)의 드레인에 드레인이 연결되며 소오스와 바디가 상기 제 3 전압에 연결된 제 5 PMOS 트랜지스터(43), 상기 제 4 PMOS 트랜지스터(42)의 드레인에 드레인이 연결되고 소오스와 바디가 상기 제 4 전압에 연결되며 게이트가 상기 제 5 PMOS 트랜지스터(43)의 게이트에 연결된 제 5 NMOS 트랜지스터(44), 상기 제 4 NMOS 트랜지스터(41)와 제 5 PMOS 트랜지스터(43)의 공통 드레인에 게이트가 연결되며 소오스와 바디가 상기 제 3 전압에 연결된 제 6 PMOS 트랜지스터(45)와, 상기 제 6 PMOS 트랜지스터(45)의 드레인과 상기 제 5 PMOS 트랜지스터(43)의 게이트와 제 5 NMOS 트랜지스터(44)의 게이트에 드레인이 연결되고 게이트가 상기 제 4 PMOS 트랜지스터(42)와 제 5 NMOS 트랜지스터(44)의 공통 드레인에 연결되며 소오스와 바디가 상기 제 4 전압에 연결된 제 6 NMOS 트랜지스터(46)로 구성되며, 레벨 시프터 회로의 출력 값은 상기 제 6 PMOS 트랜지스터(45)와 제 6 NMOS 트랜지스터(46)의 공통 드레인의 출력을 반전시키는 제 2 인버터(38)를 통하여 반전되어 외부에 출력 된다.
여기서, 트리플 웰 구조를 갖으며 클램프(Clamp)해주는 상기 제 4 NMOS 트랜지스터(41)와 제 4 PMOS 트랜지스터(42)의 바디에 앞단의 출력 즉 상기 제 2 전압과 제 1 전압이 각각 연결되므로 레벨 시프터 회로의 동작 속도가 향상된다.
본 발명의 제 3 실시 예에 따른 레벨 시프터 회로는 도 4에서와 같이, 고준위 시프팅 또는 저준위 시프팅을 하기 위한 것으로 상기 입력 전압인 제 1 전압 또는 제 2 전압을 반전시키는 제 1 인버터(31), 상기 제 1 인버터(31)의 출력단에 소오스가 연결되고 게이트가 상기 제 1 전압에 연결되며 바디가 상기 제 4 전압에 연결된 제 1 NMOS 트랜지스터(32), 상기 제 1 인버터(31)의 출력단과 제 1 NMOS 트랜지스터(32)의 소오스에 소오스가 연결되고 게이트가 상기 제 2 전압에 연결되며 바디가 상기 제 3 전압에 연결된 제 1 PMOS 트랜지스터(33), 상기 제 1 NMOS 트랜지스터(32)의 드레인에 드레인이 연결되며 소오스와 바디가 상기 제 3 전압에 연결된 제 7 PMOS 트랜지스터(51), 상기 제 1 PMOS 트랜지스터(33)의 드레인에 드레인이 연결되고 소오스와 바디가 상기 제 4 전압에 연결되며 게이트가 상기 제 7 PMOS 트랜지스터(51)의 게이트에 연결된 제 7 NMOS 트랜지스터(52), 상기 제 1 NMOS 트랜지스터(32)와 제 7 PMOS 트랜지스터(51)의 공통 드레인에 게이트가 연결되며 소오스와 바디가 상기 제 3 전압에 연결된 제 8 PMOS 트랜지스터(53), 상기 제 8 PMOS 트랜지스터(53)의 드레인에 소오스가 연결되고 게이트가 상기 제 2 전압에 연결되며 바디가 상기 제 3 전압에 연결된 제 9 PMOS 트랜지스터(54), 상기 제 9 PMOS 트랜지스터(54)의 드레인에 드레인이 연결되고 게이트가 상기 제 1 전압과 연결되며 바디가 상기 제 4 전압에 연결된 제 8 NMOS 트랜지스터(55)와, 상기 제 8 NMOS 트랜지스터(55)의 소오스에 드레인이 연결되고 게이트가 상기 제 1 PMOS 트랜지스터(33)와 제 7 NMOS 트랜지스터(52)의 공통 드레인에 연결되며 소오스와 바디가 상기 제 4 전압에 연결된 제 9 NMOS 트랜지스터(56)로 구성되며, 레벨 시프터 회로의 출력 값은 상기 제 9 PMOS 트랜지스터(54)와 제 8 NMOS 트랜지스터(55)의 공통 드레인의 출력을 반전시키는 제 2 인버터(38)를 통하여 반전되어 외부에 출력된다.
여기서, 상기 서로 직렬 연결된 제 9 PMOS 트랜지스터(54)와 제 8 NMOS 트랜지스터(55)에 의해 상기 제 3 전압과 제 4 전압의 전위차가 커서 발생되는 핫 캐리어(Hot Carrier) 효과를 방지한다.
즉, 상기 제 9 PMOS 트랜지스터(54)에 의해 상기 제 8 PMOS 트랜지스터(53)의 드레인 전압이 제 2 전압+｜Vtp｜가 되므로 상기 제 8 PMOS 트랜지스터(53)의 Vds에 걸리는 전압이 제 3 전압-(제 2 전압+｜Vtp｜)가 되기 때문에 상기 제 3 전압과 제 4 전압의 전위차가 줄어든다.
본 발명의 레벨 시프터 회로는 고준위 또는 저준위를 하나의 레벨 시프터에 의해 시프팅 시키므로 종래 기술보다 소자의 집적도를 향상시키며 또한 고준위 전압의 전위가 다음단의 고준위 전압의 전위에 비하여 높은 경우 또는 앞단의 저준위 전압의 전위가 다음단의 저준위 전압의 전위에 비하여 낮을 경우에도 사용할 수 있고, 제 2 실시 예에서 트리플 웰 구조를 갖으며 클램프 해주는 상기 제 4 NMOS 트 랜지스터(41)와 제 4 PMOS 트랜지스터(42)의 바디에 앞단의 출력 즉 상기 제 2 전압과 제 1 전압이 각각 연결되므로 레벨 시프터 회로의 동작 속도를 향상시키는 효과가 있다.

Claims (5)

  1. 입력 전압 레벨이 고준위인 제 1 전압(Vdd)인지 저준위인 제 2 전압(Vss)인지의 여부에 따라 레벨 시프팅 동작을 수행하여 상기 제 1 전압(Vdd)보다 전위가 높은 제 3 전압(Vpp) 또는 상기 제 2 전압(Vss) 보다 전위가 낮은 제 4 전압(Vbb)을 선택적으로 출력하는 선택수단; 및
    상기 제 3 전압(Vpp) 또는 상기 제 4 전압(Vbb)을 인가받아 반전하여 상기 제 4 전압(Vbb) 또는 상기 제 3 전압(Vpp)을 출력하는 출력수단을 포함하여 구성됨을 특징으로 하는 레벨 시프터 회로.
  2. 고준위인 제 1 전압 또는 저준위인 제 2 전압을 입력받아 턴-온에 의해 고준위 시프팅 동작이 선택되는 제 1 NMOS 트랜지스터;
    상기 제 1 전압 또는 제 2 전압을 입력받아 턴-온에 의해 저준위 시프팅 동작이 선택되는 제 1 PMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터 또는 제 1 PMOS 트랜지스터의 출력을 각각 입력받는 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 출력과 외부로부터 상기 제 1 전압보다 전위가 높은 제 3 전압을 입력받아 고준위 시프팅 동작시 상기 제 3 전압을 외부로 출력시키는 제 3 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터와 제 2 NMOS 트랜지스터의 출력과 외부로부터 상기 제 2 전압보다 전위가 낮은 제 4 전압을 입력받아 저준위 시프팅 동작시 상기 제 4 전압을 외부로 출력시키는 제 3 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 하는 레벨 시프터 회로.
  3. 제 2 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 상기 제 1 전압 또는 제 2 전압 단자에 소오스가 연결되고 게이트가 상기 제 1 전압에 연결되며 바디가 상기 제 4 전압에 연결되고, 상기 제 1 PMOS 트랜지스터가 상기 제 1 전압 또는 제 2 전압 단자와 제 1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트가 상기 제 2 전압에 연결되며 바디가 상기 제 3 전압에 연결됨을 특징으로 하는 레벨 시프터 회로.
  4. 제 2 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 상기 제 1 전압 또는 제 2 전압 단자에 소오스가 연결되고 게이트가 상기 제 1 전압에 연결되며 바디가 상기 제 2 전압에 연결되고, 상기 제 1 PMOS 트랜지스터가 상기 제 1 전압 또는 제 2 전압 단자와 제 1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트가 상기 제 2 전압에 연결되며 바디가 상기 제 1 전압에 연결됨을 특징으로 하는 레벨 시프터 회로.
  5. 제 2 항에 있어서,
    상기 제 3 PMOS 트랜지스터와 제 3 NMOS 트랜지스터 사이에 형성되어 상기 제 3 전압과 제 4 전압의 전위차를 줄임과 동시에 상기 제 3 전압 또는 제 4 전압 을 각각 외부로 출력시키는 제 4 PMOS 트랜지스터와 제 4 NMOS 트랜지스터를 더 포함하여 구성됨을 특징으로 하는 레벨 시프터 회로.
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JPH11274912A (ja) * 1998-03-20 1999-10-08 Matsushita Electric Ind Co Ltd レベルシフト回路

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