KR950001992A - 반도체 트랜지스터로 형성된 논리게이트 회로 - Google Patents
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Abstract
논리게이트 회로는 입력신호(IN)의 상태에 따라 신호를 출력하기 위하여 입력신호(IN)을 공급하는 논리게이트(13)과, 풀-엎용 인헨스먼트형 트랜지스터(19)와 풀-다운 회로(20)와 인헨스먼트형 트랜지스터(19)는 전원선(16)에 접속된 드레인과 논리게이트단(13)으로부터 출력된 신호를 공급하는 게이트와 풀-다운 회로(20)에 접속된 소스를 가지고, 풀-다운 회로(20)은 접지선(17)에 접속되고 입력신호(IN)에 의해 제어되며, 인헨스먼트형 트랜지스터(19)의 소스와 풀-다운 회로(20)을 접속하고 논리게이트 회로의 출력단자인 노드(21)가 고레벨을 갖도록 제한된 전압으로 출력 구동기단(18)의 트랜지스터의 (19)의 게이트 전압을 클램프하는 클램핑 회로(22)화를 포함한다. 논리게이트 회로는 적어도 풀-엎용 인헨스먼트형 트랜지스터(29)와 풀-다운용 인헨스먼트형 트랜지스터(30)를 포함하는 출력 구동기 회로(28) 및 풀-엎용 인헨스먼트형 트랜지스터(29)의 게이트 전압을 클램프하는 클램핑 회로(32)를 가질 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 원리를 도시한 회로도, 제3도는 본 발명의 제1실시예에 따른 논리게이트 회로를 도시한 회로다이오드, 제4도는 본 발명의 제2실시예에 따른 논리게이트 회로를 도시한 회로도.
Claims (12)
- 하나 또는 다수의 입력신호(IN 또는 IN1-INn)의 상태에 따라 신호를 출력하기 위하여, 하나 또는 다수의 입력신호(IN 또는 IN1-INn)을 공급하는 논리게이트단(13), 트랜지스터(19)로 형성된 풀-엎 회로와 풀-다운 회로(20)를 갖는 출력구동기단(18), 풀-엎용 상기 트랜지스터(19)가 제1전압(VDD)을를 갖는 제1선(16)에 접속된 드레인, 상기 논리게이트단(13)으로부터 출력된 신호를 공급하는 게이트와 상기 풀-다운 회로(20)에 접속된 소스를 갖고, 상기 풀-다운 회로(20)은 제1전압(VDD)미만의 제2전압(VSS)를 갖는 제2선(17)에 접속되고 하나 또는 다수의 입력신호(IN 또는 IN1-INn)에 의해 제어되며, 상기 트랜지스터(19)의 소스와 상기 풀-다운 회로(20)를 접속하며, 상기 논리게스트 회로의 출력단자인 노드(21)가 고레벨을 갖도록 제한된 전압으로 상기 출력 구동기단(18)의 상기 트랜지스터(19)의 게이트 전압을 클램프하는 클램핑 회로(22)로 구성되는 논리게이트 회로에 있어서, 상기 출력 구동기단의 상기 풀-엎 회로의 트랜지스터(19)가 인헨스먼트형 트랜지스터인 것을 특징으로 하는 논리게이트 회로.
- 제 1 항에 있어서, 상기 출력 구동기단(18)의 인헨스먼트형 트랜지스터(19)가 화합물 반도체 트랜지스터인 것을 특징으로 하는 논리게이트 회로.
- 제 1 항에 있어서, 상기 논리게이트단(13)이 부하용 공핍형 트랜지스터(15)와 구동기 회로(14)를 갖고, 상기 공핍형 트랜지스터(15)가 제1선(16)에 접속된 드레인과 상호 접속된 게이트와 소스를 갖고, 상기 구동기 회로(14)가 상기 공핍형 트랜지스터(15)의 소스와 제2선(17) 사이에 위치되며, 상기 구동기 회로(14)가 하나 또는 다수의 입력신호의 상태에 따라 제어되도록 상기 구동기 회로(14)에 하나 또는 다수의 입력신호가 입력되는 것을 특징으로 하는 논리게이트 회로.
- 제 3 항에 있어서, 상기 출력 구동기단(18)의 인헨스먼트형 트랜지스터(19)가 화합물 반도체 트랜지스터인 것을 특징으로 하는 논리게이트 회로.
- 제 3 항에 있어서, 상기 논리게이트단(24)의 구동기 회로가 상기 공핍형 트랜지스터(26)의 소스에 접속된 드레인, 상기 제 2 선에 접속된 소스 및 입력신호를 공급하는 게이트를 갖는 인헨스먼트형 트랜지스터(25)와, 상기 출력구동기단(28)의 풀-다운 회로가 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 소스에 접속된 드레인, 상기 제 2 선에 접속된 소스 및 입력신호를 공급하는 게이트를 갖는 인헨스먼트형 트랜지스터(30)로 구성되는 것을 특징으로 하는 논리게이트 회로.
- 제 3 항에 있어서, 상기 논리게이트단(41)의 구동기 회로가 각각 상기 공핍형 트랜지스터(44)의 소스에 접속된 드레인, 상기 제 2 선에 접속된 소스 및 다수의 입력신호중 하나를 공급하는 게이트를 갖는 다수의 인헨스먼트형 트랜지스터(42,43)로 구성되고 상기 출력 구동기단(46)의 풀-다운 회로가 각각 풀-엎용 상기 인헨스먼트형 트랜지스터(47)의 소스에 접속된 드레인, 상기 제 2 선에 접속된 소스 및 다수의 입력 신호중 하나를 공급하는 게이트를 갖는 다수의 인헨스먼트형 트랜지스터(48,49)로 구성되는 것을 특징으로 하는 논리게이트 회로.
- 제 3 항에 있어서, 상기 논리게이트단(56)의 구동기회로가 상기 공핍형 트랜디지스터(59)의 소스와 상기 제 2 선 사이에 상호 직렬로 접속된 다수의 인헨스먼트형 트랜지스터(57,58)로 구성되고, 상기 다수의 인헨스먼트형 트랜지스터(57,58)의 각각이 다수의 입력신호중 하나를 공급하는 게이트를 갖고, 상기 출력 구동기단(61)의 풀-다운 회로가 풀-엎용 상기 인헨스먼트형 트랜지스터(62)의 소스와 제 2 선 사이에 상호 직렬로 접속된 다수의 인헨스먼트형트랜지스터(63,64)로 구성되고, 상기 다수의 인헨스먼트형 트랜지스터(63,64)의 각각이 다수의 입력 신호중 하나를 공급하는 게이트를 갖는 것을 특징으로 하는 논리게이트 회로.
- 제 1 항에 있어서, 상기 클램핑회로(32)가 상기 출력 구동기단(28)의 풀-엎용 인헨스먼트형 트랜지스터(29)의 게이트에 접속된 음극과 제 2 선에 접속된 양극을 갖는 것을 특징으로 하는 논리게이트 회로.
- 제 1 항에 있어서, 상기 클램핑 회로(34)가 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 게이트와 제 2 선 사이에 상호 직렬로 접속된 인헨스먼트형 트랜지스터(36)과 스코트키 다이오드(35)를 갖고, 상기 클램핑 회로(34)의 인헨스먼트형 트랜지스터(36)가 다이오드로써 형성되고 다이오드로서 형성된 상기 인헨스먼트형 트랜지터(36)과 상기 스코트키 다이오드의 순방향이 풀-엎용 상기 인헨스먼트형 트랜지스터(29)에서 상기 제 2 선의 방향에 있는 것을 특징으로 하는 논리게이트 회로.
- 제 1 항에 있어서, 상기 클랭핑 회로(37)가 인헨스먼트형 트랜지스터(38)과 상기 인헨스먼트형 트랜지스터(38)에 접속된 음극과 상기 제 2 선에 접속된 양극을 갖는 스코트키 다이오드를 갖고, 상기 인헨스먼트형 트랜지스터(38)가 상기 출력 구동기단(28)의 풀-엎용 상기 인헨스먼트형 트랜지스터(28)의 게이트에 접속된 드레인과 상기 출력 구동기단(28)의 풀-엎용 상기 인헨스먼트형 트랜지스터(29)의 소스와 상기 풀-다운 회로(30)을 접속하는 노드(31)에 접속된 게이틀 가지며, 상기 클램핑 회로(37)의 상기 인헨스먼트형 트랜지스터(38)의 한계전압이 대략 0V인 것을 특징으로 하는 논리게이트 회로.
- 풀-엎용 제 1 트랜지스터(29)와 풀-다운용 제 2 트랜지스터(30)을 갖는 출력 구동기단(28)과, 상기 제 1 트랜지스터(29)는 제 1 전압(VDD)를 갖는 제 1 선(27)에 접속된 드레인과 풀-엎 제어신호를 공급하는 게이트를 가지며, 상기 제 2 트렌지스터는 상기 제 1 트렌지스터의 소스에 접속된 드레인, 제 1 전압(VDD)미만의 제 2 전압을 갖는 제 2 선(GND)에 접속된 소스와 풀-다운 제어신호를 공급하는 게이트를 가지며, 상기 출력 구동기단(28)의 출력신호가 상기 제 1 트랜지스터(29)와 상기 제 2 트랜지스터(30)을 접속하는 노드(31)로부터 얻어지고, 출력신호(OUT)가 고레벨을 가질때 소정의 레벨로 노드(31)을 클램프하는 클램핑 회로(32)로 구성되는 논리게이트 회로에 있어서, 상기 제 1 트랜지스터(19)가 인헨스먼트형 트랜지스터인 것을 특징으로 하는 논리게이트 회로.
- 제11항에 있어서, 상기 제1트랜지스터와 제 2 트랜지스터의 각각이 화합물 반도체 트랜지스터인 것을 특징으로 하는 논리게이트 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP93-160544 | 1993-06-30 | ||
JP5160544A JPH0774619A (ja) | 1993-06-30 | 1993-06-30 | 論理ゲート回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950001992A true KR950001992A (ko) | 1995-01-04 |
KR0154172B1 KR0154172B1 (ko) | 1998-12-15 |
Family
ID=15717285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940015594A KR0154172B1 (ko) | 1993-06-30 | 1994-06-30 | 반도체 트랜지스터로 형성된 논리 게이트 회로 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5726591A (ko) |
EP (1) | EP0632596B1 (ko) |
JP (1) | JPH0774619A (ko) |
KR (1) | KR0154172B1 (ko) |
DE (1) | DE69416734T2 (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000134085A (ja) * | 1998-09-16 | 2000-05-12 | Microchip Technol Inc | 低電力デジタル入力回路 |
JP5088034B2 (ja) * | 2006-08-14 | 2012-12-05 | ソニー株式会社 | 物質の検出等に有用な核酸鎖とその方法 |
JP5015029B2 (ja) | 2007-03-09 | 2012-08-29 | パナソニック株式会社 | 昇圧回路に用いられる電流制御回路 |
JP5511975B2 (ja) * | 2009-11-24 | 2014-06-04 | エプコス アクチエンゲゼルシャフト | 低電流の論理およびドライバ回路 |
US10234887B2 (en) * | 2012-12-26 | 2019-03-19 | Allegro Microsystems, Llc | Output driver having reduced electromagnetic susceptibility and associated methods |
CN117981225A (zh) * | 2021-09-13 | 2024-05-03 | 尼洛有限公司 | 泄漏容忍逻辑门的实现 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4716311A (en) * | 1985-04-25 | 1987-12-29 | Triquint | Direct coupled FET logic with super buffer output stage |
US4810969A (en) * | 1987-06-23 | 1989-03-07 | Honeywell Inc. | High speed logic circuit having feedback to prevent current in the output stage |
JPH025618A (ja) * | 1988-06-23 | 1990-01-10 | Fujitsu Ltd | 論理回路 |
US4935647A (en) * | 1988-10-19 | 1990-06-19 | Vitesse Semiconductor Corporation | Group III - V semiconductor devices with improved switching speeds |
JP2538011B2 (ja) * | 1988-12-08 | 1996-09-25 | 沖電気工業株式会社 | 駆動回路 |
KR900012436A (ko) * | 1989-01-25 | 1990-08-04 | 미다 가쓰시게 | 논리 회로 |
JPH02209011A (ja) * | 1989-02-09 | 1990-08-20 | Agency Of Ind Science & Technol | GaAs半導体回路 |
US5107144A (en) * | 1989-03-03 | 1992-04-21 | Nec Corporation | Integrated circuit having field effect transistors |
US5182473A (en) * | 1990-07-31 | 1993-01-26 | Cray Research, Inc. | Emitter emitter logic (EEL) and emitter collector dotted logic (ECDL) families |
US5343091A (en) * | 1992-01-31 | 1994-08-30 | Kabushiki Kaisha Toshiba | Semiconductor logic integrated circuit having improved noise margin over DCFL circuits |
-
1993
- 1993-06-30 JP JP5160544A patent/JPH0774619A/ja not_active Withdrawn
-
1994
- 1994-06-27 DE DE69416734T patent/DE69416734T2/de not_active Expired - Fee Related
- 1994-06-27 EP EP94304651A patent/EP0632596B1/en not_active Expired - Lifetime
- 1994-06-30 KR KR1019940015594A patent/KR0154172B1/ko not_active IP Right Cessation
-
1996
- 1996-02-22 US US08/605,715 patent/US5726591A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR0154172B1 (ko) | 1998-12-15 |
EP0632596A3 (en) | 1996-03-20 |
DE69416734D1 (de) | 1999-04-08 |
EP0632596A2 (en) | 1995-01-04 |
DE69416734T2 (de) | 1999-07-01 |
EP0632596B1 (en) | 1999-03-03 |
US5726591A (en) | 1998-03-10 |
JPH0774619A (ja) | 1995-03-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |