KR900012436A - 논리 회로 - Google Patents

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KR900012436A
KR900012436A KR1019900000842A KR900000842A KR900012436A KR 900012436 A KR900012436 A KR 900012436A KR 1019900000842 A KR1019900000842 A KR 1019900000842A KR 900000842 A KR900000842 A KR 900000842A KR 900012436 A KR900012436 A KR 900012436A
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logic circuit
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logic
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아쯔미 가와다
히로유끼 이도
히로또미 다나까
가즈히로 요시하라
히로끼 야마시따
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음

Description

논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 기본적인 구성을 도시한 도면, 제2도~제4도는 본 발명의 1실시에를 각각 도시한 도면.

Claims (75)

1개 이상의 입력신호를 받아서 입력에 따라 논리 동작 출력을 발생하는 논리회로에 있어서, 적어도 하나의 입력수단, 상기 입력신호중의 하나를 받기 위해서 각각의 입력수단에 접속된 각각의 게이트를 갖는 1개 이상의 제1의 전계효과 트랜지스터군, 각각의 트랜지스터가 상기 입력신호중의 하나를 받기 위해서 상기 제1의 트랜지스터군의, 각각의 게이트중의 하나를 갖고, 상기 제1의 트랜지스터군의 수와 같은 제2의 전계효과 트랜지스터군, 상기 제1의 트랜지스터군에 접속되어 상기 제1의 트랜지스터군용 부하를 생성하는 제1의 부하수단, 상기 제2의 트랜지스터군에 접속되어 상기 제2의 트랜지스터군용 부하를 생성하는 제2의 부하수단, 상기입력에 인가된 상기 입력신호에 따라 상기 제1의 트랜지스터군의 논리동작 출력을 마련하기 위해서 상기 제1의 부하수단과 상기 제1의 트랜지스터군 사이에 접속된 출력수단, 상기 제1의 부하수단과 병렬로 접속되어 상기 출력을 거쳐서 전류를 공급하는 전계효과 트랜지스터 수단 및 상기 출력을 거쳐서 통과하는 전류를 제어하는 게이트를 갖고, 상기 제2의 트랜지스터군과 상기 제2의 부하수단 사이에 접속된 상기 전계효과 트랜지스터 수단을 포함하는 논리회로.
특허청구의 범위 제1항에 있어서, 상기 제1의 트랜지스터군내의 다수의 트랜지스터에 대응하고, 상기 제2의 트랜지스터군내의 다수의 트랜지스터에 대응하는 상기 다수의입력수단이 있는 논리회로.
특허청구의 범위 제2항에 있어서, 상기 제1의 트랜지스터군은 함께 공통으로 접속된 드레인과 함께 공통으로 접속된 소오스를 가지며, 상기 제2의 트랜지스터군은 함께 공통으로 접속된 드레인과 함께 공통으로 접속된 소오스를 갖는 논리회로.
특허청구의 범위 제3항에 있어서, 상기 제1의 트랜지스터군과 상기 제2의 트랜지스터군은 각각 상기 입력 신호에 따라 NOR논리 동작 출력을 마련하는 수단을 구성하는논리회로.
특허청구의 범위 제4항에 있어서, 상기 트랜지스터 수단은 단일의 전계효과 트랜지스터인 논리회로,
특허청구의 범위 제5항에 있어서, 상기 제1 및 제2의 트랜지스터군은 정상 ON형 전계효과 트랜지스터로 구성되는 논리회로.
특허청구의 범위 제5항에 있어서, 상기 제1의 부하수단은 서로 공통으로 접속된 게이트 및 소오스를 갖는 정상 ON형 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제5항에 있어서, 상기 제1의 부하수단은 상기 트랜지스터 수단의 드레인 및 소오스중의 하나에 직접접속된 드레인 및 소오스중의 하나와 상기 트랜지스터 수단의 드레인 및 소오스중의 다른 하나에 직접접속된 상기 제1의 부하수단의 드레인 및 소오스중의 다른 하나를 갖는 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제5항에 있어서, 상기 트랜지스터 수단은 정상 OFF형 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제3항에 있어서, 상기 트랜지스터 수단은 상기 트랜지스터 수단의 게이트와 상기 제2의 트랜지스터군의 공통으로 접속된 드레인 사이에 직접접속된 전압 강하 수단을 갖는 정상 ON형 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제1항에 있어서, 상기 제2의 부하수단은 직접접속된 게이트 및 소오스를 갖는 정상 ON형 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제1항에 있어서, 상기 제2의 부하수단은 저항인 논리회로.
특허청구의 범위 제1항에 있어서, 상기 트랜지스터의 수단은 정상 OFF형 정계효과 트랜지스터인 논리회로.
특허청구의 범위 제1항에 있어서, 상기 제1 및 제2의 트랜지스터군은 정상 ON형 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제1항에 있어서, 회로전압원을 포함하고, 상기 트랜지스터 수단은 직접 상기 회로 전압원과 상기 출력사이에 있는 논리회로.
특허청구의 범위 제1항에 있어서, 전체적으로 집적회로와 같은 단일칩상에 구성되고, 상기 모든 트랜지스터는 갈륨비소로 형성되어 있는 논리회로.
특허청구의 범위 제1항에 있어서 상기 제2의 트랜지스터군의 각각의 트랜지스터는 물리적 사이즈이고, 물리적 사이즈보다 작은 전류반송 용량과 상기 제1의 트랜지스터군의 각각의 트랜지스터의 전류반 송용량을 갖는 논리회로.
특허청구의 범위 제17항에 있어서, 상기 제2의 트랜지스터군의 각각의 트랜지스터는 상기 제1의 트랜지스터군의 각각의 트랜지스터의 게이트폭에 대해서 적어도1/20인 게이트폭을 갖는 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제1항에 있어서, 상기 트랜지스터 수단은 단일의 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제1항에 있어서, 상기 제1의 부하수단은 상기 트랜지스터 수단의 드레인 및 소오스 중의 하나에 직접접속된 드레인 및 소오스중의 하나와 상기 트랜지스터 수단의 드레인 및 소오스 중의 다른 하나에 직접접속된 상기 제1의 부하수단의 드레인 및 소오스중의 다른 하나를 갖는 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제2항에 있어서, 상기 트랜지스터 수단은 회로 전압원을 포함하는 단일의 전계효과 트랜지스터이고, 상기 회로전압원과 상기 출력사이에 직접접속되어 있는 논리회로.
특허청구의 범위 제2항에 있어서, 전체적으로 집적회로와 같은 단일칩상에 구성되고, 상기 모든 트랜지스터는 갈륨비소로 형성되어 있는 논리회로.
특허청구의 범위 제2항에 있어서, 상기 제2의 트랜지스터군의 각각의 트랜지스터는 물리적 사이즈이고, 상기 물리적 사이즈보다 작은 전류 반송용 량과 상기 제1의 트랜지스터군의 각각이 트랜지스터의 전류반송용량을 갖는 논리회로.
특허청구의 범위 제23항에 있어서, 상기 제2의 트랜지스터군의 각각의 트랜지스터는 상기 제1의 트랜지스터군의 각각의 트랜지스터의 게이트 폭에 대해서 적어도 1/20인 게이트 폭을 갖는 전계효과 트랜지스터인 논리회로.
1개이상의 입력신호를 받아서 입력에 따라 논리동작 출력을 마련하는 논리회로에 있어서, 하나의 출력수단 적어도 하나의 입력수단, 제1의 회로전압원, 상기 입력신호중의 하나를 받기 위해서 각각의 입력수단에 접속된 각각의 게이트를 갖는 1개 이상의 1개의 전계효과 트랜지스터군, 상기 제1의 트랜지스터군에 접속되어 상기 제1의 트랜지스터군용 부하를 마련하는 제1의 부하수단, 상기 출력을 거쳐서 전류를 공급하고, 상기 제1의 트랜지스터군의 논리동작 출력에 따라서 상기 출력의 논리 레벨을 변화시키고, 상기 출력으로 통과하는 전류를 제어하는 게이트를 가지며, 상기 제1의 트랜지스터군과상기 제1의 부하수단 사이에 접속된 전계효과 트랜지스터 수단 및 상기 제1의 트랜지스터군과 병렬로 접속되어 상기 트랜지스터 수단의 게이트 전압을 클램프하기 위해 상기 트랜지스터 수단의 게이트에 직접접속된 전압 클램프 수단을 포함하는 논리회로.
특허청구의 범위 제25항에 있어서, 또 제2의 회로 전압원, 상기 제1의 전압원과, 상기 출력사이에 접속된 쇼트키 다이오드를 갖는 입력회로를 갖는 디지털 회로를 포함하고, 상기 전압 클램프 수단은 상기 트랜지스터 수단의 상기 임계전압과 상기 입력과 상기 디지털 회로용 상기 제1의 전압원 사이의 쇼트키 다이오드 전압에 관계없이 상기 트랜지스터 수단의 게이트 전압 레벨을 상기 제1의 전압원에 관한 값으로 클램프하는 논리회로.
특허청구의 범위 제26항에 있어서, 상기 디지털 회로는 상기 제1의 논리회로와 같이 공통의 회로전압원을 공유하는 논리회로인 논리회로.
특허청구의 범위 제25항에 있어서, 상기 제1의 트랜지스터군의 수와 같고, 각각의 트랜지스터가 상기 입력신호중의 하나를 각각 받기 위해서 상기 제1의 트랜지스터군의 각각의 게이트중의 하나에 접속된 게이트를 갖는 제2의 전계효과 트랜지스터군 상기 제2의 트랜지스터군에 접속되어 상기 제2의 트랜지스터군용 부하를 마련하는 제2의 부하수단 상기 입력신호에 따라 상기 논리동작출력을 마련하기 위해서 상기 부하수단중의 하나와 상기 트랜지스터군중의 하나 사이에 접속된 출력을 포함하는 논리회로.
특허청구의 범위 제28항에 있어서, 상기 제1의 트랜지스터군 내의 다수의 트랜지스터에 대응하고, 상기 제2의 트랜지스터군내의 다수의 트랜지스터에 대응하는 상기 다수의 입력수단이 있는 논리회로.
특허청구의 범위 제29항에 있어서, 상기 제1의 트랜지스터군은 함께 공통으로 접속된 드레인과 함께 공통으로 접속된 드레인과 함께 공통으로 접속된 소오스를 갖는 논리회로.
특허청구의 범위 제30항에 있어서, 상기 제1의 트랜지스터군과 상기 제2의 트랜지스터군은 각각 상기 입력신호에 따라 NOR는 논리 동작출력을 마련하는 수단을 구성하고, 상기 트랜지스터수단은 단일의 전계효과 트랜지스터인 논리회로.
특허청구 범위 제31항에 있어서, 전체적으로 집적회로와 같은 단일칩상에 구성된 논리회로.
특허청구의 범위 제32항에 있어서, 상기 제2의 트랜지스터군의 각각의 트랜지스터는 물리적 사이즈이고, 상기 물리적 사이즈보다 작은 전류반송용량과 상기 제1의 트랜지스터군은 각각의 트랜지스터의 전류반송용량을 갖는 논리회로.
특허청구의 범위 제33항에 있어서, 상기 제2의 트랜지스터군의 각각의 트랜지스터는 물리적 사이즈이고, 상기 물리적 사이즈보다 작은 전류반송용량과 상기 제1의 트랜지스터의 각각의 트랜지스터의 전류반송용량을 갖는 논리회로.
1개이상의입력신호를 받아서 입력에 따라 논리 동작 출력신호를 발생하는 논리회로에 있어서, 적어도 하나의 입력수단 적어도 하나의 출력수단, 제1의 전원전압, 제2의 전원전압, 상기 출력신호가 전압에서 하강할 때 상기 출력의 부하용량을 방전하는 풀다운 수단 각각의 트랜지스터군이 상기 입력신호중의 하나를 각각 받기 위해서 제1의 입력트랜지스터군의 각각의 게이트중의 하나에 접속된 게이트를 갖는 적어도 하나의 전계효과 트랜지스터군, 상기 트랜지스터군의 노드에 접속되고, 상기 트랜지스터군용 부하를 마련하고, 상기 전원 전압 사이에 직렬로 접속된 부하 수단, 상기 입력에 인가된 입력신호에 따라 상기 트랜지스터군은 논리동작 출력을 마련하기 위해서 상기 부하수단과 상기 트랜지스터군 사이의 상기 노드에 접속된 상기 출력 수단, 상기 제1의 전원 전압과 관계없는 값으로 노드전압을 클램프하기 위해 상기 제2의 전압원과 상기 노드사이에서 직접 사이 트랜지스터군과 병렬로 접속된 전압 클램프 수단을 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 또 상기 노드에서 상기 트랜지스터군의 논리동작 출력에 따라서 상기 출력의 논리레벨을 변화하기 위해 상기 출력을 거쳐서 전류를 공급하는 전계효과 트랜지스터 수단, 상기 출력으로 통과하는 전류를 제어하고, 상기 트랜지스터군과 상기 부하수단 사이의 노드에 접속된 게이트를 갖는 상기 전계효과 트랜지스터 수단, 상기 노드에 접속되어 상기 트랜지스터 수단을 통과하는 제2의 출력수단을 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 또 상기 논리회로중의 하나의 팬아우트가 상기 논리회로중의 다른 하나의 팬아우트와 다르게 되도록 다른 하나의 논리회로의 1개이상의 출력에 접속된 몇 개의 논리입력을 갖는 상기 다수의논리회로. 팬아우트의 차이의 결과 서로 다른 전류구동 요구에 관련된 각각 서로 다른 클램프 전압을 확립하기 위하여 상이 논리회로중의 하나의 상기 클램프 수단과 구조적으로 다른 상기 논리회로중의 하나인 상기 클래매프 수단을 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 또 상기 논리회로중의 하나의 부하용량이 상기 논리회로중의 다른 하나의 부하용량과 비교해서 서로 다르게 되도록 상기 하나의 1개 이상의 출력에 접속된 논리입력을 각각 갖는 상기 다수의 논리회로 출력부하용량의 차의 결과 서로 다른 전류구동요구에 관련된 각각 서로 다른 클램프 전압을 확립하기 위해서 상기 논리회로중의 다른 하나의 상기 클램프 수단과 구조적으로 다른 상기 논리회로중의 하나인 상기 클램프 수단을 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 상기 클램프 수단은 상기 클램프 전압을 가로지르는 쇼트키 다이오드와 직렬로 드레인 및 소오스를 갖는 전계효과 트랜지스터를 포함하는 논리회로.
특허청구의 범위 제36항에 있어서, 상기 클램프 수단은 상기 클램프 전압을 가로지르는 쇼트키 다이오드와 직렬로 드레인 및 소오스를 갖는 전계효과 트랜지스터를 포함하는 논리회로.
특허청구의 범위 제40항에 있어서, 상기 전계효과 트랜지스터 클램프 수단은 상기 트랜지스터군의 전계효과 트랜지스터 클램프 수단은 상기 트랜지스터군의 전계효과 트랜지스터의 임계전압과 같은 임계전압을 갖는 논리회로.
특허청구의 범위 제39항에 있어서, 상기 쇼트키 다이오드는 전계효과 트랜지스터의 게이트와 소오스 사이에 형성되어 있는 논리회로.
특허청구의 범위 제37항에 있어서, 상기 하나의 논리회로인 클램프 수단은 병렬로 접속된 다수의 전계효과 트랜지스터를 가지며, 다른 하나의 논리회로는 상기의 논리회로인 출력특성의 각각의 차에 대해서 보상하기 위해서 병렬로 접속된 상기 클램프 수단의 서로 다른 다수의 전계효과 트랜지스터를 갖는 논리회로.
특허청구의 범위 제38항에 있어서, 상기 하나의 논리회로인 클램프수단은 병렬로 접속된 다수의 전계효과 트랜지스터를 가지며, 다른 하나의 논리회로는 상기 논리회로의 출력특성의 각각의 차이에 대해서 보상하기 위해서 병렬로 접속된 상기 클램프 수단의 서로 다른 다수의 전계효과 트랜지스터를 갖는 논리회로.
특허청구의 범위 제35항에 있어서, 다른 하나의 논리회로의 입력에 접속된 적어도 하나의 논리회로의출력, 상기 하나의 논리회로의 출력 및 상기 다른 하나의 논리회로중의 하나의 입력을 거쳐서 상기 상기 하나의 논리회로중의 하나의 입력을 거쳐서 상기 하나의 논리회로의 트랜지스터 수단의 게이트에서 직렬회로를 병렬로 직접 연장하는 상기 하나의 논리회로의 상기 클램프 수단, 상기 하나의 논리회로에서 상기 다른 하나의 논리회로로 흐르는 전류의 변동이 최소로 되도록 상기 다른 하나의 논리회로의 제1의 입력 트랜지스터군의 게이트가 상기 하나의 입력 수단 및 상기 입력 트렌지스터의 드레인 및 소오스 중의 하나에 접속된 상기 다수의 논리회로가 있는 논리회로.
특허청구의 범위 제36항의 논리회로와 2개를 포함하며, 상기 클램프 수단은 하나의 논리회로로부터 상기 다른 하나의 논리회로로 흐르는 전류가 상기 하나의 논리수단에 대한 상기 트랜지스터 수단용 임계전압의 변동에 의해 변화되지 않도록 직렬접속된 전계효과 트랜지스터와 상기 하나의 논리회로의 트랜지스터 수단과 상기 다른 하나의 논리회로의 제1의 입력 트랜지스터군의 쇼트키 다이오드의 특성에 대응하는 특성과 일치된 쇼트키 다이오드로 구성되어 있는 단일칩 집적회로.
특허청구의 범위 제35항에 있어서, 상기 클램프 수단은 전계효과 트랜지스터를 포함하고, 또 상기 논리회로중의 다른 하나에 대한 다른 팬아우트를 갖고 함께 접속된 상기 다수의 논리회로와 그들 각각의 팬아우트의 비에 대응하는 비로 서로 다른 그들 각각의 클램프 수단 트랜지스터의 게이트폭을 갖는 상기 논리회로의 상기 클램프 수단을 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 상기 클램프 수단은 전계효과 트랜지스터를 포함하고, 또 그들 각각의 출력에서 서로 다른 부하용량을 갖고 함께 접속된 상기 다수의 논리회로와 그들 출력에서 그들 각각의 부하 용량의 비에 대응하는 비로 서로 다른 그들 각각의 클램프 수단 트랜지스터의 게이트 폭을 갖는 상기 클램프 수단을 포함하는 논리회로.
특허청구의 범위 제36항에 있어서, 상기 트랜지스터 수단의 게이트 접속된 부가 부가적인 출력수단을 포함하는 논리회로.
특허청구의 범위 제49항의 다수의 논리회로를 포함하며, 적어도 하나의 논리회로의 상기 출력중의 가장 가까운 하나에 직접 접속된 몇 개의 입력수단을 갖는 단일칩집적회로.
특허청구의 범위 제49항의 다수의 논리회로를 포함하며, 각각의 논리회로중의 2개의 입력과 가장 가깝게 되는 디지털회로의 입력접속을 갖는 상기 논리회로의적어도 하나의 출력에 접속된 입력수단을 각각 갖는 다수의 디지털 회로를 포함하는 단일칩 집적회로.
특허청구의 범위 제49에 있어서, 또 각각의 논리회로에 대해서 출력신호가 항상 동일하게 되도록 상기 트랜지스터 수단의 게이트와 상기 제1의 출력 사이에서 상기 트랜지스터 수단의 특성을 일치시키기 위하여 상기 트랜지스터 수단의 게이트와 상기 부가적인 출력수단 사이에 접속된 전계효과 소자를 포함하는 논리회로.
특허청구의 범위 제52항의 논리회로의 2개를 갖는 적어도 하나의 플립플롭을 포함하며, 또 상기 각각의 논리회로의 출력중의 하나와 상기 다른 하나의 논리회로의 입력사이에 직접접속되어 교차 결합된 논리회로, 상기 논리회로의 다른 하나의 출력에 각각 직접접속된 2개의 출력과 상기 논리회로의 대응하는 입력의 입력수단에 각각 접속된 입력을 갖는 플립플롭을 포함하는 단일칩 집적회로.
특허청구의 범위 제49항의 논리회로의 2개를 갖는 적어도 하나의 플립플롭을 포함하며, 또 상기 각각의 논리회로의 출력중의 하나와 상기 다른 하나의 논리회로의 입력사이에 직접접속되어 교차 결합된 논리회로, 상기 논리회로의 다른 하나의 출력에 각각 직접접속된 2개의 출력과 상기 논리회로의 대응하는 입력의 입력수단에 각각 접속된 입력을 갖는 플립플롭을 포함하는 단일칩 집적회로.
특허청구 범위 제36항에 있어서, 하나의 논리회로와 다른 하나의 논리회로를 가지며, 상기 클램프 수단은 상기 트랜지스터 수단의 게이트와 병렬 접속된 트랜지스터 상기 하나의 논리회로의 출력에 접속된 그의 입력은 갖는 다른 하나의 논리회로의 입력 트랜지스터를 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 상기 풀다운 수단은 전계효과 트랜지스터인 논리회로.
특허청구의 범위 제36항에 있어서, 또 상기 논리회로의 출력에 접속된 입력 트랜지스터를 갖는 디지털 회로와 전압원을 포함하고, 상기 클램프 수단은 상기 트랜지스터 수단과 디지털 회로의 입력 트랜지스터가 상기 논리회로의 상기 출력에 접속된 적어도 2개의 트랜지스터로 되는 상기 트랜지스터 수단의 게이트에서상기 전압원의 경로와 병렬로 상기 트랜지스터 경로를 마련하도록 상기 출력에 결합된 게이트를 갖는 단일의 전계효과 트랜지스터로 구성된 논리회로.
특허청구의 범위 제35항에 있어서, 상기 클램프 수단은 전계효과 트랜지스터를 갖는 논리회로.
특허청구의 범위 제58항에 있어서, 저레벨에서 고레벨로 출력신호의 상승 시간의 부분인시간의 주기를 위해 상기 클램프 수단 트랜지스터의 턴온을 지연시켜 지연수단을 포함하는 논리회로.
특허청구의 범위 제59항에 있어서, 상기 노드에서 상기 트랜지스터군의 논리동작 출력에 따라서 상기 출력의 논리레벨을 변화시키는 상기 부하수단과 병렬인 상기 출력을 거쳐서 전류를 공급하는 전계효과 트랜지스터 수단, 상기 출력으로 통과하는 전류를 제어하고 상기 트랜지스터군과 상기 부하수단 사이의 노드에 접속된 게이트를 갖는 상기 전계효과 트랜지스터 수단, 상기 노드에 접속되어 상기 트랜지스터 수단을 우회하는 제2의 출력을 포함하는 논리회로.
특허청구의 범위 제58항에 있어서, 또 저레벨에서 고레벨로 출력상의 출력신호의 전체 상승시간인 시간주기를 위해 상기 클램프 수단 트랜지스터의 턴온을 지연시키도록 상기 클램프 수단 트랜지스터의 게이트와 상기 출력사이에 접속된 지연수단을 포함하는 논리회로.
특허청구의 범위 제61항에 있어서, 상기 노드에서 상기 트랜지스터군의 논리 동작출력에 따라서 상기 출력의 논리레벨을 변화시키는 상기 부하수단과 병렬인 상기 출력을 거쳐서 전류를 공급하는 전계효과 트랜지스터 수단, 상기 출력으로 통과하는 전류를 제어하고, 상기 트랜지스터군과 상기 부하수단사이의 노드에 접속된 게이트를 갖는 상기 전계효과 트랜지스터 수단, 상기 노드에 접속되어 상기 트랜지스터 수단을 우회하는 제2의 출력을 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 상기 클램프 수단은 논리적인 저레벨이 강기 출력에 있을 때 비도전형이고, 논리적인 고레벨이 상기 출력에 있을 때 전류도전형이고, 상기 클램프 수단은 또 출력신호가 저레벨에서 고레벨로 이동되었을 때 상기 클래매프 수단의 비도전형에서 도전형으로 변화를 지연시키는 지연수단을 포함하는 논리회로.
특허청구의 범위 제63항에 있어서, 상기 노드에서 상기 트랜지스터군의 논리동작 출력에 따라서 상기 출력의 논리레벨을 변화시키는 상기 부하수단과 병렬인 상기 출력을 거쳐서 전류를 공급하는 전계효과 트랜지스터 수단. 상기 출력으로 통과하는 전류를 제어하고, 상기 트랜지스터군과 상기 부하수단사이의 노드에 접속된 게이트를 갖는 상기 전계효과 트랜지스터 수단, 상기 노드에 접속되어 상기 트랜지스터 수단을 우회하는 제2의 출력을 포함하는 논리회로.
특허청구의 범위 제35항에 있어서, 상기 클램프 수단은 논리적이 저레벨이 상기 출력에 있을 때 전류도전형이 아니고, 논리적인 고레벨이 상기 출력에 있을 때 전류도전형이고, 상기 클램프수단은 또 출력신호가 저레벨에서 고레벨로 이동되었을 때 상기 클램프 수단의 비도전형에서 도전형으로의 변화를 지연시키고, 상기 출력 상승 시간의 부분일 때 상기 출력의 용량부하로부터 충전전류를 전환하는 것으로부터 상기 클램프 수단을 방지하기 위하여 상기 출력의 저레벨에서 고레벨로 전체의 상승시간과 같은 지연시간을 갖는 지연수단을 포함하는 논리회로.
특허청구의 범위 제65항에 있어서, 상기 노드에서 상기 트랜지스터군의 논리동작 출력에 따라서 상기 출력의 논리레벨을 변화시키는 상기 부하수단과 병렬인 상기 출력을 거쳐서 전류를 공급하는 전계효과 트랜지스터 수단, 상기 출력으로 통과하는 전류를 제어하고, 상기 트랜지스터군과 상기 부하수단 사이의 노드에 접속된 게이트를 갖는 상기 전계효과 트랜지스터 수단, 상기 노드에 접속되어 상기 트랜지스터 수단을 우회하는 제2의 출력을 포함하는 논리회로.
특허청구의 범위 제65항에 있어서, 상기 지연수단은 임피던스-용량회로인 논리회로.
특허청구의 범위 제67항에 있어서, 상기 임피던스-용량회로의 임피던스부는 소오스결합된 전계효과 트랜지스터의 게이트인 논리회로.
특허청구의 범위 제36항에 있어서, 상기 부하수단은 임피던스를 갖는 회로전원전압에 접속된 게이트를 갖는 정상 ON형 전계효과 트랜지스터와 입력 트랜지스터에 대해서 부트스트랩수단을 마련하기 위하여 정상 ON형 트랜지스터의 게이트와 소오스 사이에 접속된 커패시터를 포함하는 논리회로.
1개이상의 입력신호를 받아서, 입력을 따라 논리동작 출력을 마련하는 논리회로에 있어서, 하나의 출력수단. 적어도 하나의 입력수단, 제1의 회로 전압원, 상기 입력신호중의 하나를 받기 위해서 각각의 입력수단에 접속된 각각의 게이트를 갖는 1개 이상의 제1의 전개효과 트랜지스터군, 상기 제1의 트랜지스터군에 접속되어 상기 제1의 트랜지스터군용 부하를 마련하는 제1의 부하수단, 상기 출력을 거쳐서 전류를 공급하고, 상기 제1의 트랜지스터군의 논리 동작출력에 따라서 상기 출력의 논리 레벨을 변화시키고, 상기 출력으로 통과하는 전류를 제어하는 게이트를 가지며, 상기 제1의 트랜지스터군과 상기 제1의 부하수단 사이에 접속된 전계효과 트랜지스터 수단 및 상기 트랜지스터 수단의 게이트에 접속된 부가출력을 포함하는 논리회로.
특허청구의 범위 제70항의 다수의 논리회로를 포함하며, 적어도 하나의논리회로의 상기 출력중의 하나와 가장 가깝게 직접접속된 몇 개의 입력수단을 갖는 단일칩 집적회로.
특허청구의 범위 제70항의 다수의 논리회로를 포함하며, 각각의 논리회로중의 2개의 출력의 가장 가깝게 되는 디지털 회로의 입력접속을 갖는 상기 논리회로의 적어도 하나의 출력에 접속된 입력수단을 각각 갖는 다수의 디지털 회로를 포함하는 단일칩 집적회로.
특허청구 범위 제70항에 있어서, 또 각각 논리회로에 대해서 출력신호가 항상 동일하게 되도록 상기 트랜지스터 수단의 게이트와 상기 제1의 출력 사이에서 상기 트랜지스터 수단의 특성을 일치시키기 위하여 상기 트랜지스터 수단의 게이트와 상기 부하출력사이에 접속된 전계효과 소자를 포함하는 논리회로.
특허청구의 범위 제73항의 논리회로의 2개를 갖는 적어도 하나의 플립플롭을 포함하며, 도 상기 각각의 논리회로의 출력중의 하나와 상기 다른 하나의 논리회로의 입력사이에 직접접속되어 교차결합된 논리회로. 상기 논리회로의 다른 하나의 출력에 각각 직접접속된 2개의 출력과 상기 논리회로의 대응하는 입력의 입력수단에 각각 접속된 입력을 갖는 상기 플립플롭을 포함하는 단일칩 집적회로.
특허청구의 범위 제70항의 논리회로의 2개를 갖는 적어도 하나의 플립플롭을 포함하며, 또 상기 각각의 논리회로의 출력중의 하나와 상기 다른 하나의 논리회로의 입력사이에 직접접속되어 교차결합된 논리회로, 상기 논리회로의 다른 하나의 출력에 각각 직접접속된 2개의 출력과 논리회로의 대응하는 입력의 입력수단에 각각 접속된 입력을 갖는 상기 플립플롭을 포함하는 단일칩 집적회로.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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