JP2738731B2 - 論理回路 - Google Patents
論理回路Info
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- JP2738731B2 JP2738731B2 JP1013903A JP1390389A JP2738731B2 JP 2738731 B2 JP2738731 B2 JP 2738731B2 JP 1013903 A JP1013903 A JP 1013903A JP 1390389 A JP1390389 A JP 1390389A JP 2738731 B2 JP2738731 B2 JP 2738731B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路に係り、特に、超高速かつ低消費
電力なGaAs論理論理に関する。
電力なGaAs論理論理に関する。
従来技術としては、例えばアイ・イー・イー・イー・
トランザクシヨン オン エレクトロン デバイス イ
ーデー25 ナンバー６（1978年）第628頁から638頁に論
じられている。第６図は上記文献に示された従来例とし
ての典型的なDCFL（Direct Coupled FET Logic）回路で
ある。ここでは、負荷FET（電界効果トランジスタ）601
と駆動FET602から成るインバータ回路である。負荷FET6
01はDFET（デプレシヨン型あるいはノーマリオン型FE
T）駆動FET602はEFET（エンハンスメント型あるいは、
ノーマリオフ型電界効果FET）である。駆動FET602のゲ
ート電極に、入力信号として例えばハイレベル（例えば
−0.35V）が入力端子112より与えられると、出力端子10
5よりロウレベル（例えば−0.85V）の出力信号が現われ
る。またFET602を複数個設けることによりNOR論理回路
が得られる。また、第２の従来例として、第７図に示す
インバータ回路がある。第７図において、入力信号は端
子112から２個の駆動FET702,703へ供給され、EFET703と
抵抗704が接続されたノード705が、EFET701のゲートに
接続されている。出力信号は端子105より得られ、第１
の従来例と同じように、入力信号にハイレベルが供給さ
れると、端子105よりロウレベルが現われるインバータ
回路である。
トランザクシヨン オン エレクトロン デバイス イ
ーデー25 ナンバー６（1978年）第628頁から638頁に論
じられている。第６図は上記文献に示された従来例とし
ての典型的なDCFL（Direct Coupled FET Logic）回路で
ある。ここでは、負荷FET（電界効果トランジスタ）601
と駆動FET602から成るインバータ回路である。負荷FET6
01はDFET（デプレシヨン型あるいはノーマリオン型FE
T）駆動FET602はEFET（エンハンスメント型あるいは、
ノーマリオフ型電界効果FET）である。駆動FET602のゲ
ート電極に、入力信号として例えばハイレベル（例えば
−0.35V）が入力端子112より与えられると、出力端子10
5よりロウレベル（例えば−0.85V）の出力信号が現われ
る。またFET602を複数個設けることによりNOR論理回路
が得られる。また、第２の従来例として、第７図に示す
インバータ回路がある。第７図において、入力信号は端
子112から２個の駆動FET702,703へ供給され、EFET703と
抵抗704が接続されたノード705が、EFET701のゲートに
接続されている。出力信号は端子105より得られ、第１
の従来例と同じように、入力信号にハイレベルが供給さ
れると、端子105よりロウレベルが現われるインバータ
回路である。
第６図に示した従来技術における、出力の立上りのと
きの各部の電流と時間の関係を第8A図に示す。501は出
力端子105に流れだす負荷駆動電流、801はDFET601の電
流、504はEFET602の電流をそれぞれ示している。時刻T0
以前では、EFET602はオンの状態で、EFET602とDFET601
の電流は等しい。時刻T0から入力信号が立ち下がり始ま
ると、EFET602は、時間と共にオフ状態に遷移する。こ
のため、EFET602の電流504は時間と共に急激に減少し、
DFET601の電流801からEFET602の電流504を差引きした分
が負荷駆動電流501となる。この負荷駆動電流で負荷容
量をできるだけ速くチヤージアツプする必要がある。第
１の従来技術においては、負荷駆動電流501は、DFET601
だけからしか供給されず、時間とともに減少するため、
負荷荷重のチヤージアツプに時間がかかるという問題が
ある。
きの各部の電流と時間の関係を第8A図に示す。501は出
力端子105に流れだす負荷駆動電流、801はDFET601の電
流、504はEFET602の電流をそれぞれ示している。時刻T0
以前では、EFET602はオンの状態で、EFET602とDFET601
の電流は等しい。時刻T0から入力信号が立ち下がり始ま
ると、EFET602は、時間と共にオフ状態に遷移する。こ
のため、EFET602の電流504は時間と共に急激に減少し、
DFET601の電流801からEFET602の電流504を差引きした分
が負荷駆動電流501となる。この負荷駆動電流で負荷容
量をできるだけ速くチヤージアツプする必要がある。第
１の従来技術においては、負荷駆動電流501は、DFET601
だけからしか供給されず、時間とともに減少するため、
負荷荷重のチヤージアツプに時間がかかるという問題が
ある。
また、第７図に示した第２の従来技術における出力の
立上りのときの各部の電流と時間の関係を第8B図に示
す。504は、EFET702の電流、505は負荷FET701の電流で
ある。時刻T0以前では、EFET703がオン状態のため、ノ
ード705の電位はロウレベルにあり、EFET701には、ロウ
レベルが供給されるため、オフ状態にある。従つて、EF
ET702もオフ状態になる。時刻T0から入力信号が立ち下
がり始めると、EFET703はオンからオフへと遷移し、ノ
ード705の電位は立ち上がるため、負荷EFET701は、オン
状態に遷移し、電流505を流す。その結果、出力端子105
には負荷駆動電流501が流れる。しかし、第７図におけ
る第２の従来技術においても、やはりEFET701だけしか
負荷容量をチヤージアツプすることができない。また、
EFET703のしきい値電圧より入力信号の電位が下がらな
いと、ノード705は、電源電圧101に達しないため、EFET
701は、時刻T0から電流を十分流すまでに時間がかかる
という問題がある。
立上りのときの各部の電流と時間の関係を第8B図に示
す。504は、EFET702の電流、505は負荷FET701の電流で
ある。時刻T0以前では、EFET703がオン状態のため、ノ
ード705の電位はロウレベルにあり、EFET701には、ロウ
レベルが供給されるため、オフ状態にある。従つて、EF
ET702もオフ状態になる。時刻T0から入力信号が立ち下
がり始めると、EFET703はオンからオフへと遷移し、ノ
ード705の電位は立ち上がるため、負荷EFET701は、オン
状態に遷移し、電流505を流す。その結果、出力端子105
には負荷駆動電流501が流れる。しかし、第７図におけ
る第２の従来技術においても、やはりEFET701だけしか
負荷容量をチヤージアツプすることができない。また、
EFET703のしきい値電圧より入力信号の電位が下がらな
いと、ノード705は、電源電圧101に達しないため、EFET
701は、時刻T0から電流を十分流すまでに時間がかかる
という問題がある。
本発明の目的は、上記のように主に出力信号立ち上が
り時に、負荷駆動電流が少ないという点を除去し、出力
立上りのとき負荷駆動能力を向上させる論理回路を提供
することにある。
り時に、負荷駆動電流が少ないという点を除去し、出力
立上りのとき負荷駆動能力を向上させる論理回路を提供
することにある。
上記目的は、負荷駆動用の負荷素子として、補助FET
と補助NOR回路を付加することで達成される。これらの
素子は、元々の素子に比較して非常に小さくすることが
できるため、回路面積は、従来回路により若干増加する
に過ぎない。
と補助NOR回路を付加することで達成される。これらの
素子は、元々の素子に比較して非常に小さくすることが
できるため、回路面積は、従来回路により若干増加する
に過ぎない。
補助FETは、補助NOR回路の入力信号電位がしきい値よ
り下がり、補助NOR回路の出力が電源電位に到達する
と、補助FETがオンに遷移し、負荷容量をチヤージアツ
プする。これにより負荷素子と補助FET両者から負荷駆
動電流を供給することが可能となる。この結果、単位時
間あたりに流すことが可能な電流が増加し、出力立上り
遅延時間を速くすることが可能となり、上記問題が解決
される。
り下がり、補助NOR回路の出力が電源電位に到達する
と、補助FETがオンに遷移し、負荷容量をチヤージアツ
プする。これにより負荷素子と補助FET両者から負荷駆
動電流を供給することが可能となる。この結果、単位時
間あたりに流すことが可能な電流が増加し、出力立上り
遅延時間を速くすることが可能となり、上記問題が解決
される。
以下、本発明の一実施例を図面を参照にしながら説明
する。
する。
第１図に第１の実施例を示す。駆動EFET106,107,108
には、入力信号112,113,114のそれぞれが入力され、こ
れら駆動FET106,107,108の共通ドレインには、負荷素子
102と補助FET103のソースとが接続され、さらに出力端
子105に接続されている。補助NOR回路は、駆動FET109,1
10,111が、入力信号112,113,114にそれぞれ接続され、
駆動FET109,110,111の共通ドレインは負荷素子104に接
続される。さらにその接続点は補助FET103のゲートに接
続される。
には、入力信号112,113,114のそれぞれが入力され、こ
れら駆動FET106,107,108の共通ドレインには、負荷素子
102と補助FET103のソースとが接続され、さらに出力端
子105に接続されている。補助NOR回路は、駆動FET109,1
10,111が、入力信号112,113,114にそれぞれ接続され、
駆動FET109,110,111の共通ドレインは負荷素子104に接
続される。さらにその接続点は補助FET103のゲートに接
続される。
出力立入りのときの電流と時間の関係を第５図に示
す。時刻T0以前においては、入力端子112にはハイレベ
ルが、入力端子113,114には、ロウレベルが供給されて
いるとする。入力端子112がハイレベルなため、FET106
および109は、オン状態にあり、負荷素子102の電流503
とEFET106に流れる電流504は等しい。時刻T0より入力端
子（入力信号）112がハイレベルからロウレベルに切り
替わると、ただちにEFET106の電流504は、時間とともに
減少する。これにともない、負荷素子102の電流から減
少するEFET106の電流を差引いた電流分が、負荷駆動に
利用できる。さらに、補助NOR回路も、入力信号112がロ
ウレベルに遷移し始めると、EFET109が、オフ状態に遷
移し、これにともないノード116は、電源電圧101にほぼ
等しくなり、補助FET103をオン状態に遷移させる。この
結果、502の電流が流れる。この電流も負荷駆動に利用
できる。従つて、出力105に流れ出す負荷駆動電流501
は、負荷素子102と補助FET103の両者から駆動FET106の
電流を差し引いた分となる。上述したように、駆動FET1
06の電流は、急激に減少するため、負荷駆動電流501
は、ほとんど502と503の和となる。したがつて負荷駆動
電流が大幅に増え、出力立ち上り遅延時間が速くなる。
す。時刻T0以前においては、入力端子112にはハイレベ
ルが、入力端子113,114には、ロウレベルが供給されて
いるとする。入力端子112がハイレベルなため、FET106
および109は、オン状態にあり、負荷素子102の電流503
とEFET106に流れる電流504は等しい。時刻T0より入力端
子（入力信号）112がハイレベルからロウレベルに切り
替わると、ただちにEFET106の電流504は、時間とともに
減少する。これにともない、負荷素子102の電流から減
少するEFET106の電流を差引いた電流分が、負荷駆動に
利用できる。さらに、補助NOR回路も、入力信号112がロ
ウレベルに遷移し始めると、EFET109が、オフ状態に遷
移し、これにともないノード116は、電源電圧101にほぼ
等しくなり、補助FET103をオン状態に遷移させる。この
結果、502の電流が流れる。この電流も負荷駆動に利用
できる。従つて、出力105に流れ出す負荷駆動電流501
は、負荷素子102と補助FET103の両者から駆動FET106の
電流を差し引いた分となる。上述したように、駆動FET1
06の電流は、急激に減少するため、負荷駆動電流501
は、ほとんど502と503の和となる。したがつて負荷駆動
電流が大幅に増え、出力立ち上り遅延時間が速くなる。
一方、第５図と第8A図と比較しても分かるように、時
刻T0以前や、また時間が充分に経つて遷移が終わつた時
点の電流はほぼ同じであるため、消費電力は同じであ
る。それにもかかわらず、本実施例では、遷移時のみ負
荷駆動電流501を大きくすることができる。
刻T0以前や、また時間が充分に経つて遷移が終わつた時
点の電流はほぼ同じであるため、消費電力は同じであ
る。それにもかかわらず、本実施例では、遷移時のみ負
荷駆動電流501を大きくすることができる。
また、特に第8B図と比較すると、本実施例では、負荷
駆動電流501が急激に増え始める時刻が格段に早いこと
が分かる。これは、上述にしたように、501が負荷素子1
02の電流503と、補助FET103の電流502の和となるためで
ある。
駆動電流501が急激に増え始める時刻が格段に早いこと
が分かる。これは、上述にしたように、501が負荷素子1
02の電流503と、補助FET103の電流502の和となるためで
ある。
第２図は、第１図における負荷素子102,104をデプレ
シヨン型FET（DFET）に置き換えた場合の実施例であ
る。本回路においても、負荷駆動電流をFET201とFET103
から供給することにより、立上り遅延時間を速くするこ
とができる。
シヨン型FET（DFET）に置き換えた場合の実施例であ
る。本回路においても、負荷駆動電流をFET201とFET103
から供給することにより、立上り遅延時間を速くするこ
とができる。
また、従来回路に付加した補助FET103と補助NOR回路
用素子109〜111は、元々の素子106〜108、201と比較し
て小さくすることができる。これは、補助NOR回路はEFE
T103だけを駆動すればよいため、非常に電流を少なくで
きるからである。したがつて、回路面積は従来回路より
若干増加するに過ぎない。たとえば、素子面積に比例す
るゲート幅を比較すると、EFET106〜108はそれぞれ200
μｍなのに対して、補助NOR回路用FET109〜111はそれぞ
れ10μｍであり、補助FET103は、66μｍである。この結
果、回路面積の増加は、10％以下であり、全く問題では
ない。他の実施例においても、回路面積に関しては同様
に問題とはならない。
用素子109〜111は、元々の素子106〜108、201と比較し
て小さくすることができる。これは、補助NOR回路はEFE
T103だけを駆動すればよいため、非常に電流を少なくで
きるからである。したがつて、回路面積は従来回路より
若干増加するに過ぎない。たとえば、素子面積に比例す
るゲート幅を比較すると、EFET106〜108はそれぞれ200
μｍなのに対して、補助NOR回路用FET109〜111はそれぞ
れ10μｍであり、補助FET103は、66μｍである。この結
果、回路面積の増加は、10％以下であり、全く問題では
ない。他の実施例においても、回路面積に関しては同様
に問題とはならない。
第３図に示す実施例は、第１図の実施例の負荷素子10
2,104を抵抗素子301,302に置き換えた場合の回路であ
る。本回路において負荷駆動電流を抵抗素子301と負荷
駆動FET103から供給することにより、立上り遅延時間を
速くすることが可能となる。
2,104を抵抗素子301,302に置き換えた場合の回路であ
る。本回路において負荷駆動電流を抵抗素子301と負荷
駆動FET103から供給することにより、立上り遅延時間を
速くすることが可能となる。
第４図はさらに他の実施例であり、第９図に示すよう
な駆動用DFET902、負荷素子用DFET901、レベルシフトダ
イオード403,404、抵抗420と容量423からなるレベルシ
フト回路より構成されたインバータ回路に適用した例で
ある。負荷駆動電流は、負荷素子であるDFET410と補助D
FET417から供給し、第１図から第３図にある実施例と同
様に立上り遅延時間を速くすることが可能となる。
な駆動用DFET902、負荷素子用DFET901、レベルシフトダ
イオード403,404、抵抗420と容量423からなるレベルシ
フト回路より構成されたインバータ回路に適用した例で
ある。負荷駆動電流は、負荷素子であるDFET410と補助D
FET417から供給し、第１図から第３図にある実施例と同
様に立上り遅延時間を速くすることが可能となる。
第10図に、さらに他の実施例を示す。本実施例では、
第２図の実施例の補助FET103をDFET1001に置き換え補助
FETのゲートと補助インバータ出力との間に、レベルシ
フト回路を付加した場合の回路である。本回路において
負荷駆動電流をFET201とFET1001から供給することによ
り立上り遅延時間を速くすることが可能となる。
第２図の実施例の補助FET103をDFET1001に置き換え補助
FETのゲートと補助インバータ出力との間に、レベルシ
フト回路を付加した場合の回路である。本回路において
負荷駆動電流をFET201とFET1001から供給することによ
り立上り遅延時間を速くすることが可能となる。
第11図にさらに他の実施例を示す。本実施例では、第
２図の本実施例の補助インバータの負荷FET202を抵抗素
子302に置き換えた場合の回路である。本回路において
負荷駆動電流をFET201とFET103から供給することにより
立上り遅延時間を速くすることが可能となる。
２図の本実施例の補助インバータの負荷FET202を抵抗素
子302に置き換えた場合の回路である。本回路において
負荷駆動電流をFET201とFET103から供給することにより
立上り遅延時間を速くすることが可能となる。
第２図，第３図，第４図，第９図，第10図及び第11図
の実施例の他に、それらの適当な組合せによつても本発
明の効果が、得られることは、上記説明から明らかであ
る。また、上記説明は、常に出力の立上りの動作につい
てであつたが、出力立ち下がりにおいても、補助FETの
電流が急激に減少することにより、駆動FET106の電流が
より有効に負荷の駆動に利用でき、出力立ち下がり遅延
時間を速くする効果がある。
の実施例の他に、それらの適当な組合せによつても本発
明の効果が、得られることは、上記説明から明らかであ
る。また、上記説明は、常に出力の立上りの動作につい
てであつたが、出力立ち下がりにおいても、補助FETの
電流が急激に減少することにより、駆動FET106の電流が
より有効に負荷の駆動に利用でき、出力立ち下がり遅延
時間を速くする効果がある。
以上説明したように本発明によれば、負荷駆動能力の
高い論理回路を構成できる。
高い論理回路を構成できる。
第１図は、本発明の基本構成図、第２図乃至第４図は、
それぞれ本発明の実施例を示す図、第５図は、第１図に
おける主要部の電流と時間の関係を示す図、第６図，第
７図は従来例を示す図、第8A図，第8B図は各部の電流と
時間の関係を示す図、第９図は、DFETとレベルシフト回
路で構成された従来例を示す図、第10図及び第11図は、
本発明の実施例を示す図である。
それぞれ本発明の実施例を示す図、第５図は、第１図に
おける主要部の電流と時間の関係を示す図、第６図，第
７図は従来例を示す図、第8A図，第8B図は各部の電流と
時間の関係を示す図、第９図は、DFETとレベルシフト回
路で構成された従来例を示す図、第10図及び第11図は、
本発明の実施例を示す図である。
Claims (11)
- 【請求項１】それぞれが少なくとも１個の電界効果トラ
ンジスタより成り該トランジスタのゲートにそれぞれ入
力信号が印加され該トランジスタのソースおよびドレイ
ンがそれぞれ共通に結線されている第１および第２のト
ランジスタ群と、該第１および第２のトランジスタ群の
それぞれの共通ドレインと直流電源の間にそれぞれ接続
される第１および第２の負荷素子と、上記第１のトラン
ジスタ群と上記第１の負荷素子の接続点より取り出され
る出力信号端子とを備え、上記第１のトランジスタ群の
それぞれの電界効果トランジスタのゲートに印加される
入力信号が上記第２のトランジスタ群のそれぞれの電界
効果トランジスタのゲートに印加され、該第２のトラン
ジスタの共通ドレインと上記直流電源の間に第２の負荷
素子が接続され、その接続点に負荷駆動電界効果トラン
ジスタのゲートが接続され、該負荷駆動電界効果トラジ
スタのソースが上記第１のトランジスタ群の共通ドレイ
ンに接続されてなることを特徴とする論理回路。 - 【請求項２】上記第１および第２のトランジスタ群がノ
ーマリオフ型電界効果トランジスタからなる請求項１項
記載の論理回路。 - 【請求項３】上記第１の負荷素子がノーマリオン型電界
効果トランジスタからなり、該トランジスタのゲートと
ソースとが接続され請求項１項記載の論理回路。 - 【請求項４】上記第１および第２の負荷素子が抵抗素子
からなる請求項第２項記載の論理回路。 - 【請求項５】上記負荷駆動電界効果トランジスタがノー
マリオフ型電界効果トランジスタからなる請求項３項又
は４項記載の論理回路。 - 【請求項６】上記負荷駆動電界効果トランジスタがノー
マリオフ型電界効果トランジスタからなり、該トランジ
スタのゲートと第２のトランジスタ群の共通ドレインと
の間に電位を変える手段が接続される請求項２項記載の
論理回路。 - 【請求項７】上記第２の負荷素子がノーマリオン型電界
効果トランジスタからなり、該トランジスタのゲートと
ソースとが接続される請求項３項記載の論理回路。 - 【請求項８】上記第２の負荷素子が抵抗素子からなる請
求項３項記載の論理回路。 - 【請求項９】上記負荷駆動電界効果トランジスタがノー
マリオフ型電界効果トランジス４タからなる請求項７項
記載の論理回路。 - 【請求項１０】上記負荷駆動電界効果トランジスタがノ
ーマリオフ型電界効果トランジスタからなる請求項８項
記載の論理回路。 - 【請求項１１】上記第１および第２のトランジスタ群が
ノーマリオン型電界効果トランジスタからなる請求項１
項記載の論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013903A JP2738731B2 (ja) | 1989-01-25 | 1989-01-25 | 論理回路 |
| EP90101497A EP0380095B1 (en) | 1989-01-25 | 1990-01-25 | Logic circuit |
| US90/002570A US5021686B1 (en) | 1989-01-25 | 1990-01-25 | Logic circuit |
| DE69023358T DE69023358T2 (de) | 1989-01-25 | 1990-01-25 | Logische Schaltung. |
| KR1019900000842A KR900012436A (ko) | 1989-01-25 | 1990-01-25 | 논리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013903A JP2738731B2 (ja) | 1989-01-25 | 1989-01-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02195722A JPH02195722A (ja) | 1990-08-02 |
| JP2738731B2 true JP2738731B2 (ja) | 1998-04-08 |
Family
ID=11846133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013903A Expired - Lifetime JP2738731B2 (ja) | 1989-01-25 | 1989-01-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738731B2 (ja) |
-
1989
- 1989-01-25 JP JP1013903A patent/JP2738731B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02195722A (ja) | 1990-08-02 |
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