JPS62217718A - 電界効果トランジスタ論理回路 - Google Patents
電界効果トランジスタ論理回路Info
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- JPS62217718A JPS62217718A JP61059389A JP5938986A JPS62217718A JP S62217718 A JPS62217718 A JP S62217718A JP 61059389 A JP61059389 A JP 61059389A JP 5938986 A JP5938986 A JP 5938986A JP S62217718 A JPS62217718 A JP S62217718A
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- 230000000630 rising effect Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ論理回路に関し、特に基
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関するものである。
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関するものである。
ＧａＡｓ半導体はＳｉより数倍移動度が高いことからＳ
ｉでは実現不可能な高速論理動作を１指したＧａＡｓ
ＬＳＩの開発が各所で精力的に成されてきている。特
に、デプレーション型ショットキゲート電界効果トラン
ジスタ（ＭＥＳＦＥＴ）を用いたＢＦＬ（Ｂｕｆｆｅｒ
ｅｄ ＦＥＴＬｏｇｉｃ）回路は、大負荷を駆動する
場合でも高速論理動作が可能でありＧａＡｓ ＬＳＩ
の設計に用いられてきている。従来、ＧａＡｓ ＢＦ
Ｌ回路は第３図に示すようにインバータ回路とレベルシ
フト型バッファ回路から成り、バッファ回路で大負荷を
駆動する方式がとられていた。
ｉでは実現不可能な高速論理動作を１指したＧａＡｓ
ＬＳＩの開発が各所で精力的に成されてきている。特
に、デプレーション型ショットキゲート電界効果トラン
ジスタ（ＭＥＳＦＥＴ）を用いたＢＦＬ（Ｂｕｆｆｅｒ
ｅｄ ＦＥＴＬｏｇｉｃ）回路は、大負荷を駆動する
場合でも高速論理動作が可能でありＧａＡｓ ＬＳＩ
の設計に用いられてきている。従来、ＧａＡｓ ＢＦ
Ｌ回路は第３図に示すようにインバータ回路とレベルシ
フト型バッファ回路から成り、バッファ回路で大負荷を
駆動する方式がとられていた。
第３図において、１，２．３．５はデプレーション型ｎ
チャネルＭＥＳＦＥＴ、４はレベルシフト素子としての
ダイオード、１００ 、１０１ 、１０２は電源端子、
ＩＯは入力端子、２０は出力端子、１１．１２は節点で
ある。ＦＥＴＩのドレイン電極が電源端子１００に接続
され、ソース及びゲート電極は節点１１に接続され、Ｆ
ＥＴ２のドレイン電極は節点１１に接続され、ゲート電
極は入力端子１０に接続され、ソース電極は電源端子１
０１に接続されており、これらＦＥＴＩ及び２はインバ
ータ回路を構成している。ＦＥＴ３はドレイン電極が電
源端子１００に接続され、ゲート電極がインバータ回路
の出力の節点１１に接続され、ソース電極が節点１２に
接続されている。ダイオード４はアノードが節点１２に
接続され、カソードが出力端子２０に接続され、ＦＥＴ
５のドレイン電極は出力端子２０に接続され、ソース及
びゲート電極は電源端子１０２に接続されており、これ
らＦＥＴ３．ダイオード４．ＦＥＴ５は、バッファ回路
を構成している。特にＦＥＴ５は定電流源として用いて
おり、ＦＥＴ３のドレイン電流とのバランスで出力端子
２０の電位が決定される。
チャネルＭＥＳＦＥＴ、４はレベルシフト素子としての
ダイオード、１００ 、１０１ 、１０２は電源端子、
ＩＯは入力端子、２０は出力端子、１１．１２は節点で
ある。ＦＥＴＩのドレイン電極が電源端子１００に接続
され、ソース及びゲート電極は節点１１に接続され、Ｆ
ＥＴ２のドレイン電極は節点１１に接続され、ゲート電
極は入力端子１０に接続され、ソース電極は電源端子１
０１に接続されており、これらＦＥＴＩ及び２はインバ
ータ回路を構成している。ＦＥＴ３はドレイン電極が電
源端子１００に接続され、ゲート電極がインバータ回路
の出力の節点１１に接続され、ソース電極が節点１２に
接続されている。ダイオード４はアノードが節点１２に
接続され、カソードが出力端子２０に接続され、ＦＥＴ
５のドレイン電極は出力端子２０に接続され、ソース及
びゲート電極は電源端子１０２に接続されており、これ
らＦＥＴ３．ダイオード４．ＦＥＴ５は、バッファ回路
を構成している。特にＦＥＴ５は定電流源として用いて
おり、ＦＥＴ３のドレイン電流とのバランスで出力端子
２０の電位が決定される。
この様なりＦＬ回路はインバータ回路のゲインを向上さ
せるために、ＦＥＴＩの電流供給能力をＦＥＴ２に比べ
て極端に小さくした場合においても、バッファ回路があ
るために、出力電位の遅れ時間は大きくならない特徴を
有している。
せるために、ＦＥＴＩの電流供給能力をＦＥＴ２に比べ
て極端に小さくした場合においても、バッファ回路があ
るために、出力電位の遅れ時間は大きくならない特徴を
有している。
第３図に示したＢＦＬ回路においては、回路の遅延時間
はＦＥＴ５の電流の影響を大きく受ける。
はＦＥＴ５の電流の影響を大きく受ける。
一方、ＦＥＴ５の電流は＋１）式で示されるような関数
で与えられる。
で与えられる。
Ｉｎ５＝Ｗｓ Ｋ５ ＶＴＳ２（１＋λｓ （Ｖｏ
Ｖｓｓ） ）・・・・・・（１） （１）式において、Ｗ、はＦＥＴ５のゲート幅、Ｋ。
Ｖｓｓ） ）・・・・・・（１） （１）式において、Ｗ、はＦＥＴ５のゲート幅、Ｋ。
は相互コンダクタンス、■７．はしきい値電圧、λ。
はドレインコンダクタンス、Ｖｏは出力電位、Ｖ３Ｓは
電源端子１０２の電位である。（１）式からＦＥＴ５の
電流は、しきい値電圧の自乗に比例しており、しきい値
電圧の影響を強く受けることがわかる。ところで、現在
ＧａＡｓ基板を用いたＦＥＴのしきい値電圧の制御は困
難であり、従ってＧａＡｓ ＭＥＳＦＥＴを用いたＬ
ＳＩでは、そのしきい値電圧の変動でＬＳＩ内部の各論
理回路の遅延時間が大きく変動してしまうことがわかる
。またＬＳＩでは電源の種類が多くなることは大きな問
題である。
電源端子１０２の電位である。（１）式からＦＥＴ５の
電流は、しきい値電圧の自乗に比例しており、しきい値
電圧の影響を強く受けることがわかる。ところで、現在
ＧａＡｓ基板を用いたＦＥＴのしきい値電圧の制御は困
難であり、従ってＧａＡｓ ＭＥＳＦＥＴを用いたＬ
ＳＩでは、そのしきい値電圧の変動でＬＳＩ内部の各論
理回路の遅延時間が大きく変動してしまうことがわかる
。またＬＳＩでは電源の種類が多くなることは大きな問
題である。
本発明の目的は、ＭＥＳＦＥＴのしきい値が変動した場
合でも回路の遅延時間の変動を抑え、かつ、電源の種類
を多くしない電界効果トランジスタ論理回路を提供しよ
うとすることにある。
合でも回路の遅延時間の変動を抑え、かつ、電源の種類
を多くしない電界効果トランジスタ論理回路を提供しよ
うとすることにある。
本発明の電界効果トランジスタ論理回路は、一端が第１
の電源端子に接続され他端が第１の節点に接続された負
荷素子と、ドレイン電極が前記第１の節点に接続されゲ
ート電極が入力端子に接続されソース電極が第２の電源
端子に接続された第１のＭＥＳＦＥＴから成るインバー
タ回路と、ドレイン電極が前記第１の電源端子に接続さ
れゲート電極が前記第１の節点に接続されソース電極が
第２の節点に接続された第２のＭＥＳＦＥＴと、一端が
前記第２の節点に接続され他端が出力端子に接続された
レベルシフト素子と、ドレイン電極が出力端子に接続さ
れゲート電極が第３の節点に接続されソース電極が第３
の電源端子に接続された第３のＭＥＳＦＥＴとから成る
レベルシフト型バッファ回路と、 一端が前記第２の電流端子に接続され他端が前記第３の
節点に接続された負荷素子と、ドレイン電極が前記第３
の節点に接続されソース及びゲート電極が前記第３の電
源端子に接続された第４のＭＥＳＦＥＴとから成る基準
電圧発生回路と、を有することを特徴とする。
の電源端子に接続され他端が第１の節点に接続された負
荷素子と、ドレイン電極が前記第１の節点に接続されゲ
ート電極が入力端子に接続されソース電極が第２の電源
端子に接続された第１のＭＥＳＦＥＴから成るインバー
タ回路と、ドレイン電極が前記第１の電源端子に接続さ
れゲート電極が前記第１の節点に接続されソース電極が
第２の節点に接続された第２のＭＥＳＦＥＴと、一端が
前記第２の節点に接続され他端が出力端子に接続された
レベルシフト素子と、ドレイン電極が出力端子に接続さ
れゲート電極が第３の節点に接続されソース電極が第３
の電源端子に接続された第３のＭＥＳＦＥＴとから成る
レベルシフト型バッファ回路と、 一端が前記第２の電流端子に接続され他端が前記第３の
節点に接続された負荷素子と、ドレイン電極が前記第３
の節点に接続されソース及びゲート電極が前記第３の電
源端子に接続された第４のＭＥＳＦＥＴとから成る基準
電圧発生回路と、を有することを特徴とする。
本発明による電界効果トランジスタ論理回路においては
、ＢＦＬ論理回路のバッファ部電流源ＦＥＴのゲート電
位を基準電圧発生回路から得ることにより、しきい値電
圧中心が負側にシフトした場合、基準電圧のレベルも負
側にシフトし、そのためバッファ部を流れる電流を小さ
く抑える。一方、しきい値電圧中心が正側にシフトする
と、基準電圧のレベルは正側にシフトし、その結果、電
流源ＦＥＴの電流供給能力が増すためにバッファ部を流
れる電流は増大する。回路の遅延時間は、このように基
準電圧発生回路による電流の制御により、しきい値電圧
の変動の影響を受けなくなる。
、ＢＦＬ論理回路のバッファ部電流源ＦＥＴのゲート電
位を基準電圧発生回路から得ることにより、しきい値電
圧中心が負側にシフトした場合、基準電圧のレベルも負
側にシフトし、そのためバッファ部を流れる電流を小さ
く抑える。一方、しきい値電圧中心が正側にシフトする
と、基準電圧のレベルは正側にシフトし、その結果、電
流源ＦＥＴの電流供給能力が増すためにバッファ部を流
れる電流は増大する。回路の遅延時間は、このように基
準電圧発生回路による電流の制御により、しきい値電圧
の変動の影響を受けなくなる。
以下に本発明の実施例を図によって説明する。
第１図に本発明による電界効果トランジスタ論理回路の
一実施例を示す。本実施例では、バッファ部の電流源Ｆ
ＥＴ５のゲート電圧を、一端が電源端子１０１に接続さ
れ、他端が節点１３に接続された負荷素子６と、ドレイ
ン電極が節点１３に接続され、ゲート及びソース電極が
電源端子１０２に接続されたＦＥＴ７から成る基準電圧
発生回路から得ている。その他の構成は、第３図に示し
た回路の構成と同様であり、同一の要素には同一の番号
を付して示す。
一実施例を示す。本実施例では、バッファ部の電流源Ｆ
ＥＴ５のゲート電圧を、一端が電源端子１０１に接続さ
れ、他端が節点１３に接続された負荷素子６と、ドレイ
ン電極が節点１３に接続され、ゲート及びソース電極が
電源端子１０２に接続されたＦＥＴ７から成る基準電圧
発生回路から得ている。その他の構成は、第３図に示し
た回路の構成と同様であり、同一の要素には同一の番号
を付して示す。
以上の回路において、デプレーション型ＦＥＴのしきい
値電圧を■□、電源端子１０１の電圧をＶ３Ｓ１ 、電
源端子１０２の電圧をＶ。２．基準電圧発生回路のレベ
ルシフト量をＶ ＠ｈＬｆ％ 、バッファ都電流源ＦＥ
Ｔ５のショットキ立上り電圧φ８とすると、電源電圧Ｖ
ＳＳＩ ＋ ”８５２およびしきい値電圧■７は、（２
）式を満たすように選択する。
値電圧を■□、電源端子１０１の電圧をＶ３Ｓ１ 、電
源端子１０２の電圧をＶ。２．基準電圧発生回路のレベ
ルシフト量をＶ ＠ｈＬｆ％ 、バッファ都電流源ＦＥ
Ｔ５のショットキ立上り電圧φ８とすると、電源電圧Ｖ
ＳＳＩ ＋ ”８５２およびしきい値電圧■７は、（２
）式を満たすように選択する。
このように電源電圧の範囲とＦＥＴのしきい値電圧とを
制限する理由は、基準電圧発生回路を電源端子１０１
と１０２との間に接続できるようにして、電源の種類を
減らすためである。
制限する理由は、基準電圧発生回路を電源端子１０１
と１０２との間に接続できるようにして、電源の種類を
減らすためである。
今、入力端子１０にｒＨＪレベルが入力されると節点１
１はｒＬＪレベルとなりＦＥＴ３の駆動能力は一時的に
低下し、出力端子２０に接続された負荷容量の電荷はＦ
ＥＴ５により放電される。この時の電流量はＦＥＴ５の
ゲートバイアスによって決定される。このゲートバイア
スは基準電圧発生回路から得られるものであり、そのレ
ベルはＦＥＴのしきい値電圧と同一方向に変化する。従
ってＦＥＴ５及び７のしきい値電圧が負側に変動した場
合、基準電圧発生回路の発生する基準電圧のレベルも負
側に変化し、出力負荷を放電する電流は小さくなる。逆
に、しきい値電圧が正側に変動すると、基準電圧発生回
路の発生する基準電圧のレベルも正側に変化し、出力負
荷を放電する電流は増大する。結果として、この回路の
遅延時間はしきい値電圧の変動の影響をあまり受けない
こととなる。
１はｒＬＪレベルとなりＦＥＴ３の駆動能力は一時的に
低下し、出力端子２０に接続された負荷容量の電荷はＦ
ＥＴ５により放電される。この時の電流量はＦＥＴ５の
ゲートバイアスによって決定される。このゲートバイア
スは基準電圧発生回路から得られるものであり、そのレ
ベルはＦＥＴのしきい値電圧と同一方向に変化する。従
ってＦＥＴ５及び７のしきい値電圧が負側に変動した場
合、基準電圧発生回路の発生する基準電圧のレベルも負
側に変化し、出力負荷を放電する電流は小さくなる。逆
に、しきい値電圧が正側に変動すると、基準電圧発生回
路の発生する基準電圧のレベルも正側に変化し、出力負
荷を放電する電流は増大する。結果として、この回路の
遅延時間はしきい値電圧の変動の影響をあまり受けない
こととなる。
第２図は、本発明の他の実施例を示す。この実施例は、
第１図の実施例において、基準電圧発生回路の負荷素子
６にダイオードを用いたものである。ダイオードのシフ
ト量は通常負荷素子として用いられる抵抗に比べて電流
の変化の割合をあまり受けない。従ってこのような回路
はＦＥＴ５のしきい値電圧変動の範囲が小さい場合に適
している。
第１図の実施例において、基準電圧発生回路の負荷素子
６にダイオードを用いたものである。ダイオードのシフ
ト量は通常負荷素子として用いられる抵抗に比べて電流
の変化の割合をあまり受けない。従ってこのような回路
はＦＥＴ５のしきい値電圧変動の範囲が小さい場合に適
している。
本発明による電界効果トランジスタ論理回路では、バッ
ファ部電流源ＦＥＴのゲートバイアスを基準電圧発生回
路から得ているため、通常のＢＦＬ回路に比べしきい値
電圧中心の変動による遅延時間のばらつきが少ない。従
って、ＬＳＩ中のタイミングが重要となるブロックに本
発明の回路を適用することでチップの歩留りを向上させ
ることが可能となる。また、ＦＥＴのしきい値電圧と電
源電圧の範囲を制限することにより電源の種類を減らす
ことが出来る。
ファ部電流源ＦＥＴのゲートバイアスを基準電圧発生回
路から得ているため、通常のＢＦＬ回路に比べしきい値
電圧中心の変動による遅延時間のばらつきが少ない。従
って、ＬＳＩ中のタイミングが重要となるブロックに本
発明の回路を適用することでチップの歩留りを向上させ
ることが可能となる。また、ＦＥＴのしきい値電圧と電
源電圧の範囲を制限することにより電源の種類を減らす
ことが出来る。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 １．２，３，５．７・・・デプレーション型ＦＥＴ４．
６・・・レベルシフト素子 １０・・・入力端子 ２０・・・出力端子 ＬＬ １２．１３・・・節点 １００、１０１．１０２・・・電源端子代理人弁理士
岩 佐 義 幸第１図 電源端子 第２図 ＠源端子 第３図
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 １．２，３，５．７・・・デプレーション型ＦＥＴ４．
６・・・レベルシフト素子 １０・・・入力端子 ２０・・・出力端子 ＬＬ １２．１３・・・節点 １００、１０１．１０２・・・電源端子代理人弁理士
岩 佐 義 幸第１図 電源端子 第２図 ＠源端子 第３図
Claims (2)
- （１）一端が第１の電源端子に接続され他端が第１の節
点に接続された負荷素子と、ドレイン電極が前記第１の
節点に接続されゲート電極が入力端子に接続されソース
電極が第２の電源端子に接続された第１のＭＥＳＦＥＴ
から成るインバータ回路と、 ドレイン電極が前記第１の電源端子に接続され、ゲート
電極が前記第１の節点に接続されソース電極が第２の節
点に接続された第２のＭＥＳＦＥＴと、一端が前記第２
の節点に接続され他端が出力端子に接続されたレベルシ
フト素子と、ドレイン電極が出力端子に接続されゲート
電極が第３の節点に接続されソース電極が第３の電源端
子に接続された第３のＭＥＳＦＥＴとから成るレベルシ
フト型バッファ回路と、 一端が前記第２の電源端子に接続され他端が前記第３の
節点に接続された負荷素子と、ドレイン電極が前記第３
の節点に接続されソース及びゲート電極が前記第３の電
源端子に接続された第４のＭＥＳＦＥＴとから成る基準
電圧発生回路と、を有することを特徴とする電界効果ト
ランジスタ論理回路。 - （２）特許請求の範囲第１項に記載の電界効果トランジ
スタ論理回路において、前記ＭＥＳＦＥＴのしきい値電
圧をＶ＿Ｔ、前記第２の電源端子の電圧Ｖ＿Ｓ＿Ｓ＿１
、前記第３の電源端子の電圧をＶ＿Ｓ＿Ｓ＿２、前記基
準電圧発生回路のレベルシフト量をＶ＿ｓ＿ｈ＿ｉ＿ｆ
＿ｔ、前記第３のＭＥＳＦＥＴのショットキ立上り電圧
をφ＿８とした場合に、これらが、 Ｖ＿Ｓ＿Ｓ＿１＞Ｖ＿ｓ＿ｈ＿ｉ＿ｆ＿ｔ＋｜Ｖ＿Ｔ｜
＋Ｖ＿Ｓ＿Ｓ＿２｜Ｖ＿Ｔ｜＜φ＿８ なる条件を満たすことを特徴とする電界効果トランジス
タ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059389A JPS62217718A (ja) | 1986-03-19 | 1986-03-19 | 電界効果トランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059389A JPS62217718A (ja) | 1986-03-19 | 1986-03-19 | 電界効果トランジスタ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217718A true JPS62217718A (ja) | 1987-09-25 |
Family
ID=13111877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059389A Pending JPS62217718A (ja) | 1986-03-19 | 1986-03-19 | 電界効果トランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380095A2 (en) * | 1989-01-25 | 1990-08-01 | Hitachi, Ltd. | Logic circuit |
-
1986
- 1986-03-19 JP JP61059389A patent/JPS62217718A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380095A2 (en) * | 1989-01-25 | 1990-08-01 | Hitachi, Ltd. | Logic circuit |
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