JPS62217717A - 電界効果トランジスタ論理回路 - Google Patents
電界効果トランジスタ論理回路Info
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- JPS62217717A JPS62217717A JP61059388A JP5938886A JPS62217717A JP S62217717 A JPS62217717 A JP S62217717A JP 61059388 A JP61059388 A JP 61059388A JP 5938886 A JP5938886 A JP 5938886A JP S62217717 A JPS62217717 A JP S62217717A
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- 238000007599 discharging Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 4
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- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ論理回路に関し、特に基
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関するものである。
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関するものである。
ＧａＡｓ半導体はＳｉより数倍移動度が高いことからＳ
ｉでは実現不可能な高速論理動作を目指したＧａＡｓ
ＬＳＩの開発が各所で精力的に成されてきている。特
に、デプレーション型ショットキゲート電界効果トラン
ジスタ（ＭＥＳＦＥＴ＞を用いたＢＦＬ （Ｂｕｆ ｆ
ｅｒｅｄ ＦＥＴＬｏｇｉｃ）回路は、大負荷を駆
動する場合でも高速論理動作が可能でありＧａＡｓ
ＬＳＩの設計に用いられてきている。従来、ＧａＡｓ
ＢＦＬ回路は第３図に示すようにインバータ回路とレ
ベルシフト型バッファ回路から成り、バッファ回路で大
負荷を駆動する方式がとられていた。
ｉでは実現不可能な高速論理動作を目指したＧａＡｓ
ＬＳＩの開発が各所で精力的に成されてきている。特
に、デプレーション型ショットキゲート電界効果トラン
ジスタ（ＭＥＳＦＥＴ＞を用いたＢＦＬ （Ｂｕｆ ｆ
ｅｒｅｄ ＦＥＴＬｏｇｉｃ）回路は、大負荷を駆
動する場合でも高速論理動作が可能でありＧａＡｓ
ＬＳＩの設計に用いられてきている。従来、ＧａＡｓ
ＢＦＬ回路は第３図に示すようにインバータ回路とレ
ベルシフト型バッファ回路から成り、バッファ回路で大
負荷を駆動する方式がとられていた。
第３図において、１． ２． ３． ５はｎチャネルデ
プレーション型ＭＥＳＦＥＴ、４はダイオード、１００
、１０１ 、１０２は電源端子、１０は入力端子、２
０は出力端子、１１．１２は節点である。ＦＥＴＩのド
レイン電極が電源端子１００に接続され、ソース及びゲ
ート電極は節点１１に接続され、ＦＥＴ２のドレイン電
極は節点１１に接続され、ゲート電極は入力端子１０に
接続され、ソース電極は電源端子１０１に接続されてお
り、これらＦＥＴＩ及び２はインバータ回路を構成して
いる。ＦＥＴ３はドレイン電極が電源端子１００に接続
され、ゲート電極がインバータ回路の出力の節点１１に
接続され、ソース電極が節点１２に接続されている。ダ
イオード４はアノードが節点１２に接続され、カソード
が出力端子２０に接続され、ＦＥＴ５のドレイン電極は
出力端子２０に接続され、ソース及びゲート電極は電源
端子１０２に接続されており、これらＦＥＴ３．ダイオ
ード４．ＦＥＴ５はバッファ回路を構成している。特に
ＦＥＴ５は定電流源として用いておりＦＥＴ３のドレイ
ン電流とのバランスで出力端子２０の電位が決定される
。
プレーション型ＭＥＳＦＥＴ、４はダイオード、１００
、１０１ 、１０２は電源端子、１０は入力端子、２
０は出力端子、１１．１２は節点である。ＦＥＴＩのド
レイン電極が電源端子１００に接続され、ソース及びゲ
ート電極は節点１１に接続され、ＦＥＴ２のドレイン電
極は節点１１に接続され、ゲート電極は入力端子１０に
接続され、ソース電極は電源端子１０１に接続されてお
り、これらＦＥＴＩ及び２はインバータ回路を構成して
いる。ＦＥＴ３はドレイン電極が電源端子１００に接続
され、ゲート電極がインバータ回路の出力の節点１１に
接続され、ソース電極が節点１２に接続されている。ダ
イオード４はアノードが節点１２に接続され、カソード
が出力端子２０に接続され、ＦＥＴ５のドレイン電極は
出力端子２０に接続され、ソース及びゲート電極は電源
端子１０２に接続されており、これらＦＥＴ３．ダイオ
ード４．ＦＥＴ５はバッファ回路を構成している。特に
ＦＥＴ５は定電流源として用いておりＦＥＴ３のドレイ
ン電流とのバランスで出力端子２０の電位が決定される
。
この様なりＦＬ回路はインバータ回路のゲインを向上さ
せるために、ＦＥＴＩの電流供給能力をＦＥＴ２に比べ
て極端に小さくした場合においても、バッファ回路があ
るために、出力電位の遅れ時間は大きくならない特徴を
有している。
せるために、ＦＥＴＩの電流供給能力をＦＥＴ２に比べ
て極端に小さくした場合においても、バッファ回路があ
るために、出力電位の遅れ時間は大きくならない特徴を
有している。
第３図に示したＢＦＬ回路においては、回路の遅延時間
はＦＥＴ５の電流の影響を太き（受ける。
はＦＥＴ５の電流の影響を太き（受ける。
一方、ＦＥＴ５の電流は（１１式で示されるような関数
で与えられる。
で与えられる。
Ｉ ｏｓ＝Ｗｓ Ｋｓ Ｖｔｓ！（１＋λｓ （Ｖｏ
Ｖｓｓ） ）・・・・・・・・・（１） （１）式において、Ｗ、はＦＥＴ５のゲート幅、Ｋ。
Ｖｓｓ） ）・・・・・・・・・（１） （１）式において、Ｗ、はＦＥＴ５のゲート幅、Ｋ。
は相互コンダクタンス、ＶＴＳはしきい値電圧、λ。
はドレインコンダクタンス、■。は出力電位、ＶＢは電
源端子１０２の電位である。（１）式からＦＥＴ５の電
流はしきい値電圧の自乗に比例しており、しきい値電圧
の影響を強く受けることがわかる。
源端子１０２の電位である。（１）式からＦＥＴ５の電
流はしきい値電圧の自乗に比例しており、しきい値電圧
の影響を強く受けることがわかる。
ところで、現在ＧａＡｓ基板を用いたＦＥＴのしきい値
電圧の制御は困難であり、従ってＧａＡｓＭＥ Ｓ Ｆ
ＥＴを用いたＬＳＩでは、そのしきい値電圧の変動で
ＬＳＩ内部の各論理回路の遅延時間が大きく変動してし
まうことがわかる。
電圧の制御は困難であり、従ってＧａＡｓＭＥ Ｓ Ｆ
ＥＴを用いたＬＳＩでは、そのしきい値電圧の変動で
ＬＳＩ内部の各論理回路の遅延時間が大きく変動してし
まうことがわかる。
本発明の目的は、ＭＥＳＦＥＴのしきい値が変動した場
合でも回路の遅延時間の変動を抑えることのできる電界
効果トランジスタ論理回路を提供しようとすることにあ
る。
合でも回路の遅延時間の変動を抑えることのできる電界
効果トランジスタ論理回路を提供しようとすることにあ
る。
本発明の電界効果トランジスタ論理回路は、一端が第１
の電源端子に接続され他端が第１の節点に接続された負
荷素子とドレイン電極が前記第１の節点に接続されゲー
ト電極が入力端子に接続されソース電極が第２の電源端
子に接続された第１のＭＥＳＦＥＴとから成るインバー
タ回路と、ドレイン電極が前記第１の電源端子に接続さ
れ、ゲート電極が前記第１の節点に接続されソース電極
が第２の節点に接続された第２のＭＥ Ｓ Ｆ ＥＴと
、一端が前記第２の節点に接続され他端が出力端子に接
続されたレベルシフト素子と、ドレイン電極が出力端子
に接続されゲート電極が第３の節点に接続されソース電
極が第３の電源端子に接続された第３のＭＥ Ｓ Ｆ
ＥＴとから成るレベルシフト型パンフ１回路と、 一端が第４の電源端子に接続され、他端が前記第３の節
点に接続された負荷素子と、ドレイン電極が前記第３の
節点に接続され、ソース及びゲート電極が第５の電源端
子に接続された第４のＭＥＳＦＥＴとから成る基準電圧
発生回路と、を有することを特徴とする。
の電源端子に接続され他端が第１の節点に接続された負
荷素子とドレイン電極が前記第１の節点に接続されゲー
ト電極が入力端子に接続されソース電極が第２の電源端
子に接続された第１のＭＥＳＦＥＴとから成るインバー
タ回路と、ドレイン電極が前記第１の電源端子に接続さ
れ、ゲート電極が前記第１の節点に接続されソース電極
が第２の節点に接続された第２のＭＥ Ｓ Ｆ ＥＴと
、一端が前記第２の節点に接続され他端が出力端子に接
続されたレベルシフト素子と、ドレイン電極が出力端子
に接続されゲート電極が第３の節点に接続されソース電
極が第３の電源端子に接続された第３のＭＥ Ｓ Ｆ
ＥＴとから成るレベルシフト型パンフ１回路と、 一端が第４の電源端子に接続され、他端が前記第３の節
点に接続された負荷素子と、ドレイン電極が前記第３の
節点に接続され、ソース及びゲート電極が第５の電源端
子に接続された第４のＭＥＳＦＥＴとから成る基準電圧
発生回路と、を有することを特徴とする。
本発明による電界効果トランジスタ論理回路においては
、ＢＦＬ論理回路のバッファ都電流源ＦＥＴのゲート電
位を基準電圧発生回路から得ることにより、しきい値電
圧中心が負側にシフトした場合、基準電圧のレベルも負
側にシフトし、そのためバッファ部を流れる電流を小さ
く抑える。一方、しきい値電圧中心が正側にシフトする
と、基準電圧のレベルは正側にシフトし、その結果、電
流源ＦＥＴの電流供給能力が増すためにバッファ部を流
れる電流は増大する。回路の遅延時間は、このように基
準電圧発生回路による電流の制御により、しきい値電圧
の変動の影響を受けなくなる。
、ＢＦＬ論理回路のバッファ都電流源ＦＥＴのゲート電
位を基準電圧発生回路から得ることにより、しきい値電
圧中心が負側にシフトした場合、基準電圧のレベルも負
側にシフトし、そのためバッファ部を流れる電流を小さ
く抑える。一方、しきい値電圧中心が正側にシフトする
と、基準電圧のレベルは正側にシフトし、その結果、電
流源ＦＥＴの電流供給能力が増すためにバッファ部を流
れる電流は増大する。回路の遅延時間は、このように基
準電圧発生回路による電流の制御により、しきい値電圧
の変動の影響を受けなくなる。
以下に本発明の実施例を図によって説明する。
第１図に本発明による電界効果トランジスタ論理回路の
一実施例を示す。本実施例は、バッファ部の電流源ＦＥ
Ｔ５のゲート電圧を、一端が電源端子１０４に接続され
、他端が節点１３に接続された負荷素子６と、ドレイン
電極が節点１３に接続され、ゲート及びソース電極が電
源端子１０３に接続されたＦＥＴ７から成る基準電圧発
生回路から得ている。その他の構成は、第３図に示した
回路の構成と同様であり、同一の要素には同一の番号を
付して示す。
一実施例を示す。本実施例は、バッファ部の電流源ＦＥ
Ｔ５のゲート電圧を、一端が電源端子１０４に接続され
、他端が節点１３に接続された負荷素子６と、ドレイン
電極が節点１３に接続され、ゲート及びソース電極が電
源端子１０３に接続されたＦＥＴ７から成る基準電圧発
生回路から得ている。その他の構成は、第３図に示した
回路の構成と同様であり、同一の要素には同一の番号を
付して示す。
以上の回路において、入力端子１０にｒＨＪレベルが入
力されると節点１０４はｒＬＪレベルとなりＦＥＴ３の
駆動能力は一時的に低下し、出力端子２０に接続された
負荷容量（図示せず）の電荷はＦＥＴ５により放電され
る。この時の電流量はＦＥＴ５のゲートバイアスによっ
て決定される。このゲートバイアスは基準電圧発生回路
から得られるものであり、そのレベルはＦＥＴのしきい
値電圧と同一方向に変化する。従ってＦＥＴ５及び７の
しきい値電圧が負側に変動した場合、基準電圧発生回路
の発生する基準電圧のレベルも負側に変化し、出力負荷
を放電する電流は小さくなる。逆に、しきい値電圧が正
側に変動すると、基準電圧発生回路の発生する基準電圧
のレベルも正側に変化し、出力負荷を放電する電流は増
大する。結果として、こつ回路の遅延時間はしきい値電
圧の変動の影響をあまり受けないこととなる。
力されると節点１０４はｒＬＪレベルとなりＦＥＴ３の
駆動能力は一時的に低下し、出力端子２０に接続された
負荷容量（図示せず）の電荷はＦＥＴ５により放電され
る。この時の電流量はＦＥＴ５のゲートバイアスによっ
て決定される。このゲートバイアスは基準電圧発生回路
から得られるものであり、そのレベルはＦＥＴのしきい
値電圧と同一方向に変化する。従ってＦＥＴ５及び７の
しきい値電圧が負側に変動した場合、基準電圧発生回路
の発生する基準電圧のレベルも負側に変化し、出力負荷
を放電する電流は小さくなる。逆に、しきい値電圧が正
側に変動すると、基準電圧発生回路の発生する基準電圧
のレベルも正側に変化し、出力負荷を放電する電流は増
大する。結果として、こつ回路の遅延時間はしきい値電
圧の変動の影響をあまり受けないこととなる。
第２図は、本発明の他の実施例を示す。この実施例は、
第１図の実施例において、基準電圧発生回路の負荷素子
６にダイオードを用いたものである。ダイオードのシフ
＋−ｔは通常負荷素子とじて用いられる抵抗に比べて電
流の変化の割合をあまり受けない。従ってこのような回
路はＦＥＴ５のしきい値電圧変動の範囲が小さい場合に
適している。
第１図の実施例において、基準電圧発生回路の負荷素子
６にダイオードを用いたものである。ダイオードのシフ
＋−ｔは通常負荷素子とじて用いられる抵抗に比べて電
流の変化の割合をあまり受けない。従ってこのような回
路はＦＥＴ５のしきい値電圧変動の範囲が小さい場合に
適している。
〔効果〕
本発明による電界効果トランジスタ論理回路では、バッ
ファ部電流源ＦＥＴのゲートバイアスを基準電圧発生回
路から得ているため、通常のＢＦＬ回路に比べしきい値
電圧中心の変動による遅延時間のばらつきが少ない、従
って、ＬＳＩ中のタイミングが重要となるブロックに本
発明の回路を適用することでチップの歩留りを向上させ
ることが可能となる。
ファ部電流源ＦＥＴのゲートバイアスを基準電圧発生回
路から得ているため、通常のＢＦＬ回路に比べしきい値
電圧中心の変動による遅延時間のばらつきが少ない、従
って、ＬＳＩ中のタイミングが重要となるブロックに本
発明の回路を適用することでチップの歩留りを向上させ
ることが可能となる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 １．２，３，５．７・・・デプレーション型ＦＥＴ４．
６・・・レベルシフト素子 ＩＯ・・・入力端子 ２０・・・出力端子 １１．１２．１３・・・節点 １００、１０１．１０２．１０３．１０４・・・電源端
子代理人弁理士 岩 佐 義 幸電源端子 第１図 第２図
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 １．２，３，５．７・・・デプレーション型ＦＥＴ４．
６・・・レベルシフト素子 ＩＯ・・・入力端子 ２０・・・出力端子 １１．１２．１３・・・節点 １００、１０１．１０２．１０３．１０４・・・電源端
子代理人弁理士 岩 佐 義 幸電源端子 第１図 第２図
Claims (1)
- （１）一端が第１の電源端子に接続され他端が第１の節
点に接続された負荷素子とドレイン電極が前記第１の節
点に接続されゲート電極が入力端子に接続されソース電
極が第２の電源端子に接続された第１のＭＥＳＦＥＴと
から成るインバータ回路と、 ドレイン電極が前記第１の電源端子に接続され、ゲート
電極が前記第１の節点に接続されソース電極が第２の節
点に接続された第２のＭＥＳＦＥＴと、一端が前記第２
の節点に接続され他端が出力端子に接続されたレベルシ
フト素子と、ドレイン電極が出力端子に接続されゲート
電極が第３の節点に接続されソース電極が第３の電源端
子に接続された第３のＭＥＳＦＥＴとから成るレベルシ
フト型バッファ回路と、 一端が第４の電源端子に接続され、他端が前記第３の節
点に接続された負荷素子と、ドレイン電極が前記第３の
節点に接続され、ソース及びゲート電極が第５の電源端
子に接続された第４のＭＥＳＦＥＴとから成る基準電圧
発生回路と、 を有することを特徴とする電界効果トランジスタ論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059388A JPS62217717A (ja) | 1986-03-19 | 1986-03-19 | 電界効果トランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059388A JPS62217717A (ja) | 1986-03-19 | 1986-03-19 | 電界効果トランジスタ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217717A true JPS62217717A (ja) | 1987-09-25 |
Family
ID=13111847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059388A Pending JPS62217717A (ja) | 1986-03-19 | 1986-03-19 | 電界効果トランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217717A (ja) |
-
1986
- 1986-03-19 JP JP61059388A patent/JPS62217717A/ja active Pending
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