JPH04178021A - 電界効果トランジスタ論理回路 - Google Patents
電界効果トランジスタ論理回路Info
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- JPH04178021A JPH04178021A JP2306472A JP30647290A JPH04178021A JP H04178021 A JPH04178021 A JP H04178021A JP 2306472 A JP2306472 A JP 2306472A JP 30647290 A JP30647290 A JP 30647290A JP H04178021 A JPH04178021 A JP H04178021A
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- 230000000694 effects Effects 0.000 title abstract description 5
- 230000005669 field effect Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 abstract 1
- 239000006185 dispersion Substances 0.000 abstract 1
- 101150079361 fet5 gene Proteins 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ論理回路に関し、特に基
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関する。
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関する。
GaAs半導体はSlに比べ、電子の移動度が数倍速く
、更に半絶縁性基板を容易に得ることができるために、
集積化を図る際に回路の寄生容量を低減し、高速論理動
作が可能との考えから、各所で精力的な研究開発が行な
われてきている。GaAs半導体は一部市販が開始され
ているが、その品種は主としてSSIからMSIクラス
であり、次期開発品種としてIKビットから4にビット
のメモリや数千ゲート規模のゲートアレイ型集積回路に
期待が集まっている。特に、デプレーション型ショット
キゲーロ電界効果トランジスタ(ME 5FET)を用
いたBFL(Buffered FET Logic)
回路は、大負荷を駆動する場合でも高速論理動作が可能
てあり、GaAsLSIの設計に用いられてきている。
、更に半絶縁性基板を容易に得ることができるために、
集積化を図る際に回路の寄生容量を低減し、高速論理動
作が可能との考えから、各所で精力的な研究開発が行な
われてきている。GaAs半導体は一部市販が開始され
ているが、その品種は主としてSSIからMSIクラス
であり、次期開発品種としてIKビットから4にビット
のメモリや数千ゲート規模のゲートアレイ型集積回路に
期待が集まっている。特に、デプレーション型ショット
キゲーロ電界効果トランジスタ(ME 5FET)を用
いたBFL(Buffered FET Logic)
回路は、大負荷を駆動する場合でも高速論理動作が可能
てあり、GaAsLSIの設計に用いられてきている。
従来、GaAsBFL回路は、第3図に示すようにイン
バータ回路とレベルシフト型バッファ回路から成り、バ
ッファ回路で大負荷を駆動する方式がとられていた。第
3図において、FET 1のドレイン電極が電源端子1
00に接続され、ソース及びケー)W極は節点11に接
続され、FET2のトレイン電極は節点11に接続され
、ゲート電極は入力端子10に接続され、ソース電極は
電源端子101に接続さ九ており、これらFETI及び
2はインバータ回路を構成している。FET3はドレイ
ン電極が電源端子100に接続され、ゲート電極がイン
バータ回路の出力の節点11に接続され、ソース電極が
節点12に接続されている。ダイオード4は、7ノード
が節点12に接続され、カソードが出力端子20に接続
され、FET5のドレイン電極は出力端子20に接続さ
れ、ソース及びゲート電、極は電源端子102に接続さ
れており、これらFET3.ダイオード4.FET5は
バッファ回路を構成している。特に、FET5は定電流
源として用いており、FET3のドレイン電流とのバラ
ンスで出力端子20の電位が決定されている。
バータ回路とレベルシフト型バッファ回路から成り、バ
ッファ回路で大負荷を駆動する方式がとられていた。第
3図において、FET 1のドレイン電極が電源端子1
00に接続され、ソース及びケー)W極は節点11に接
続され、FET2のトレイン電極は節点11に接続され
、ゲート電極は入力端子10に接続され、ソース電極は
電源端子101に接続さ九ており、これらFETI及び
2はインバータ回路を構成している。FET3はドレイ
ン電極が電源端子100に接続され、ゲート電極がイン
バータ回路の出力の節点11に接続され、ソース電極が
節点12に接続されている。ダイオード4は、7ノード
が節点12に接続され、カソードが出力端子20に接続
され、FET5のドレイン電極は出力端子20に接続さ
れ、ソース及びゲート電、極は電源端子102に接続さ
れており、これらFET3.ダイオード4.FET5は
バッファ回路を構成している。特に、FET5は定電流
源として用いており、FET3のドレイン電流とのバラ
ンスで出力端子20の電位が決定されている。
この様なりFL回路はインバータ回路のゲインを向上さ
せるために、FETIの電流供給能力をFET2に比べ
て極端に小さくした場合においてもバッファ回路がある
ために、出力電位の遅れ時間は大きくならない特徴を有
している。
せるために、FETIの電流供給能力をFET2に比べ
て極端に小さくした場合においてもバッファ回路がある
ために、出力電位の遅れ時間は大きくならない特徴を有
している。
第3図に示したBFL回路においては、回路の遅延時間
はFET5の電流の影響を強く受ける。
はFET5の電流の影響を強く受ける。
一方、FET5の電流は近似的に(1)式で示されるよ
うな関数で与えられる。
うな関数で与えられる。
ID5=W5KVt2 ・・・−(1
)(1)式において、W5はFET5のゲート幅、Kは
相互コンダクタンス、Vtはしきい値電圧である。
)(1)式において、W5はFET5のゲート幅、Kは
相互コンダクタンス、Vtはしきい値電圧である。
(1)式からFET5の電流は、しきい値電圧の自乗に
比例しており、しきい値電圧の影響を強く受けることが
わかる。
比例しており、しきい値電圧の影響を強く受けることが
わかる。
ところで、BFL回路は、インバータ回路部とレベルシ
フト回路部用の電源として2種類の電源を必要としてい
るために、消費電力が大きいことから発熱量が大きく、
ICの動作温度が高くなる欠点がある。また、MESF
ETのしきい値電圧は環境温度が高くなるにつれて負側
にシフトし、その結果発熱量をさらに増大させてしまう
欠点がある。このようなりFL回路をICチップ内に配
置した場合、局部的に温度の「むら」が生じ、そのしき
い値電圧変動でIC内部の各論理回路の遅延時間が大き
く変動してしまうことは大きな問題である。
フト回路部用の電源として2種類の電源を必要としてい
るために、消費電力が大きいことから発熱量が大きく、
ICの動作温度が高くなる欠点がある。また、MESF
ETのしきい値電圧は環境温度が高くなるにつれて負側
にシフトし、その結果発熱量をさらに増大させてしまう
欠点がある。このようなりFL回路をICチップ内に配
置した場合、局部的に温度の「むら」が生じ、そのしき
い値電圧変動でIC内部の各論理回路の遅延時間が大き
く変動してしまうことは大きな問題である。
本発明の目的は、IC内部の発熱による局部的な温度む
らによるVt変動が発生した場合でも、回路の遅延時間
の変動を抑えることの可能な電界効果トランジスタ論理
回路を提供することにある。
らによるVt変動が発生した場合でも、回路の遅延時間
の変動を抑えることの可能な電界効果トランジスタ論理
回路を提供することにある。
本発明の電界効果トランジスタ論理回路は、−端が第1
の電源端子に接続され他端が第1の節点に接続された負
荷素子と、ドレイン電極が前記第1の節点に接続されゲ
ート電極が入力端子に接続されソース電極が第2の電源
端子に接続された第1のMESFETから成るインバー
タ回路と、ドレイン電極が前記第1の電源端子に接続さ
れ、ゲート電極が前記第1の節点に接続され、ソース電
極が第2の節点に接続された第2のME S F ET
と、一端が前記第2の節点に接続され他端が出力端子に
接続されたレベルシフト素子と、トレイン電極が8力端
子に接続されケート電極が第3の節点に接続されソース
電極が第3の電源端子に接続された第3のMESFET
とから成るレベルシフト型バッファ回路と、一端が第4
の電源端子に接続され、他端が前記第3の節点に接続さ
れた、負荷素子と、ドレイン電極が前記第3の節点に接
続されソース及びゲート電極が前記第3の電源端子に接
続された第4のMESFETとから成る基準電圧発生回
路とを有することを特徴としている。
の電源端子に接続され他端が第1の節点に接続された負
荷素子と、ドレイン電極が前記第1の節点に接続されゲ
ート電極が入力端子に接続されソース電極が第2の電源
端子に接続された第1のMESFETから成るインバー
タ回路と、ドレイン電極が前記第1の電源端子に接続さ
れ、ゲート電極が前記第1の節点に接続され、ソース電
極が第2の節点に接続された第2のME S F ET
と、一端が前記第2の節点に接続され他端が出力端子に
接続されたレベルシフト素子と、トレイン電極が8力端
子に接続されケート電極が第3の節点に接続されソース
電極が第3の電源端子に接続された第3のMESFET
とから成るレベルシフト型バッファ回路と、一端が第4
の電源端子に接続され、他端が前記第3の節点に接続さ
れた、負荷素子と、ドレイン電極が前記第3の節点に接
続されソース及びゲート電極が前記第3の電源端子に接
続された第4のMESFETとから成る基準電圧発生回
路とを有することを特徴としている。
本発明による電界効果トランジスタ論理回路においては
、BFL論理回路のバッファ部電流源FETのゲート電
位を基準電E発生宴路かと得ることにより、電流源FE
Tのゲート・ソース間電圧が回路のパラメータで決定さ
れるしきい値電圧において最大値をとるようになる。し
きい値電圧の設計値をこの値にすることで、温度変動に
よる電流源FETの電流変動を小さく抑えることが可能
となる。
、BFL論理回路のバッファ部電流源FETのゲート電
位を基準電E発生宴路かと得ることにより、電流源FE
Tのゲート・ソース間電圧が回路のパラメータで決定さ
れるしきい値電圧において最大値をとるようになる。し
きい値電圧の設計値をこの値にすることで、温度変動に
よる電流源FETの電流変動を小さく抑えることが可能
となる。
回路の遅延時間は、このように基準電圧発生回路による
電流の制御により、しきい値電圧の変動の影響を受けな
くなる。
電流の制御により、しきい値電圧の変動の影響を受けな
くなる。
以下に本発明の実施例を図面によって説明する。
第1図に本発明による電界効果トランジスタ論理回路の
一実施例を示す。本実施例では、バッファ部の電流源F
ET5のゲート電圧を、一端が電源端子103に接続さ
れ、他端が節点13に接続された抵抗6と、ドレイン電
極が節点13に接続され、ゲート及びソース電極が電源
端子102に接続されたFET7から成る基準電圧発生
回路から得ている。その他の構成は、第3図に示した回
路の構成と同様であり、同一の要素には同一の番号を付
しである。
一実施例を示す。本実施例では、バッファ部の電流源F
ET5のゲート電圧を、一端が電源端子103に接続さ
れ、他端が節点13に接続された抵抗6と、ドレイン電
極が節点13に接続され、ゲート及びソース電極が電源
端子102に接続されたFET7から成る基準電圧発生
回路から得ている。その他の構成は、第3図に示した回
路の構成と同様であり、同一の要素には同一の番号を付
しである。
テプレーション型FETのしきい値電圧をVt、相互コ
ンタクタンスをK、基準電圧発生回路の負荷素子の抵抗
値をR,MESFET7のゲート幅をW7、バッファ部
電流源FET5のショットキ立上がり電圧をVfとする
と、しきい値電圧Vt及び基準電圧発生回路部負荷抵抗
Rは、(2)式を満たすように選択する。
ンタクタンスをK、基準電圧発生回路の負荷素子の抵抗
値をR,MESFET7のゲート幅をW7、バッファ部
電流源FET5のショットキ立上がり電圧をVfとする
と、しきい値電圧Vt及び基準電圧発生回路部負荷抵抗
Rは、(2)式を満たすように選択する。
1Vtl=−
2WKR・・・・・・(2)
lVtl<Vf
このように、FETのしきい値電圧とを制限する理由は
、しきい値電圧Vtの変動に対するFET5の電流変化
が最小になるしきい値電圧値を求めることで、基準電圧
発生回路による負帰還効果が過剰にならないようにする
ためである。
、しきい値電圧Vtの変動に対するFET5の電流変化
が最小になるしきい値電圧値を求めることで、基準電圧
発生回路による負帰還効果が過剰にならないようにする
ためである。
今、入力端子10にrHJ レベルが入力されると、節
点11はrLJ レベルとなり、FET3の駆動能力は
一時的に低下し、出力端子20に接続された負荷容量の
電荷はFET5により放電される。この時の電流量は、
FET5のゲートバイアスによって決定される。このゲ
ートバイアスは基準電圧発生回路から得られるものであ
り、そのレベルは第2図に示すように、回路のパラメー
タで決定されるしきい値電圧において最大値をとるよう
になる。しきい値電圧の設計値をこの値にすることで、
温度変動によるしきい値変動が引き起こす電流源FET
の電流変動を小さく抑えることが可能となる。結果とし
て、この回路の遅延時間は、温度変動の影響を受けなく
なる。
点11はrLJ レベルとなり、FET3の駆動能力は
一時的に低下し、出力端子20に接続された負荷容量の
電荷はFET5により放電される。この時の電流量は、
FET5のゲートバイアスによって決定される。このゲ
ートバイアスは基準電圧発生回路から得られるものであ
り、そのレベルは第2図に示すように、回路のパラメー
タで決定されるしきい値電圧において最大値をとるよう
になる。しきい値電圧の設計値をこの値にすることで、
温度変動によるしきい値変動が引き起こす電流源FET
の電流変動を小さく抑えることが可能となる。結果とし
て、この回路の遅延時間は、温度変動の影響を受けなく
なる。
本発明による電界効果トランジスタ論理回路では、バッ
ファ部電流源FETのゲートバイアスを基準電圧発生回
路から得ているため、通常のBFL回路に比べ、温度の
変動による遅延時間のばらつきが少ない。従って、LS
I中のタイミングが重要となるブロックに本発明の回路
を適用することでチップの歩留りを同上させることが可
能となる。
ファ部電流源FETのゲートバイアスを基準電圧発生回
路から得ているため、通常のBFL回路に比べ、温度の
変動による遅延時間のばらつきが少ない。従って、LS
I中のタイミングが重要となるブロックに本発明の回路
を適用することでチップの歩留りを同上させることが可
能となる。
第1図は本発明の一実施例を示す回路図、第2図は本発
明の回路のバッファ部電流源FETの電流及びケート・
ソース間電圧を説明する図、第3図は従来例を示す回路
図である。 1.2,3,5.7・・・・・デブレーション型FET
、4・・・・・レベルシフト素子、6・・・・・抵抗、
10・・・・・入力端子、20・・・・・圧力端子、1
1゜12.13・・・・・節点、100,101,10
2゜103・・・・・・電源端子。 代理人 弁理士 内 原 音 黒 1 図 f02電濯篇手 集3 図
明の回路のバッファ部電流源FETの電流及びケート・
ソース間電圧を説明する図、第3図は従来例を示す回路
図である。 1.2,3,5.7・・・・・デブレーション型FET
、4・・・・・レベルシフト素子、6・・・・・抵抗、
10・・・・・入力端子、20・・・・・圧力端子、1
1゜12.13・・・・・節点、100,101,10
2゜103・・・・・・電源端子。 代理人 弁理士 内 原 音 黒 1 図 f02電濯篇手 集3 図
Claims (1)
- 【特許請求の範囲】 1、一端が第1の電源端子に接続され他端が第1の節点
に接続された負荷素子と、ドレイン電極が前記第1の節
点に接続されゲート電極が入力端子に接続されソース電
極が第2の電源端子に接続された第1のMESFETか
ら成るインバータ回路と、ドレイン電極が前記第1の電
源端子に接続されゲート電極が前記第1の節点に接続さ
れソース電極が第2の節点に接続された第2のMESF
ETと、一端が前記第2の節点に接続され他端が出力端
子に接続されたレベルシフト素子と、ドレイン電極が出
力端子に接続されゲート電極が第3の接点に接続されソ
ース電極が第3の電源端子に接続された第3のMESF
ETとから成るレベルシフト型バッファ回路と、一端が
第4の電源端子に接続され他端が前記第3の節点に接続
された負荷素子と、ドレイン電極が前記第3の節点に接
続されソース及びゲート電極が前記第3の電源端子に接
続された第4のMESFETとから成る基準電圧発生回
路とを有することを特徴とする電界効果トランジスタ論
理回路。 2、前記MESFETのしきい値電圧をVt、相互コン
ダクタンスをK、前記基準電圧発生回路の負荷素子の抵
抗値をR、前記第4のMESFETのゲート幅をW、前
記第3のMESFETのショットキ立上がり電圧をVf
とした場合に、|Vt|=1/2WKR |Vt|<Vf なる条件を満たすことを特徴とする請求項1記載の電界
効果トランジスタ論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2306472A JPH04178021A (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2306472A JPH04178021A (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04178021A true JPH04178021A (ja) | 1992-06-25 |
Family
ID=17957426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2306472A Pending JPH04178021A (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04178021A (ja) |
-
1990
- 1990-11-13 JP JP2306472A patent/JPH04178021A/ja active Pending
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