JPH04178021A - 電界効果トランジスタ論理回路 - Google Patents
電界効果トランジスタ論理回路Info
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- JPH04178021A JPH04178021A JP2306472A JP30647290A JPH04178021A JP H04178021 A JPH04178021 A JP H04178021A JP 2306472 A JP2306472 A JP 2306472A JP 30647290 A JP30647290 A JP 30647290A JP H04178021 A JPH04178021 A JP H04178021A
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ論理回路に関し、特に基
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関する。
準電圧発生回路を付加した電界効果トランジスタ論理回
路に関する。
ＧａＡｓ半導体はＳｌに比べ、電子の移動度が数倍速く
、更に半絶縁性基板を容易に得ることができるために、
集積化を図る際に回路の寄生容量を低減し、高速論理動
作が可能との考えから、各所で精力的な研究開発が行な
われてきている。ＧａＡｓ半導体は一部市販が開始され
ているが、その品種は主としてＳＳＩからＭＳＩクラス
であり、次期開発品種としてＩＫビットから４にビット
のメモリや数千ゲート規模のゲートアレイ型集積回路に
期待が集まっている。特に、デプレーション型ショット
キゲーロ電界効果トランジスタ（ＭＥ ５ＦＥＴ）を用
いたＢＦＬ（Ｂｕｆｆｅｒｅｄ ＦＥＴ Ｌｏｇｉｃ）
回路は、大負荷を駆動する場合でも高速論理動作が可能
てあり、ＧａＡｓＬＳＩの設計に用いられてきている。
、更に半絶縁性基板を容易に得ることができるために、
集積化を図る際に回路の寄生容量を低減し、高速論理動
作が可能との考えから、各所で精力的な研究開発が行な
われてきている。ＧａＡｓ半導体は一部市販が開始され
ているが、その品種は主としてＳＳＩからＭＳＩクラス
であり、次期開発品種としてＩＫビットから４にビット
のメモリや数千ゲート規模のゲートアレイ型集積回路に
期待が集まっている。特に、デプレーション型ショット
キゲーロ電界効果トランジスタ（ＭＥ ５ＦＥＴ）を用
いたＢＦＬ（Ｂｕｆｆｅｒｅｄ ＦＥＴ Ｌｏｇｉｃ）
回路は、大負荷を駆動する場合でも高速論理動作が可能
てあり、ＧａＡｓＬＳＩの設計に用いられてきている。
従来、ＧａＡｓＢＦＬ回路は、第３図に示すようにイン
バータ回路とレベルシフト型バッファ回路から成り、バ
ッファ回路で大負荷を駆動する方式がとられていた。第
３図において、ＦＥＴ １のドレイン電極が電源端子１
００に接続され、ソース及びケー）Ｗ極は節点１１に接
続され、ＦＥＴ２のトレイン電極は節点１１に接続され
、ゲート電極は入力端子１０に接続され、ソース電極は
電源端子１０１に接続さ九ており、これらＦＥＴＩ及び
２はインバータ回路を構成している。ＦＥＴ３はドレイ
ン電極が電源端子１００に接続され、ゲート電極がイン
バータ回路の出力の節点１１に接続され、ソース電極が
節点１２に接続されている。ダイオード４は、７ノード
が節点１２に接続され、カソードが出力端子２０に接続
され、ＦＥＴ５のドレイン電極は出力端子２０に接続さ
れ、ソース及びゲート電、極は電源端子１０２に接続さ
れており、これらＦＥＴ３．ダイオード４．ＦＥＴ５は
バッファ回路を構成している。特に、ＦＥＴ５は定電流
源として用いており、ＦＥＴ３のドレイン電流とのバラ
ンスで出力端子２０の電位が決定されている。
バータ回路とレベルシフト型バッファ回路から成り、バ
ッファ回路で大負荷を駆動する方式がとられていた。第
３図において、ＦＥＴ １のドレイン電極が電源端子１
００に接続され、ソース及びケー）Ｗ極は節点１１に接
続され、ＦＥＴ２のトレイン電極は節点１１に接続され
、ゲート電極は入力端子１０に接続され、ソース電極は
電源端子１０１に接続さ九ており、これらＦＥＴＩ及び
２はインバータ回路を構成している。ＦＥＴ３はドレイ
ン電極が電源端子１００に接続され、ゲート電極がイン
バータ回路の出力の節点１１に接続され、ソース電極が
節点１２に接続されている。ダイオード４は、７ノード
が節点１２に接続され、カソードが出力端子２０に接続
され、ＦＥＴ５のドレイン電極は出力端子２０に接続さ
れ、ソース及びゲート電、極は電源端子１０２に接続さ
れており、これらＦＥＴ３．ダイオード４．ＦＥＴ５は
バッファ回路を構成している。特に、ＦＥＴ５は定電流
源として用いており、ＦＥＴ３のドレイン電流とのバラ
ンスで出力端子２０の電位が決定されている。
この様なりＦＬ回路はインバータ回路のゲインを向上さ
せるために、ＦＥＴＩの電流供給能力をＦＥＴ２に比べ
て極端に小さくした場合においてもバッファ回路がある
ために、出力電位の遅れ時間は大きくならない特徴を有
している。
せるために、ＦＥＴＩの電流供給能力をＦＥＴ２に比べ
て極端に小さくした場合においてもバッファ回路がある
ために、出力電位の遅れ時間は大きくならない特徴を有
している。
第３図に示したＢＦＬ回路においては、回路の遅延時間
はＦＥＴ５の電流の影響を強く受ける。
はＦＥＴ５の電流の影響を強く受ける。
一方、ＦＥＴ５の電流は近似的に（１）式で示されるよ
うな関数で与えられる。
うな関数で与えられる。
ＩＤ５＝Ｗ５ＫＶｔ２ ・・・−（１
）（１）式において、Ｗ５はＦＥＴ５のゲート幅、Ｋは
相互コンダクタンス、Ｖｔはしきい値電圧である。
）（１）式において、Ｗ５はＦＥＴ５のゲート幅、Ｋは
相互コンダクタンス、Ｖｔはしきい値電圧である。
（１）式からＦＥＴ５の電流は、しきい値電圧の自乗に
比例しており、しきい値電圧の影響を強く受けることが
わかる。
比例しており、しきい値電圧の影響を強く受けることが
わかる。
ところで、ＢＦＬ回路は、インバータ回路部とレベルシ
フト回路部用の電源として２種類の電源を必要としてい
るために、消費電力が大きいことから発熱量が大きく、
ＩＣの動作温度が高くなる欠点がある。また、ＭＥＳＦ
ＥＴのしきい値電圧は環境温度が高くなるにつれて負側
にシフトし、その結果発熱量をさらに増大させてしまう
欠点がある。このようなりＦＬ回路をＩＣチップ内に配
置した場合、局部的に温度の「むら」が生じ、そのしき
い値電圧変動でＩＣ内部の各論理回路の遅延時間が大き
く変動してしまうことは大きな問題である。
フト回路部用の電源として２種類の電源を必要としてい
るために、消費電力が大きいことから発熱量が大きく、
ＩＣの動作温度が高くなる欠点がある。また、ＭＥＳＦ
ＥＴのしきい値電圧は環境温度が高くなるにつれて負側
にシフトし、その結果発熱量をさらに増大させてしまう
欠点がある。このようなりＦＬ回路をＩＣチップ内に配
置した場合、局部的に温度の「むら」が生じ、そのしき
い値電圧変動でＩＣ内部の各論理回路の遅延時間が大き
く変動してしまうことは大きな問題である。
本発明の目的は、ＩＣ内部の発熱による局部的な温度む
らによるＶｔ変動が発生した場合でも、回路の遅延時間
の変動を抑えることの可能な電界効果トランジスタ論理
回路を提供することにある。
らによるＶｔ変動が発生した場合でも、回路の遅延時間
の変動を抑えることの可能な電界効果トランジスタ論理
回路を提供することにある。
本発明の電界効果トランジスタ論理回路は、−端が第１
の電源端子に接続され他端が第１の節点に接続された負
荷素子と、ドレイン電極が前記第１の節点に接続されゲ
ート電極が入力端子に接続されソース電極が第２の電源
端子に接続された第１のＭＥＳＦＥＴから成るインバー
タ回路と、ドレイン電極が前記第１の電源端子に接続さ
れ、ゲート電極が前記第１の節点に接続され、ソース電
極が第２の節点に接続された第２のＭＥ Ｓ Ｆ ＥＴ
と、一端が前記第２の節点に接続され他端が出力端子に
接続されたレベルシフト素子と、トレイン電極が８力端
子に接続されケート電極が第３の節点に接続されソース
電極が第３の電源端子に接続された第３のＭＥＳＦＥＴ
とから成るレベルシフト型バッファ回路と、一端が第４
の電源端子に接続され、他端が前記第３の節点に接続さ
れた、負荷素子と、ドレイン電極が前記第３の節点に接
続されソース及びゲート電極が前記第３の電源端子に接
続された第４のＭＥＳＦＥＴとから成る基準電圧発生回
路とを有することを特徴としている。
の電源端子に接続され他端が第１の節点に接続された負
荷素子と、ドレイン電極が前記第１の節点に接続されゲ
ート電極が入力端子に接続されソース電極が第２の電源
端子に接続された第１のＭＥＳＦＥＴから成るインバー
タ回路と、ドレイン電極が前記第１の電源端子に接続さ
れ、ゲート電極が前記第１の節点に接続され、ソース電
極が第２の節点に接続された第２のＭＥ Ｓ Ｆ ＥＴ
と、一端が前記第２の節点に接続され他端が出力端子に
接続されたレベルシフト素子と、トレイン電極が８力端
子に接続されケート電極が第３の節点に接続されソース
電極が第３の電源端子に接続された第３のＭＥＳＦＥＴ
とから成るレベルシフト型バッファ回路と、一端が第４
の電源端子に接続され、他端が前記第３の節点に接続さ
れた、負荷素子と、ドレイン電極が前記第３の節点に接
続されソース及びゲート電極が前記第３の電源端子に接
続された第４のＭＥＳＦＥＴとから成る基準電圧発生回
路とを有することを特徴としている。
本発明による電界効果トランジスタ論理回路においては
、ＢＦＬ論理回路のバッファ部電流源ＦＥＴのゲート電
位を基準電Ｅ発生宴路かと得ることにより、電流源ＦＥ
Ｔのゲート・ソース間電圧が回路のパラメータで決定さ
れるしきい値電圧において最大値をとるようになる。し
きい値電圧の設計値をこの値にすることで、温度変動に
よる電流源ＦＥＴの電流変動を小さく抑えることが可能
となる。
、ＢＦＬ論理回路のバッファ部電流源ＦＥＴのゲート電
位を基準電Ｅ発生宴路かと得ることにより、電流源ＦＥ
Ｔのゲート・ソース間電圧が回路のパラメータで決定さ
れるしきい値電圧において最大値をとるようになる。し
きい値電圧の設計値をこの値にすることで、温度変動に
よる電流源ＦＥＴの電流変動を小さく抑えることが可能
となる。
回路の遅延時間は、このように基準電圧発生回路による
電流の制御により、しきい値電圧の変動の影響を受けな
くなる。
電流の制御により、しきい値電圧の変動の影響を受けな
くなる。
以下に本発明の実施例を図面によって説明する。
第１図に本発明による電界効果トランジスタ論理回路の
一実施例を示す。本実施例では、バッファ部の電流源Ｆ
ＥＴ５のゲート電圧を、一端が電源端子１０３に接続さ
れ、他端が節点１３に接続された抵抗６と、ドレイン電
極が節点１３に接続され、ゲート及びソース電極が電源
端子１０２に接続されたＦＥＴ７から成る基準電圧発生
回路から得ている。その他の構成は、第３図に示した回
路の構成と同様であり、同一の要素には同一の番号を付
しである。
一実施例を示す。本実施例では、バッファ部の電流源Ｆ
ＥＴ５のゲート電圧を、一端が電源端子１０３に接続さ
れ、他端が節点１３に接続された抵抗６と、ドレイン電
極が節点１３に接続され、ゲート及びソース電極が電源
端子１０２に接続されたＦＥＴ７から成る基準電圧発生
回路から得ている。その他の構成は、第３図に示した回
路の構成と同様であり、同一の要素には同一の番号を付
しである。
テプレーション型ＦＥＴのしきい値電圧をＶｔ、相互コ
ンタクタンスをＫ、基準電圧発生回路の負荷素子の抵抗
値をＲ，ＭＥＳＦＥＴ７のゲート幅をＷ７、バッファ部
電流源ＦＥＴ５のショットキ立上がり電圧をＶｆとする
と、しきい値電圧Ｖｔ及び基準電圧発生回路部負荷抵抗
Ｒは、（２）式を満たすように選択する。
ンタクタンスをＫ、基準電圧発生回路の負荷素子の抵抗
値をＲ，ＭＥＳＦＥＴ７のゲート幅をＷ７、バッファ部
電流源ＦＥＴ５のショットキ立上がり電圧をＶｆとする
と、しきい値電圧Ｖｔ及び基準電圧発生回路部負荷抵抗
Ｒは、（２）式を満たすように選択する。
１Ｖｔｌ＝−
２ＷＫＲ・・・・・・（２）
ｌＶｔｌ＜Ｖｆ
このように、ＦＥＴのしきい値電圧とを制限する理由は
、しきい値電圧Ｖｔの変動に対するＦＥＴ５の電流変化
が最小になるしきい値電圧値を求めることで、基準電圧
発生回路による負帰還効果が過剰にならないようにする
ためである。
、しきい値電圧Ｖｔの変動に対するＦＥＴ５の電流変化
が最小になるしきい値電圧値を求めることで、基準電圧
発生回路による負帰還効果が過剰にならないようにする
ためである。
今、入力端子１０にｒＨＪ レベルが入力されると、節
点１１はｒＬＪ レベルとなり、ＦＥＴ３の駆動能力は
一時的に低下し、出力端子２０に接続された負荷容量の
電荷はＦＥＴ５により放電される。この時の電流量は、
ＦＥＴ５のゲートバイアスによって決定される。このゲ
ートバイアスは基準電圧発生回路から得られるものであ
り、そのレベルは第２図に示すように、回路のパラメー
タで決定されるしきい値電圧において最大値をとるよう
になる。しきい値電圧の設計値をこの値にすることで、
温度変動によるしきい値変動が引き起こす電流源ＦＥＴ
の電流変動を小さく抑えることが可能となる。結果とし
て、この回路の遅延時間は、温度変動の影響を受けなく
なる。
点１１はｒＬＪ レベルとなり、ＦＥＴ３の駆動能力は
一時的に低下し、出力端子２０に接続された負荷容量の
電荷はＦＥＴ５により放電される。この時の電流量は、
ＦＥＴ５のゲートバイアスによって決定される。このゲ
ートバイアスは基準電圧発生回路から得られるものであ
り、そのレベルは第２図に示すように、回路のパラメー
タで決定されるしきい値電圧において最大値をとるよう
になる。しきい値電圧の設計値をこの値にすることで、
温度変動によるしきい値変動が引き起こす電流源ＦＥＴ
の電流変動を小さく抑えることが可能となる。結果とし
て、この回路の遅延時間は、温度変動の影響を受けなく
なる。
本発明による電界効果トランジスタ論理回路では、バッ
ファ部電流源ＦＥＴのゲートバイアスを基準電圧発生回
路から得ているため、通常のＢＦＬ回路に比べ、温度の
変動による遅延時間のばらつきが少ない。従って、ＬＳ
Ｉ中のタイミングが重要となるブロックに本発明の回路
を適用することでチップの歩留りを同上させることが可
能となる。
ファ部電流源ＦＥＴのゲートバイアスを基準電圧発生回
路から得ているため、通常のＢＦＬ回路に比べ、温度の
変動による遅延時間のばらつきが少ない。従って、ＬＳ
Ｉ中のタイミングが重要となるブロックに本発明の回路
を適用することでチップの歩留りを同上させることが可
能となる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の回路のバッファ部電流源ＦＥＴの電流及びケート・
ソース間電圧を説明する図、第３図は従来例を示す回路
図である。 １．２，３，５．７・・・・・デブレーション型ＦＥＴ
、４・・・・・レベルシフト素子、６・・・・・抵抗、
１０・・・・・入力端子、２０・・・・・圧力端子、１
１゜１２．１３・・・・・節点、１００，１０１，１０
２゜１０３・・・・・・電源端子。 代理人 弁理士 内 原 音 黒 １ 図 ｆ０２電濯篇手 集３ 図
明の回路のバッファ部電流源ＦＥＴの電流及びケート・
ソース間電圧を説明する図、第３図は従来例を示す回路
図である。 １．２，３，５．７・・・・・デブレーション型ＦＥＴ
、４・・・・・レベルシフト素子、６・・・・・抵抗、
１０・・・・・入力端子、２０・・・・・圧力端子、１
１゜１２．１３・・・・・節点、１００，１０１，１０
２゜１０３・・・・・・電源端子。 代理人 弁理士 内 原 音 黒 １ 図 ｆ０２電濯篇手 集３ 図
Claims (1)
- 【特許請求の範囲】 １、一端が第１の電源端子に接続され他端が第１の節点
に接続された負荷素子と、ドレイン電極が前記第１の節
点に接続されゲート電極が入力端子に接続されソース電
極が第２の電源端子に接続された第１のＭＥＳＦＥＴか
ら成るインバータ回路と、ドレイン電極が前記第１の電
源端子に接続されゲート電極が前記第１の節点に接続さ
れソース電極が第２の節点に接続された第２のＭＥＳＦ
ＥＴと、一端が前記第２の節点に接続され他端が出力端
子に接続されたレベルシフト素子と、ドレイン電極が出
力端子に接続されゲート電極が第３の接点に接続されソ
ース電極が第３の電源端子に接続された第３のＭＥＳＦ
ＥＴとから成るレベルシフト型バッファ回路と、一端が
第４の電源端子に接続され他端が前記第３の節点に接続
された負荷素子と、ドレイン電極が前記第３の節点に接
続されソース及びゲート電極が前記第３の電源端子に接
続された第４のＭＥＳＦＥＴとから成る基準電圧発生回
路とを有することを特徴とする電界効果トランジスタ論
理回路。 ２、前記ＭＥＳＦＥＴのしきい値電圧をＶｔ、相互コン
ダクタンスをＫ、前記基準電圧発生回路の負荷素子の抵
抗値をＲ、前記第４のＭＥＳＦＥＴのゲート幅をＷ、前
記第３のＭＥＳＦＥＴのショットキ立上がり電圧をＶｆ
とした場合に、｜Ｖｔ｜＝１／２ＷＫＲ ｜Ｖｔ｜＜Ｖｆ なる条件を満たすことを特徴とする請求項１記載の電界
効果トランジスタ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306472A JPH04178021A (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306472A JPH04178021A (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178021A true JPH04178021A (ja) | 1992-06-25 |
Family
ID=17957426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306472A Pending JPH04178021A (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178021A (ja) |
-
1990
- 1990-11-13 JP JP2306472A patent/JPH04178021A/ja active Pending
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