JPH027537B2 - - Google Patents

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JPH027537B2
JPH027537B2 JP56129504A JP12950481A JPH027537B2 JP H027537 B2 JPH027537 B2 JP H027537B2 JP 56129504 A JP56129504 A JP 56129504A JP 12950481 A JP12950481 A JP 12950481A JP H027537 B2 JPH027537 B2 JP H027537B2
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JP
Japan
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node
mesfet
gate
potential point
voltage
Prior art date
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Application number
JP56129504A
Other languages
English (en)
Other versions
JPS57113631A (en
Inventor
Eru Andoreedo Toomasu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS57113631A publication Critical patent/JPS57113631A/ja
Publication of JPH027537B2 publication Critical patent/JPH027537B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0956—Schottky diode FET logic

Description

【発明の詳細な説明】 本発明は半導体装置に関し、更に具体的に言え
ば半導体論理ゲート回路の改良に関するものであ
る。
砒化ガリウム（GaAs）を材料とするエンハン
スメント形メタル・セミコンダクタ・ゲート
FET、即ちシヨツトキバリヤ・ゲートFET
（MESFET）デバイスを用いる論理ゲート回路
は、閾値電圧の変動のために、大量生産を行うの
が困難である。即ち、ゲート・バイアス電圧がゼ
ロのとき完全に空乏状態になり、又、ターンオン
すると良好なデバイス相互、コンダクタンスを示
す様に、一様で非常に薄い能動チヤネル層を形成
するためには、非常に厳密な制御によつて閾値電
圧の変動を克服しなければならないのである。こ
の様なデバイス及びその製造方法についての詳し
い説明は、例えばIEEE Journal of Solid−
State Circuits、Vol.SC−14、No.２、April 1979
の第221乃至239頁に掲載された“The Prospects
for Ultrahigh−Speed VLSI GaAs Digital
Logic”と題するR.C.Edenその他による論文中に
示されている。
本発明の目的は改良されたMESFETデバイス
を提供することである。
本発明の他の目的はMESFET技術によつて具
体化されて従来のものに比べて容易に製造するこ
とのできる改良された論理ゲート回路を提供する
ことである。
本発明の更に他の目的はMESFET砒化ガリウ
ム・デバイスを用いながら、一様で非常に薄い能
動チヤネル層を必要としない改良された論理ゲー
ト回路を提供することである。
これらの目的は閾値電圧の変動を許容する回路
構成を用いることによつて達成される。エンハン
スメント形MESFETデバイスを用いる本発明の
論理ゲート回路は、複数のデバイスが公称閾値電
圧からの同等の変動の影響を相互に補償する様に
なつているので、製造の際に従来の様な厳密な制
御を必要としない。
第２図は本発明によるナンド・ゲート回路の構
成を示しており、第１図はその機能ブロツク図で
ある。MESFET２及び７は、集積回路チツプに
おいて互いに近接して配置されるので、それらの
閾値電圧はほぼ同等である。入力Ａ、Ｂ、Ｃのい
ずれかが低レベルのとき、入力MESFET２は導
通して、抵抗器Ｒ１を通る電流を流す。抵抗器Ｒ
１における電圧降下はレベル・シフターとしての
ダイオード４を介して出力MESFET７に印加さ
れる。MESFET２及び７は共にエンハンスメン
ト形MESFETである。抵抗器Ｒ１における電圧
降下によりMESFET７のゲートの電圧が低レベ
ルになると、MESFET７はオフになり、負荷抵
抗器Ｒ３を流れる電流は減少する。従つて、高レ
ベルの出力電圧が出力ノードに現われる。次に、
もし入力Ａ、Ｂ、Ｃが全て高レベルになると、
MESFET２は導通せず、MESFET７のゲートの
電圧は高レベルであるからMESFET７が導通し、
負荷抵抗器Ｒ３を流れる電流は増加する。従つ
て、低レベルの出力電圧が出力ノードに現われ
る。
MESFET２及び７の閾値電圧が公称値に比べ
て高い場合には、MESFET２に流れる電流の量
は閾値電圧が公称値であるときよりも減少し、従
つてMESFET７のゲートの電圧が一層高くなる
ので、MESFET７の高い閾値電圧に対する補償
がなされる。
第１図及び第２図に示した回路は論理レベルに
対するMESFETの閾値電圧の影響を排除してい
る。これは、特に０ボルト近くの閾値電圧を有す
るMESFETに関連して有効である。本発明の重
要な特徴は出力セクシヨンにおける閾値電圧のシ
フトを補償するのに入力セクシヨンを用いている
ことである。図示した実施例は正及び負の閾値電
圧のいずれをも許容しうる。
第３図はエンハンスメント形MESFET（閾値電
圧は０より高い）を用いる一層高性能のナンド回
路を示している。回路全体が同じ半導体チツプ上
に形成されている。第１のエンハンスメント形
MESFET２のソースは第１の論理入力Ａに接続
されており、ドレイン及びゲートは第１のノード
に接続されている。抵抗器Ｒ１は第１の電位点
（＋Ｖ）と第１のノードとの間に接続されていて、
電流源を形成している。抵抗器Ｒ２は第１のノー
ドに接続されている第２のノードと第２の電位点
（大地）との間に接続されていて、電流シンクを
形成している。第２のMESFET７のゲートは第
２のノードに接続され、ソースは第２の電位点に
接続され、ドレインは出力端子に接続されてい
る。MESFET２及び７はほぼ同等の閾値電圧を
有し、半導体基板上に互いに近接して形成されて
いる。この構成により、単一の入力に関する論理
反転機能が得られる。好適な実施例において、半
導体基板は砒化ガリウムである。第１のノードと
第２のノードとの間には電圧レベルをシフトする
レベル・シフターとしてのダイオード４が接続さ
れている。このレベル・シフターにより、
MESFET７のゲートに与えられる低レベル・バ
イナリー電圧は、MESFET２の入力Ａの低レベ
ル・バイナリー電圧とほぼ同じレベルになる。
第３図の回路は更に第３のエンハンスメント形
MESFET２′を含む。これも同じ半導体基板上に
形成されており、ソースは第２の論理入力Ｂに接
続され、ドレイン及びゲートは第１のノードに接
続されている。従つて、この回路は２つの入力に
関してナンド論理動作を行う。
第３図の回路では、第２図の回路における入力
ダイオード３ａ及び３ｂの構能はMESFET２及
び２′に組込まれている。
第３図の回路は更に複雑な論理機能を果たす大
きな回路を構成するために他の同等の回路と接続
可能である。その場合、MESFET７のドレイン
に接続されている出力端子を次段の回路の入力端
子に接続すると、次段の回路の入力インピーダン
スがMESFET７の負荷として用いられる。
なお、第３図の回路では、第２図の回路の負閾
値バイアス・ダイオード６も除去されている。第
３図の回路における論理０は約0.2ボルト以下で
あり、論理１は約1.0ボルト以上である。レベ
ル・シフト用のダイオード４の数を増すことによ
つて、使用可能な論理レベル・スイングを更に大
きくすることができる。
以上の様な本発明による論理ゲート回路は、従
来の回路よりも閾値電圧のシフトに対する許容度
が高いという利点がある。なお、本発明は図示し
た実施例に限定されることなく種々の態様で実施
可能である。
【図面の簡単な説明】
第１図は本発明による論理ゲート回路の構成要
素の機能を示すブロツク図、第２図は本発明によ
る論理ゲート回路の第１の実施例を示す図、第３
図は本発明による論理ゲート回路の第２の実施例
を示す図である。 １…電流源（抵抗器Ｒ１）、２及び７…
MESFET、３…入力ダイオード、４…レベル・
シフター（ダイオード）、５…電流シンク（抵抗
器Ｒ２）、６…負閾値バイアス（ダイオード）、８
…電流源（抵抗器Ｒ３）。

Claims (1)

  1. 【特許請求の範囲】 １ 入力端子に接続されたソース、第１のノード
    に接続されたドレイン及び該第１のノードに接続
    されたゲートを有する第１のエンハンスメント形
    MESFETと、 上記第１のノードと第１の電位点との間に接続
    されていて電流源を形成する第１のインピーダン
    ス手段と、 上記第１のノードに接続され、上記第１のノー
    ドの電圧レベルの変化と対応して電圧レベルが変
    化する第２のノードと、 上記第２のノードと第２の電位点との間に接続
    されていて電流シンクを形成する第２のインピー
    ダンス手段と、 上記第２のノードに接続されたゲート、上記第
    ２の電位点に接続されたソース、及び出力端子に
    接続されたドレインを有する第２のエンハンスメ
    ント形MESFETと、 上記第１の電位点と上記出力端子との間に接続
    された第３のインピーダンス手段と を含み、上記第１及び第２のエンハンスメント形
    MESFETは半導体基板上に互いに近接して形成
    されており、ほぼ等しい値だけ公称閾値電圧から
    変動した閾値電圧を有することを特徴とする。 論理反転動作を行う論理ゲート回路。
JP56129504A 1980-12-05 1981-08-20 Logic gate circuit Granted JPS57113631A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/213,440 US4400636A (en) 1980-12-05 1980-12-05 Threshold voltage tolerant logic

Publications (2)

Publication Number Publication Date
JPS57113631A JPS57113631A (en) 1982-07-15
JPH027537B2 true JPH027537B2 (ja) 1990-02-19

Family

ID=22795143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56129504A Granted JPS57113631A (en) 1980-12-05 1981-08-20 Logic gate circuit

Country Status (4)

Country Link
US (1) US4400636A (ja)
EP (1) EP0053664B1 (ja)
JP (1) JPS57113631A (ja)
DE (1) DE3166341D1 (ja)

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