JP2578143B2 - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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Description
【発明の詳細な説明】 〔概要〕 化合物半導体を用いた集積回路の入力信号の論理状態
を判定するための基準電圧を発生する定電圧発生回路に
関し、 簡単な構成により温度変動に対しても安定に定電圧を
発生することを目的とし、 １又は２以上のダイオードのクランプ電圧を、ソース
フォロワ用の第１のトランジスタを介して定電圧として
出力する集積回路用定電圧発生回路において、該ダイオ
ードを含む第１の電流枝内に設けられた定電流源用の第
２のトランジスタと、該第１のトランジスタを含む第２
の電流枝内に設けられ、該第２のトランジスタから取り
出された電圧によりドレイン電流が制御される第３のト
ランジスタと、該第２及び第３のトランジスタのドレイ
ン側及びソース側の少なくとも一方に夫々設けられたイ
ンピーダンス素子とより構成する。
を判定するための基準電圧を発生する定電圧発生回路に
関し、 簡単な構成により温度変動に対しても安定に定電圧を
発生することを目的とし、 １又は２以上のダイオードのクランプ電圧を、ソース
フォロワ用の第１のトランジスタを介して定電圧として
出力する集積回路用定電圧発生回路において、該ダイオ
ードを含む第１の電流枝内に設けられた定電流源用の第
２のトランジスタと、該第１のトランジスタを含む第２
の電流枝内に設けられ、該第２のトランジスタから取り
出された電圧によりドレイン電流が制御される第３のト
ランジスタと、該第２及び第３のトランジスタのドレイ
ン側及びソース側の少なくとも一方に夫々設けられたイ
ンピーダンス素子とより構成する。
本発明は定電圧発生回路に係り、特に化合物半導体を
用いた集積回路の入力信号の論理状態を判定するための
基準電圧を発生する定電圧発生回路に関する。
用いた集積回路の入力信号の論理状態を判定するための
基準電圧を発生する定電圧発生回路に関する。
ヒ化ガリウム（GaAs）などの化合物半導体を用いた集
積回路（IC）は、材料固有の物理的性質より、低消費電
力で、かつ、動作が高速であるという特長を有するた
め、近年では大型コンピュータや高速ディジタル通信シ
ステムの高速データ処理部分に使用されるICとして、従
来のシリコン（Si）を用いたICに替って使用される傾向
がある。
積回路（IC）は、材料固有の物理的性質より、低消費電
力で、かつ、動作が高速であるという特長を有するた
め、近年では大型コンピュータや高速ディジタル通信シ
ステムの高速データ処理部分に使用されるICとして、従
来のシリコン（Si）を用いたICに替って使用される傾向
がある。
一方、特に高速処理を必要としない回路部などではSi
ICが使用されるため、一台の装置やシステムなどにおい
ては、SiICと化合物半導体ICとを混在して使用すること
になる。
ICが使用されるため、一台の装置やシステムなどにおい
ては、SiICと化合物半導体ICとを混在して使用すること
になる。
ところが、SiICと化合物半導体ICとでは、論理回路の
構成が異なっており、IC内部の信号レベルも異なってい
る。従って、SiICと化合物半導体ICとを同一システム内
へ実装するためには、化合物半導体ICへの入力信号の論
理状態を判定するための基準電圧を発生する必要があ
る。従って、化合物半導体ICの内部に、この基準電圧を
発生する定電圧発生回路を設けることが必要不可欠とさ
れる。
構成が異なっており、IC内部の信号レベルも異なってい
る。従って、SiICと化合物半導体ICとを同一システム内
へ実装するためには、化合物半導体ICへの入力信号の論
理状態を判定するための基準電圧を発生する必要があ
る。従って、化合物半導体ICの内部に、この基準電圧を
発生する定電圧発生回路を設けることが必要不可欠とさ
れる。
第５図は従来の定電圧発生発生回路の各例の回路図を
示す。同図（Ａ）は接地と負の電源電圧Vssとの間に抵
抗Ra及びRbを直列接続した構成の定電圧発生回路で、抵
抗Ra及びRbで抵抗分割して得た基準電圧Vrefを、抵抗Ra
とRbの接続点より出力する。
示す。同図（Ａ）は接地と負の電源電圧Vssとの間に抵
抗Ra及びRbを直列接続した構成の定電圧発生回路で、抵
抗Ra及びRbで抵抗分割して得た基準電圧Vrefを、抵抗Ra
とRbの接続点より出力する。
また、第５図（Ｂ）に示す定電圧発生回路は、例えば
３個直列に接続されたダイオードDaとデプレッション型
の電界効果トランジスタ（MESFET）Q1とが、接地とVss
間に直列接続され、かつ、FET Q1はそのゲート・ソー
ス間が短絡された構成とされており、ダイオードDaとFE
T Q1のドレインの接続点より定電圧である基準電圧V
refを出力する。
３個直列に接続されたダイオードDaとデプレッション型
の電界効果トランジスタ（MESFET）Q1とが、接地とVss
間に直列接続され、かつ、FET Q1はそのゲート・ソー
ス間が短絡された構成とされており、ダイオードDaとFE
T Q1のドレインの接続点より定電圧である基準電圧V
refを出力する。
この従来の定電圧発生回路によれば、FET Q1により
定電流を流し、ダイオードD1に流れる電流を一定にして
ダイオードDaによりクランプされた定電圧を基準電圧V
refとして出力する。
定電流を流し、ダイオードD1に流れる電流を一定にして
ダイオードDaによりクランプされた定電圧を基準電圧V
refとして出力する。
更に第５図（Ｃ）に示す定電圧発生回路は第５図
（Ｃ）に示す如く、第５図（Ｂ）に示した従来回路中の
ダイオードDaに代えて抵抗Rcを接続した構成の回路で、
抵抗Rcに流れる定電流により生じた一定の電圧降下を利
用して定電圧を基準電圧Vrefとして発生出力する。
（Ｃ）に示す如く、第５図（Ｂ）に示した従来回路中の
ダイオードDaに代えて抵抗Rcを接続した構成の回路で、
抵抗Rcに流れる定電流により生じた一定の電圧降下を利
用して定電圧を基準電圧Vrefとして発生出力する。
また、近年、第６図に示す如き構成の定電圧発生回路
も提案されている（例えば坂口他:GaAs LSI用オンチッ
プECL基準電圧発生回路の評価；昭和62年電子情報通信
学会創立70周年記念総合全国大会予稿集、２−226
頁）。このものは、ダイオードの順方向降下電圧を利用
した回路ブロックＡと、FET J1及びJ2からなる回路ブ
ロックＢと、補償機能を与えるためのFET J3〜J6等か
らなる回路ブロックＣとから構成されており、回路ブロ
ックＡで発生した電圧をFET J1のソースフォロワバッ
ファで受け、電流源FET J2のゲートへ、回路ブロック
Ｃからの制御電圧を印加するものである。
も提案されている（例えば坂口他:GaAs LSI用オンチッ
プECL基準電圧発生回路の評価；昭和62年電子情報通信
学会創立70周年記念総合全国大会予稿集、２−226
頁）。このものは、ダイオードの順方向降下電圧を利用
した回路ブロックＡと、FET J1及びJ2からなる回路ブ
ロックＢと、補償機能を与えるためのFET J3〜J6等か
らなる回路ブロックＣとから構成されており、回路ブロ
ックＡで発生した電圧をFET J1のソースフォロワバッ
ファで受け、電流源FET J2のゲートへ、回路ブロック
Ｃからの制御電圧を印加するものである。
この従来の定電圧発生回路によれば、電源電圧の変動
に対しては回路フロックＣの出力がその変動に追随して
変化するため出力基準電圧Vrefは一定に保たれ、素子温
度変動に対しては、ダイオードの電流密度を調整するこ
とにより回路ブロックＡとＣの各出力の温度に対する変
化を同じにすることができる。この結果、電源電圧変動
±10％、温度25〜110℃において発生される基準電圧変
動幅は−1.3±0.065V（±10％）程度という結果が得ら
れるという報告がなされている。
に対しては回路フロックＣの出力がその変動に追随して
変化するため出力基準電圧Vrefは一定に保たれ、素子温
度変動に対しては、ダイオードの電流密度を調整するこ
とにより回路ブロックＡとＣの各出力の温度に対する変
化を同じにすることができる。この結果、電源電圧変動
±10％、温度25〜110℃において発生される基準電圧変
動幅は−1.3±0.065V（±10％）程度という結果が得ら
れるという報告がなされている。
しかるに、第５図（Ａ）に示した従来の定電圧発生回
路は、電源電圧Vssが変動するとそれと同じ変動幅で基
準電圧Vrefが変動するため、電源電圧の変動に弱いとい
う問題点があった。
路は、電源電圧Vssが変動するとそれと同じ変動幅で基
準電圧Vrefが変動するため、電源電圧の変動に弱いとい
う問題点があった。
また第５図（Ｂ）に示した従来の定電圧発生回路は、
電源電圧が変動してもダイオードの電圧−電流特性の立
上り特性を利用できるので、出力基準電圧Vrefの変動を
ある程度抑えることができ、またFET Q1のしきい値電
圧Vthのばらつきも吸収できる反面、温度変化によりダ
イオードD1の順方向降下電圧が変動するため、温度変化
に弱いという問題点があった。
電源電圧が変動してもダイオードの電圧−電流特性の立
上り特性を利用できるので、出力基準電圧Vrefの変動を
ある程度抑えることができ、またFET Q1のしきい値電
圧Vthのばらつきも吸収できる反面、温度変化によりダ
イオードD1の順方向降下電圧が変動するため、温度変化
に弱いという問題点があった。
更に第５図（Ｃ）に示した従来の定電圧発生回路は、
ダイオードを使用していないので温度変化に強い半面、
FET Q1の製造プロセスに基づくしきい値電圧Vthのばら
つきに対する余裕が小さいという問題点があった。
ダイオードを使用していないので温度変化に強い半面、
FET Q1の製造プロセスに基づくしきい値電圧Vthのばら
つきに対する余裕が小さいという問題点があった。
また、第６図に示した従来の定電圧発生回路は前記し
たように電源電圧の変動や温度変化に対して安定に定電
圧を発生できるが、使用されている回路素子数が極めて
多く、このため製造プロセス条件の変動に伴う素子パラ
メータの変動に対する余裕度が小さいという問題点があ
った。
たように電源電圧の変動や温度変化に対して安定に定電
圧を発生できるが、使用されている回路素子数が極めて
多く、このため製造プロセス条件の変動に伴う素子パラ
メータの変動に対する余裕度が小さいという問題点があ
った。
本発明は上記の点に鑑みてなされたもので、簡単な構
成により温度変動に対しても安定に定電圧を発生するこ
とができる定電圧発生回路を提供することを目的とす
る。
成により温度変動に対しても安定に定電圧を発生するこ
とができる定電圧発生回路を提供することを目的とす
る。
第１図は本発明の原理回路図を示す。本発明は図１に
示すように１又は２以上のダイオードからなり、一端が
一定の電位とされた第１の電源端子に接続され、他端と
の間で発生する電圧に応じて温度依存性を有するクラン
プ電圧を発生するダイオード回路（D1）と、ドレイン
（又はソース）が該第１の電源端子に接続され、ゲート
に前記ダイオード回路（D1）により発生された該クラン
プ電圧が供給される第１のトランジスタ（T1）と、一端
が前記ダイオード回路（D1）の他端に接続された第１の
インピーダンス素子（X1）と、ソースとゲートとが短絡
され、ドレイン（又はソース）が前記第１のインピーダ
ンス素子（X1）の他端に接続された第２のトランジスタ
（T2）と、一端が前記第２のトランジスタ（T2）のソー
ス（又はドレイン）に接続され、他端が前記第１の電源
端子の電位とは異なる一定の電位とされた第２の電源端
子に接続された第２のインピーダンス素子（X2）と、一
端が前記第１のトランジスタのソース（又はドレイン）
に接続された第３のインピーダンス素子（X3）と、ドレ
イン（又はソース）が前記第３のインピーダンス素子
（X3）の他端に接続され、ゲートが前記第２のトランジ
スタ（T2）のソースに接続された第３のトランジスタ
（T3）と、一端が前記第３のトランジスタ（T3）のソー
ス（又はドレイン）に接続され、他端が前記第２の電源
端子に接続された第４のインピーダンス素子（X4）とを
有する構成としてなる。
示すように１又は２以上のダイオードからなり、一端が
一定の電位とされた第１の電源端子に接続され、他端と
の間で発生する電圧に応じて温度依存性を有するクラン
プ電圧を発生するダイオード回路（D1）と、ドレイン
（又はソース）が該第１の電源端子に接続され、ゲート
に前記ダイオード回路（D1）により発生された該クラン
プ電圧が供給される第１のトランジスタ（T1）と、一端
が前記ダイオード回路（D1）の他端に接続された第１の
インピーダンス素子（X1）と、ソースとゲートとが短絡
され、ドレイン（又はソース）が前記第１のインピーダ
ンス素子（X1）の他端に接続された第２のトランジスタ
（T2）と、一端が前記第２のトランジスタ（T2）のソー
ス（又はドレイン）に接続され、他端が前記第１の電源
端子の電位とは異なる一定の電位とされた第２の電源端
子に接続された第２のインピーダンス素子（X2）と、一
端が前記第１のトランジスタのソース（又はドレイン）
に接続された第３のインピーダンス素子（X3）と、ドレ
イン（又はソース）が前記第３のインピーダンス素子
（X3）の他端に接続され、ゲートが前記第２のトランジ
スタ（T2）のソースに接続された第３のトランジスタ
（T3）と、一端が前記第３のトランジスタ（T3）のソー
ス（又はドレイン）に接続され、他端が前記第２の電源
端子に接続された第４のインピーダンス素子（X4）とを
有する構成としてなる。
第１図において、ダイオードD1によりクランプされた
電圧Vr1はソースフォロワを構成する第１のトランジス
タT1のゲートに印加され、ここでインピーダンス変換さ
れてそのソースより定電圧が基準電圧Vrefとして出力さ
れる。
電圧Vr1はソースフォロワを構成する第１のトランジス
タT1のゲートに印加され、ここでインピーダンス変換さ
れてそのソースより定電圧が基準電圧Vrefとして出力さ
れる。
また、トランジスタT2より取り出された電圧Vcはトラ
ンジスタT3のゲートに印加され、そのドレイン電流を制
御する。
ンジスタT3のゲートに印加され、そのドレイン電流を制
御する。
ここで、第１の電流枝１を流れる電流値は電圧Vcがト
ランジスタT3のソース電圧と、ある一定の関係になるよ
う、ダイオードD1とトランジスタT2のサイズが設定され
ている。
ランジスタT3のソース電圧と、ある一定の関係になるよ
う、ダイオードD1とトランジスタT2のサイズが設定され
ている。
本発明の回路構成によれば、電源電圧−Vsupplyの変
動に対しては、ダイオードD1をその電圧−電流特性が急
峻な立上り部分（すなわち、電流の大なる変化に対して
電圧が殆ど変化しない特性部分）を使用しているので、
極めて安定に定電圧を発生できる。
動に対しては、ダイオードD1をその電圧−電流特性が急
峻な立上り部分（すなわち、電流の大なる変化に対して
電圧が殆ど変化しない特性部分）を使用しているので、
極めて安定に定電圧を発生できる。
また、温度変動に対しては、ダイオードD1が温度変動
によりその順方向降下電圧が変化するので、電圧Vr1も
変化するが、これに連動して電圧Vcも変化し、第２の電
流枝２のトランジスT3のドレイン電流を自動的に可変制
御してトランジスタT1・T3のバイアス電圧を常に相似と
するので、出力電圧Vrefは温度変化に対しても安定とな
る。
によりその順方向降下電圧が変化するので、電圧Vr1も
変化するが、これに連動して電圧Vcも変化し、第２の電
流枝２のトランジスT3のドレイン電流を自動的に可変制
御してトランジスタT1・T3のバイアス電圧を常に相似と
するので、出力電圧Vrefは温度変化に対しても安定とな
る。
第２図は本発明の第１実施例の回路図を示す。本実施
例はGaAs ICに設けられる定電圧発生回路で、T11・T12
及びT13はデプレッション型のショットキゲート型FET
（MESFET）で、前記トランジスタT1,T2及びT3に相当す
る。また、第２図中、D11,D12,D13及びD14は夫夫ショッ
トキ接合型ダイオードで、そのうちD11は前記ダイオー
ドD1に相当し、D12,D13及びD14は前記インピーダンス素
子X1,X3及びX4に夫々相当する。更にR11は抵抗で、前記
インピーダンス素子X2に相当する。
例はGaAs ICに設けられる定電圧発生回路で、T11・T12
及びT13はデプレッション型のショットキゲート型FET
（MESFET）で、前記トランジスタT1,T2及びT3に相当す
る。また、第２図中、D11,D12,D13及びD14は夫夫ショッ
トキ接合型ダイオードで、そのうちD11は前記ダイオー
ドD1に相当し、D12,D13及びD14は前記インピーダンス素
子X1,X3及びX4に夫々相当する。更にR11は抵抗で、前記
インピーダンス素子X2に相当する。
ダイオードD12はFET T12よりT13のゲートへの電圧の
フィードバックが、D11の変化分だけでは足りないので
設けてあり、同様にダイオードD13,D14もフィードバッ
クのために、かつ、所定量のフィードバック量を得るた
めに設けられている。しかし、原理的にはダイオードD
12とD13だけ、又はD14とR11だけでもよい。
フィードバックが、D11の変化分だけでは足りないので
設けてあり、同様にダイオードD13,D14もフィードバッ
クのために、かつ、所定量のフィードバック量を得るた
めに設けられている。しかし、原理的にはダイオードD
12とD13だけ、又はD14とR11だけでもよい。
このGaAs ICをSi ECL（Emitter Coopled Logic）IC
と同一システムに混載するものとすると、Si ECL IC
では電源電圧−4.5Vで、基準電圧Vrefは−1.3Vの規格と
なっている。
と同一システムに混載するものとすると、Si ECL IC
では電源電圧−4.5Vで、基準電圧Vrefは−1.3Vの規格と
なっている。
従って、第２図に示す実施例回路では、ダイオードD
11として、１個当りの順方向降下電圧（クランプ電圧）
が0.65V程度であるショットキ接合型ダイオードを２個
使用し、FET T12によって電流値を適当な値とすること
により、ダイオードD11のカソードより−1.3（＝−0.65
×２）Ｖのクランプ電圧Vr1を取り出し、それをソース
フォロワであるFET T11を介してそのソースより出力端
子へ基準電圧（定電圧）Vrefとして出力する。本実施例
は第６図に示した従来回路よりはるかに少ない素子数で
構成されている。
11として、１個当りの順方向降下電圧（クランプ電圧）
が0.65V程度であるショットキ接合型ダイオードを２個
使用し、FET T12によって電流値を適当な値とすること
により、ダイオードD11のカソードより−1.3（＝−0.65
×２）Ｖのクランプ電圧Vr1を取り出し、それをソース
フォロワであるFET T11を介してそのソースより出力端
子へ基準電圧（定電圧）Vrefとして出力する。本実施例
は第６図に示した従来回路よりはるかに少ない素子数で
構成されている。
ここで、いま温度が高い方向へ変動したものとする
と、ダイオードD11,D12の順方向降下電圧が低下し、電
圧Vr1はダイオードD11の順方向降下電圧の低下分（例え
ばダイオード１個当りの低下分を0.5Vとすると、その２
倍の0.1V）だけGNDレベル方向へ上昇する。同様に、電
圧VcもダイオードD11とD12の全部で３個分のダイオード
の順方向降下電圧の低下分（例えば0.15V＝0.05V×３）
だけGNDレベル方向へ上昇する。
と、ダイオードD11,D12の順方向降下電圧が低下し、電
圧Vr1はダイオードD11の順方向降下電圧の低下分（例え
ばダイオード１個当りの低下分を0.5Vとすると、その２
倍の0.1V）だけGNDレベル方向へ上昇する。同様に、電
圧VcもダイオードD11とD12の全部で３個分のダイオード
の順方向降下電圧の低下分（例えば0.15V＝0.05V×３）
だけGNDレベル方向へ上昇する。
一方、FET T13のドレイン・ソース間電圧VDSはダイ
オードD13及びD14によりダイオード３個分の順方向降下
電圧の低下分だけ大きくなる。従って、FET T13ではそ
のゲート入力電圧Vcの上昇と、上記のドレイン・ソース
間電圧VDSの上昇とによってドレイン電流が増加する。
オードD13及びD14によりダイオード３個分の順方向降下
電圧の低下分だけ大きくなる。従って、FET T13ではそ
のゲート入力電圧Vcの上昇と、上記のドレイン・ソース
間電圧VDSの上昇とによってドレイン電流が増加する。
すると、FET T11のソース電位は低下し、そのゲート
入力電圧Vr1よりも負側となるため、出力電圧Vrefは−
1.3Vになるように制御される。
入力電圧Vr1よりも負側となるため、出力電圧Vrefは−
1.3Vになるように制御される。
温度が低い方向へ変動した場合は、上記と電圧，電流
の増減方向が逆になるだけで、やはりこの場合も出力電
圧Vrefは−1.3Vになるように制御される。このようにし
て、温度変化に対して出力電圧Vrefは略一定に保たれ
る。
の増減方向が逆になるだけで、やはりこの場合も出力電
圧Vrefは−1.3Vになるように制御される。このようにし
て、温度変化に対して出力電圧Vrefは略一定に保たれ
る。
本発明者の試作実験結果によれば、25℃〜110℃の温
度変化に対して という結果が得られた。これは第５図（Ｂ）の従来回路
の＋29mV/℃にくらべ、温度変化に対して極めて安定な
値であることがわかる。
度変化に対して という結果が得られた。これは第５図（Ｂ）の従来回路
の＋29mV/℃にくらべ、温度変化に対して極めて安定な
値であることがわかる。
また、電源電圧Vssの±10％変動に対しては、Vref＝
−1.3V±10mVという結果が得られたが、これは第５図
（Ｂ）の従来回路のそれと同等であった。
−1.3V±10mVという結果が得られたが、これは第５図
（Ｂ）の従来回路のそれと同等であった。
第３図は本発明の第２実施例の要部の回路図を示す。
本実施例は基本的な回路構成は第２図と同様であるが、
第２図中のダイオードD11の代りに第３図の回路を用い
たものである。
本実施例は基本的な回路構成は第２図と同様であるが、
第２図中のダイオードD11の代りに第３図の回路を用い
たものである。
すなわち、発生した電圧Vrefがダイオードの順方向降
下電圧Vrefの丁度整数倍にあれば、ダイオードの個数を
それに応じて選択すればよいが、整数倍にない場合（例
えばVref＝−1.5Vの場合）には、第３図に示す如く、ダ
イオードD16〜D18により得られたクランプ電圧を抵抗R
12とR13により分割して電圧Vr1を取り出すようにしたも
のである。
下電圧Vrefの丁度整数倍にあれば、ダイオードの個数を
それに応じて選択すればよいが、整数倍にない場合（例
えばVref＝−1.5Vの場合）には、第３図に示す如く、ダ
イオードD16〜D18により得られたクランプ電圧を抵抗R
12とR13により分割して電圧Vr1を取り出すようにしたも
のである。
なお、この場合、第２図のダイオードD12,D13,D14,抵
抗R11は、Vref値の温度係数がゼロとなるよう、適当な
素子に変換するか、又は段数、値の変更が施される。
抗R11は、Vref値の温度係数がゼロとなるよう、適当な
素子に変換するか、又は段数、値の変更が施される。
次に本発明の第３実施例について第４図と共に説明す
る。本実施例は出力定電圧Vrefが正の電圧＋1.3Vの例
で、ダイオードD21,D22、電流源用FET T22及び抵抗R21
よりなる第１の電流枝と、ソースフォロワ用FET T21、
ダイオードD23,D24、電流源用FET T23、抵抗抗R22及び
R23よりなる第２の電流枝の２系統からなる。ダイオー
ドD24のアノードと抵抗R21の一端には＋4.5Vの電源電圧
が印加され、ダイオードD21のカソードと抵抗R23の一端
とは夫々GND端子に接続されている。
る。本実施例は出力定電圧Vrefが正の電圧＋1.3Vの例
で、ダイオードD21,D22、電流源用FET T22及び抵抗R21
よりなる第１の電流枝と、ソースフォロワ用FET T21、
ダイオードD23,D24、電流源用FET T23、抵抗抗R22及び
R23よりなる第２の電流枝の２系統からなる。ダイオー
ドD24のアノードと抵抗R21の一端には＋4.5Vの電源電圧
が印加され、ダイオードD21のカソードと抵抗R23の一端
とは夫々GND端子に接続されている。
本実施例によれば、ダイオードD21によりクランプさ
れた電圧がFET T21のゲートに印加され、ここでインピ
ーダンス変換されてそのソースから取り出され、更に抵
抗R22及びR23により抵抗分割されて所要の＋1.3Vにされ
て出力される。
れた電圧がFET T21のゲートに印加され、ここでインピ
ーダンス変換されてそのソースから取り出され、更に抵
抗R22及びR23により抵抗分割されて所要の＋1.3Vにされ
て出力される。
本実施例では、例えば温度が上昇すると、FET T21の
ゲート電圧が低下し、Vrefを＋1.3Vより低下させようと
するが、それに連動してFET T23のゲート電圧が低下
し、FET T23のドレイン電流を減少させ、FET T21のド
レイン電位を高くするので、出力電圧Vrefは＋1.3Vに保
たれる。
ゲート電圧が低下し、Vrefを＋1.3Vより低下させようと
するが、それに連動してFET T23のゲート電圧が低下
し、FET T23のドレイン電流を減少させ、FET T21のド
レイン電位を高くするので、出力電圧Vrefは＋1.3Vに保
たれる。
上述の如く、本発明によれば、電源電圧の変動に対し
てはダイオードの電圧−電流特性の急峻な立上り特性部
分を使用して極めて安定に定電圧を発生することがで
き、また温度変動に対してはソースフォロワ用トランジ
スタのバイアス電圧を可変することにより、安定に略一
定値の定電圧を発生することができ、更に２つの電流枝
に全回路を構成できるので、３つの回路ブロックを必要
とする従来回路にくらべ、極めて回路素子数を低減で
き、簡単な構成とすることができる等の特長を有するも
のである。
てはダイオードの電圧−電流特性の急峻な立上り特性部
分を使用して極めて安定に定電圧を発生することがで
き、また温度変動に対してはソースフォロワ用トランジ
スタのバイアス電圧を可変することにより、安定に略一
定値の定電圧を発生することができ、更に２つの電流枝
に全回路を構成できるので、３つの回路ブロックを必要
とする従来回路にくらべ、極めて回路素子数を低減で
き、簡単な構成とすることができる等の特長を有するも
のである。
第１図は本発明の原理回路図、 第２図は本発明の第１実施例の回路図、 第３図は本発明の第２実施例の要部の回路図、 第４図は本発明の第３実施例の回路図、 第５図は従来の定電圧発生回路の各例の回路図である。 図において、 １は第１の電流枝、 ２は第２の電流枝、 D1はダイオード、 T1はソースフォロワ用第１のトランジスタ、 T2は定電流源用の第２のトランジスタ、 T3は電流源用の第３のトランジスタ、 X1〜X4はインピーダンス素子 を示す。
Claims (1)
- 【請求項１】１又は２以上のダイオードからなり、一端
が一定の電位とされた第１の電源端子に接続され、他端
との間で発生する電圧に応じて温度依存性を有するクラ
ンプ電圧を発生するダイオード回路（D1）と、ドレイン
（又はソース）が該第１の電源端子に接続され、ゲート
に前記ダイオード回路（D1）により発生された該クラン
プ電圧が供給される第１のトランジスタ（T1）とを有す
る定電圧発生回路において、 一端が前記ダイオード回路（D1）の他端に接続された第
１のインピーダンス素子（X1）と、 ソースとゲートとが短絡され、ドレイン（又はソース）
が前記第１のインピーダンス素子（X1）の他端に接続さ
れた第２のトランジスタ（T2）と、 一端が前記第２のトランジスタ（T2）のソース（又はド
レイン）に接続され、他端が前記第１の電源端子の電位
とは異なる一定の電位とされた第２の電源端子に接続さ
れた第２のインピーダンス素子（X2）と、 一端が前記第１のトランジスタのソース（又はドレイ
ン）に接続された第３のインピーダンス素子（X3）と、 ドレイン（又はソース）が前記第３のインピーダンス素
子（X3）の他端に接続され、ゲートが前記第２のトラン
ジスタ（T2）のソースに接続された第３のトランジスタ
（T3）と、 一端が前記第３のトランジスタ（T3）のソース（又はド
レイン）に接続され、他端が前記第２の電源端子に接続
された第４のインピーダンス素子（X4）とを有し、 前記第１のトランジスタ（T1）のソース側に発生する電
圧に応じて出力定電圧を生成することを特徴とする定電
圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303704A JP2578143B2 (ja) | 1987-12-01 | 1987-12-01 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303704A JP2578143B2 (ja) | 1987-12-01 | 1987-12-01 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01145712A JPH01145712A (ja) | 1989-06-07 |
| JP2578143B2 true JP2578143B2 (ja) | 1997-02-05 |
Family
ID=17924244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303704A Expired - Lifetime JP2578143B2 (ja) | 1987-12-01 | 1987-12-01 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578143B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674669B2 (ja) * | 1989-08-23 | 1997-11-12 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1179823B (it) * | 1984-11-22 | 1987-09-16 | Cselt Centro Studi Lab Telecom | Generatore di tensione differenziale di rifferimento per circuiti integrati ad alimentazione singola in tecnologia nmos |
-
1987
- 1987-12-01 JP JP62303704A patent/JP2578143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01145712A (ja) | 1989-06-07 |
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