JPH03236274A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路装置に係わり、特にロードと
してのデプレッション型電界効果トランジスタと、スイ
ッチングとしてのエンハンスメント型電界効果トランジ
スタとが直列に接続されて構成されるスイッチング回路
に関する。
（従来の技術） ロードとしてのデプレッション型電界効果トランジスタ
（以下り型ＦＥＴと略す）と、スイッチングとしてのエ
ンハンスメント型電界効果トランジスタ（以下Ｅ型ＦＥ
Ｔと略す）とが直列に接続されて構成されるスイッチン
グ回路の例としては、Ｅ／Ｄ型インバータ回路が良く知
られている。
従来、Ｅ／Ｄ型インバータ回路等では、寄生容量の付加
という観点から、通常、ゲート長およびゲート幅が極力
小さいデメンジョンを用いる。
このことは、特にスピードを問題にするスイッチングと
してのＥ型ＦＥＴでは必須の条件である。
一方、ロードとしてのＤ型ＦＥＴにおいても、それは守
られている。
このため、ロードとしてのＤ型ＦＥＴおよびスイッチン
グとしてのＥ型ＦＥＴの各ゲート長は、同一のデメンジ
ョンが用いられている。
しかしながら、極力小さいデメンジョン、すなわち、再
先端プロセスが使用するゲート長の範囲では、しきい値
の変動が大きい。この様子を、第６図に示す。第６図は
、トランジスタのゲート長と、しきい値との関係を概念
的に捕らえた図である。つまり、最先端プロセスが使用
するゲート長の範囲ｒでは、僅かなプロセスのバラツキ
により、大きなしきい値の変動を招く。
特に、上述のＥ／Ｄタイプのインバータ回路では、ロー
ドとしてのＤ型ＦＥＴのしきい値が変動すると、これに
直列に接続されているスイッチングとしてのＥ！２ＦＥ
Ｔに供給されるべき電流の値が変わってしまう。上記Ｅ
型ＦＥＴに流れる定電流値が変わると、例えば出力電圧
値の変動等を招き、スイッチング回路としての性能が劣
化する。
中でも、ＧａＡｓデジタルＩＣ／ＬＳＩでは、プロセス
技術が充分に確立されていない。このため、プロセスの
バラツキによるしきい値の変動は、シリコンデジタルＩ
　Ｃ／Ｌ　Ｓ　Ｉよりも大きい。
しかし、いずれにせよ、デジタルＩＣ／ＬＳＩでは、プ
ロセスのバラツキを吸収できる回路設計か望まれている
。
（発明が解決しようとする課題） この発明は、上記のような点に鑑み為されたもので、そ
の目的は、プロセスのバラツキを吸収できる回路設計を
実現し、高性能である半導体集積回路装置を提供するこ
とにある。
［発明の構成］ （課題を解決するための手段） この発明による半導体集積回路装置は、（イ）　ロード
としてのデプレッション型電界効果トランジスタと、ス
イッチングとしてのエンハンスメント型電界効果トラン
ジスタとが直列に接続されて構成される半導体集積回路
装置おいて、 前記デプレッション型電界効果トランジスタのゲート長
を、前記エンハンスメント型電界効果トランジスタのゲ
ート長より長く設定したことを特徴とする。
さらに、前記（イ）項記載の半導体集積回路装置におい
て、 （ロ）　前記デプレッション型電界効果トランジスタの
ゲート長を、前記エンハンスメント型電界効果トランジ
スタのゲート長の１．５倍以上に設定したことを特徴と
する。
さらに、前記（イ）あるいは（ロ）記載の半導体集積回
路装置において、 （ハ）　前記デプレッション型電界効果トランジスタお
よびエンハンスメント型電界効果トランジスタは、共に
ＭＥＳＦＥＴであることを特徴とする。
さらに、前記（イ）あるいは（ロ）あるいは（ハ）項記
載の半導体集積回路装置において、前記デプレッション
型電界効果トランジスタおよびエンハンスメント型電界
効果トランジスタは、共に化合物半導体基板上に形成さ
れるＭＥＳＦＥＴであることを特徴とする。
（作用） 上記のような半導体集積回路装置にあっては、ロードと
してのＤ型ＦＥＴのゲート長を、スイッチングとしての
Ｅ型ＦＥＴのゲート長より長く設定する。例えばＤ型Ｆ
ＥＴのゲート長は、最先端プロセスにより形成されるゲ
ート長より、長く、かつプロセスのバラツキが生じても
しきい値が安定する範囲のものとする。これにより、プ
ロセスのバラツキが生じても、ロードとしてのＤ型ＦＥ
Ｔのしきい値の変動を防止でき、スイッチングとしての
Ｅ型ＦＥＴに定電流を供給できる。
（実施例） 以下、図面を参照して本発明の実施例について説明する
。
第１図は、本発明の第１の実施例に係わる半導体集積回
路装置のパターン平面図であり、ＤＣＦＬ回路（Ｄｉｒ
ｅｃｔ　Ｃｏｕｐｌｅｄ　ＰＥＴ　Ｌｏｇｌｃ）のうち
、Ｅ／Ｄ型インバータ回路の平面パターンを示す。第２
図は、その等価回路図である。
第１図において、１は素子領域であり、素子領域１上に
は、デプレッション型ＭＥＳＦＥＴＱ１のゲート電極２
、およびエンハンスメント型ＭＥＳＦＥＴＱ２のゲート
電極３が形成されている。以下、デプレッション型ＭＥ
ＳＦＥＴＱＩをＤ型ＭＥＳＦＥＴＱ１、エンハンスメン
ト型ＭＥＳＦＥＴＱ２をＥ型ＭＥＳＦＥＴＱ２と略す。
Ｄ型ＭＥＳＦＥＴＱＩのドレイン４は高電位電源ＶＤＤ
に接続される。Ｄ型ＭＥＳＦＥＴＱＩのソース５は、Ｅ
型Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２のドレイン６と一体
に形成される。Ｅ型ＭＥＳＦＥＴＱ２のソス７は、低電
位電源、例えばアースに接続される。
入力端ＩＮは、スイッチングとしてのＥ型ＭＥＳＦＥＴ
Ｑ２のゲート電極３に接続される。
出力端ＯＵＴは、Ｄ型ＭＥＳＦＥＴＱＩのソース領域５
およびＥ型ＭＥＳＦＥＴＱ２のドレイン領域６に接続さ
れ、Ｄ型ＭＥＳＦＥＴＱＩのゲート電極２に接続される
。
このようなりＣＦＬ回路は、インバータであることは周
知の通りである。
本発明は、ロードとしてのＤ型 ＭＥＳＦＥＴＱＩのゲート長Ｌｇｌを、スイッチングと
してのＥ型ＭＥＳＦＥＴＱ２のゲート長Ｌ　ｇ　２より
長く設定する。
通常、上記のようなりＣＦＬ回路において、高速性能を
最大限に発揮するため、Ｄ型ＭＥＳＦＥＴＱＩのゲート
およびＥ型ＭＥＳＦＥＴＱ２のゲート共、最先端のプロ
セスを用いて形成している。最先端のプロセスを用いる
ということは、最小寸法のゲート長に設定することを意
味する。その際、電界効果しきい値電圧（Ｖ　ｔ　ｈ）
がゲート長に対してどのように影響されるかを概念的に
捕らえたのが上述の第６図である。最先端のプロセスに
よるゲート長は、第６図中、丁度しきい値電圧が一定値
から落ち始める肩口のゲート長近傍を指す。すなわち、
同図中の範囲ｒの部分である。
個々のユニットプロセスや、基板材料が安定であるシリ
コンデバイスでは、この最先端プロセスでの肩口のゲー
ト長を、かなり再現性および精度良く制御することが可
能である。しかし、ＧａＡｓデバイスに代表される化合
物半導体デバイスでは、ユニットプロセスが技術的にシ
リコンデバイスに劣ること、あるいはシリコン等に比べ
、二元系以上の材料からなる基板が安定でないこと等に
より、上述の肩口のゲート長の再現性および精度が良好
でない。すなわち、化合物半導体デバイスでは、シリコ
ンデバイスに比較し、ユニットプロセスおよび基板の安
定性で劣る分だけ、最先端プロセスでの肩口のゲート長
の制御が困難である。
第２図の等価回路図に示すＥ／Ｄ型インバータ回路では
、スイッチングとしてのＥ型ＭＥＳＦＥＴＱ２のスピー
ドを最大限に確保したい。このため、Ｅ型ＭＥＳＦＥＴ
Ｑ２は、最先端プロセスの最小寸法のゲート長、すなわ
ち、第６図に示す範囲ｒのゲート長を用いる必要がある
。
しかし、ロードとしてのＤ型ＭＥＳＦＥＴＱ１は、上記
Ｅ型ＭＥＳＦＥＴＱ２に電流ｉを供給するものである。
本発明の半導体集積回路装置は、この点に着目し、定電
流ｉの供給の安定性を考慮して第６図に示す範囲ｒで得
られる最小寸法のゲート長より、長めのゲート長を、ロ
ードとしてのＤ型ＭＥＳＦＥＴＱＩに採用する。つまり
、第６図に示す範囲ｒ外で、しきい値が安定する、長め
のゲート長を採用する。こうすることで、Ｄ型ＭＥＳＦ
ＥＴＱＩのしきい値は、プロセスにバラツキが生じても
安定し、常に一定の電流ｉをスイッチングとしてのＥ型
ＭＥＳＦＥＴＱ２に供給できることとなる。
現状のＧａＡｓデジタルＩＣ／ＬＳＩでは、スイッチン
グとしてのＥ型ＭＥＳＦＥＴＱ２のゲート長（第１図中
Ｌｇ２）を最先端プロセスで得られる最小寸法で形成し
た場合、ロードとしてのＤ型ＭＥＳＦＥＴＱＩのゲート
長（第１図中Ｌｇｌ）を、以下の関係に設定することが
望ましい。
Ｌｇｌ　　　≧　　１．　５Ｌｇ２ このように、ロードとしてのＤ型 ＭＥＳＦＥＴＱＩのゲート長Ｌｇｌは、スイッチングと
してのＥ型ＭＥＳＦＥＴＱ２のゲート長Ｌｇ２の、大体
１．５倍以上に設定する。このように、Ｄ型ＭＥＳＦＥ
ＴＱＩのゲート長Ｌｇｌを、最小・Ｊ゛法のゲート長の
大体１．５倍以上とすれば、しきい値は、プロセスにバ
ラツキか生じても充分に安定する。
ところで、ゲート長が長いＦＥＴでは、ドレイン電流が
減少する傾向がある。本発明の半導体集積回路装置では
、Ｄ型ＭＥＳＦＥＴＱＩに、その傾向がみられる。そこ
で、最小寸法のゲト長としたＥ型ＭＥＳＦＥＴＱ２が流
し得る電流と、ロードとしてのＤ型ＭＥ　Ｓ　Ｆ　ＥＴ
Ｑ　１が流し得る電流とを路間等の値に保つため、Ｄ型
ＭＥＳＦＥＴＱＩのゲート幅を増やしても良い。
第３図は、この考えに基づき設計したインバタ回路のパ
ターン平面図である。尚、第３図において、第１図と同
一の箇所には同一の参照符号を付し、異なる部分につい
てのみ説明する。
すなわち、同図に示すように、Ｄ型 ＭＥ　Ｓ　Ｆ　ＥＴＱ　１のゲート幅Ｗｇｌを、Ｅ型Ｍ
ＥＳＦＥＴＱ２のゲート幅Ｗｇ２より広く設定する。こ
のような構成とすることにより、ロードとしてのＤ型Ｍ
ＥＳＦＥＴＱ１は、ゲート長Ｌｇ１の増大にともなう、
電流の減少を補うことができる。結果として、このよう
なゲート幅Ｗｇｌが大きいＤ型ＭＥＳＦＥＴＱＩは、ス
イッチングとしてのＥ型ＭＥＳＦＥＴＱ２の性能を最大
限に引き出すことができる。
ゲート幅Ｗｇｌと、ゲート幅Ｗｇ２は、回路設計時、そ
れぞれ最適な値を持つように設定すれば良い。回路設計
では、様々な設計要因が考慮されるので、必ずしも、第
３図に示すような関係、すなわち Ｗｇｌ　　＞　　Ｗｇ２ に、なるとは限らない。
以上のように、第１の実施例に係わるＥ／Ｄ型インバー
タ回路によれば、ロードとしてのＤ型ＭＥＳＦＥＴＱＩ
のゲート長を、プロセスにバラツキが生じてもしきい値
が安定する長さとしている。したがって、電流の安定性
を確保することが可能であり、出力端ＯＵＴから出力さ
れる電圧を安定化できる。
また、スイッチングとしてのＥｕ ＭＥＳＦＥＴＱ２のゲート形成には、最先端のプロセス
を適用し、これにより最小寸法のゲート長を達成する。
これにより、スイッチングスピードを高速化することが
可能である。
第４図は、第２の実施例とし、ＤＣＦＬ回路のうち、Ｅ
／Ｄ型ＮＡＮＤ回路に本発明を適用した例である。
同図において、ロードとしてのＤ型ＦＥＴＱ３のドレイ
ンは、高電位電源ＶＤＤに接続され、ソースはゲートに
接続されるとともに、出力端ＯＵＴに接続されている。
このＤ型ＦＥＴＱ３のソースと、低電位電源、例えばア
ースとの間には、スイッチングとしてのＥ型ＦＥＴＱ４
およびＱ５が直列に接続されている。Ｅ型ＦＥＴＱ４お
よびＱ５のゲートには、それぞれ入力端ＩＮ１、入力端
ＩＮ２が接続される。
このようなＥ／Ｄ型ＮＡＮＤ回路においても、第１の実
施例のように、ロードとしてのＤ型ＦＥＴＱ３のゲート
長には、プロセスにバラツキが生じてもしきい値が安定
するゲート長を用いることにより、電流を安定化できる
。
また、スイッチングとしてのＥ型 ＭＥＳＦＥＴＱ４およびＱ５の、それぞれのゲートを、
最先端プロセスで得られる最小寸法のゲート長とするこ
とにより、スイッチングスピードを高速化できる。
第５図は、この発明の第３の実施例を示すものであり、
ＤＣＦＬ回路のうち、Ｅ／Ｄ型ＮＯＲ回路に本発明を適
用した例を示している。
同図に示すように、ロードとしてのＤ型ＦＥＴＱ６のド
レインは、高電位電源ＶＤＤに接続され、ソースは、ゲ
ートに接続されるとともに、出力端ＯＵＴに接続される
。このＤ型ＦＥＴＱ６のソースと、低電位電源、例えば
アースとの間には、スイッチングとしてのＥ型ＦＥＴＱ
７およびＱ８が並列に接続される。Ｅ型ＦＥＴＱ７およ
びＱ８のゲートには、それぞれ入力端ＩＮ１、入力端Ｉ
Ｎ２が接続される。
上記構成のＥ／Ｄ型ＮＯＲ回路において、ロードとして
のＤ型ＦＥＴＱ６のゲートは、プロセスにバラツキか生
じてもしきい値が安定するゲート長とする。
また、スイッチングとしてのＥ型 ＭＯＳＦＥＴＱ７およびＱ８の、それぞれのゲートは、
最先端プロセスで得られる最小寸法のゲート長とする。
このような構成のＥ／Ｄ型ＮＯＲ回路は、出力電圧の変
動が少なく、かつ高速動作が可能である。
尚、本発明を、第１ないし第３の実施例のようなりＣＦ
Ｌ回路で構成した際、ロードとしてのＤ型ＦＥＴのゲー
ト長およびゲート幅増加による寄生容量の増加は、はと
んどスイッチングスピードに影響しない。なぜなら、ゲ
ートと、ソースが接続された構造のＤＣＦＬ回路のロー
ドとしてのＤ型ＦＥＴは、既に電流飽和領域までの電流
を流しているためである。
また、本発明は、ＭＯＳＦＥＴより、プロセス技術が困
難なＭＥＳＦＥＴ、例えばプロセス技術が未熟であるＧ
ａＡｓデバイスに代表される化合物半導体デバイス（化
合物半導体デジタルＩ　Ｃ／ＬＳ　Ｉ）に適用されるこ
とが望ましい。
しかし、本発明は、ＭＥＳＦＥＴ、例えば化合物半導体
デバイスに限ってその効果が発揮されるものではな（、
ＭＯＳＦＥＴ、例えばシリコンデバイス等、−元系半導
体デバイスに適用しても、上述した効果が得られること
は勿論である。
［発明の効果コ 以上説明したように、この発明によれば、プロセスのバ
ラツキを吸収でき、出力電圧が安定で、高速動作が可能
な半導体集積回路装置を提供できる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係わる装置のパターン
平面図、第２図は’＠１図に示す装置の等価回路図、第
３図は第１の実施例の変形例に係わる装置のパターン平
面図、第４図は第２の実施例に係わる装置の等価回路図
、第５図は第３の実施例に係わる装置の等価回路図、第
６図はゲート長としきい値との関係を概念的に捕らえた
図である。 １・・・素子領域、２・・・Ｄ型ＭＥＳＦＥＴのゲート
電極、３・・・Ｅ型ＭＥＳＦＥＴのゲート電極。 Ｑｌ・・・ロードとしてのＤ型ＭＥＳＦＥＴ。 Ｑ２・・・スイッチングとしてのＥ型ＭＥ　Ｓ　Ｆ　Ｅ
Ｔ。 Ｑ３、Ｑ６・・・ロードとしてのＤ型ＦＥＴ。 Ｑ４、Ｑ５、Ｑ７、Ｑ８・・・スイッチングとじてのＥ
型ＦＥＴ。

Claims (4)

    【特許請求の範囲】
  1. （１）ロードとしてのデプレッション型電界効果トラン
    ジスタと、スイッチングとしてのエンハンスメント型電
    界効果トランジスタとが直列に接続されて構成される半
    導体集積回路装置おいて、前記デプレッション型電界効
    果トランジスタのゲート長を、前記エンハンスメント型
    電界効果トランジスタのゲート長より長く設定したこと
    を特徴とする半導体集積回路装置。
  2. （２）前記デプレッション型電界効果トランジスタのゲ
    ート長を、前記エンハンスメント型電界効果トランジス
    タのゲート長の１．５倍以上に設定したことを特徴とす
    る請求項（１）記載の半導体集積回路装置。
  3. （３）前記デプレッション型電界効果トランジスタおよ
    びエンハンスメント型電界効果トランジスタは、共にＭ
    ＥＳＦＥＴであることを特徴とする請求項（１）あるい
    は（２）記載の半導体集積回路装置。
  4. （４）前記デプレッション型電界効果トランジスタおよ
    びエンハンスメント型電界効果トランジスタは、共に化
    合物半導体基板上に形成されるＭＥＳＦＥＴであること
    を特徴とする請求項（１）ないし（３）の何れかに記載
    の半導体集積回路装置。
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